JPH11143435A - 液晶表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 液晶パネルの片側からデジタル信号を入力し
た場合、迅速な立ち上がりと立ち下がり特性を示すデジ
タル信号が、アルミニウム配線自体がもつ容量に起因し
てこれら配線の中で波形なまりを生じる。 【解決手段】 液晶パネルと同一の透明絶縁基板上に作
成されたデジタル入力方式のアクティブマトリクス型液
晶表示装置の駆動回路において、液晶パネルの両側に入
力パッド３１〜３９と入力パッド４１〜４９を配置し、
クロックＣＫ，ＣＫＸ、デジタル画像データｄａｔａ１
〜ｄａｔａ５、アウトプットイネーブル信号ＯＵＴｅ
ｎ、リセット信号Ｒｅｓを液晶パネルの両側から取り込
むとともに、レベルシフト回路５１〜５９，６１〜６９
および波形整形回路７１〜７９、８１〜８９で昇圧およ
び波形整形をした後、アルミニウム配線からなる信号線
９１，９２、データ線９１〜９７および信号線９８，９
９に入力するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置の駆
動回路に関し、特に液晶パネルと同一の透明絶縁基板上
に作成され、この透明絶縁基板上に形成されたアルミニ
ウム配線を介して多重化したデジタル信号を取り込むデ
ジタル入力方式の液晶表示装置の駆動回路に関する。

【０００２】

【従来の技術】近年、透明絶縁基板上にＴＦＴ（thin f
ilm transistor；薄膜トランジスタ）を設けてなるアク
ティブマトリクス基板への周辺駆動回路の内蔵化が試み
られている。この駆動回路内蔵型（一体型）アクティブ
マトリクス基板の駆動回路部においては、低抵抗のアル
ミニウムが配線材料として用いられている。そして、こ
のようなアクティブマトリクス基板を用いた４インチ以
下の画素サイズの液晶表示装置においては、従来、画像
信号としてアナログ信号を入力していた。

【０００３】しかしながら、最近、画面サイズが大型化
する傾向にあり、１０インチ以上の大画面になると信号
線容量が増大することから、アナログ信号を直接液晶表
示装置に入力して画素を駆動することは、アナログ信号
駆動回路で外部から駆動する際の消費電流の増大をもた
らす。特に、これからのノート型パーソナルコンピュー
タや携帯型の情報端末などは消費電流の低減が望まれて
おり、そのような中でアナログ入力方式を採ることはそ
の流れに逆行することになる。

【０００４】そこで、デジタル入力方式が用いられるよ
うになってきている。デジタル信号は、二値の量子化さ
れた信号を多重に入力して画素の信号の階調性を表現す
る。このデジタル入力方式の場合には、アナログ入力方
式に比べて振幅を３．３Ｖ或いは５．０Ｖ程度に低く設
定することが可能であることと、デジタル信号を直接画
素の信号として入力して駆動することはないため、消費
電流を低減できることが特長となる。

【０００５】このように、大画面対応の駆動回路内蔵型
液晶表示装置において、デジタル入力方式を採用するに
際して、デジタルデータ線を大型液晶パネルの内部に作
成する場合、そのデジタルデータ線の多重入力を可能に
するために、液晶パネルの水平方向に沿って金属配線を
施すことになる。この場合、液晶表示装置の額縁に当た
る駆動回路の部分が占める領域を極力削減し、かつ、デ
ジタルデータ線を各画素のデジタルアナログ変換回路に
対応させるために線幅、線間隔を小さく設定する必要が
ある。

【０００６】また、多くの階調性が必要となる場合、多
くのデジタルデータを水平方向に亘って転送する必要が
あるため、デジタルデータのパルス幅が小さくなる。デ
ータを多重化すればパルス幅をある程度は大きくするこ
とはできるが、これも内部のシフトレジスタの駆動周波
数に制限があるため、無限には多重化することはできな
い。

【０００７】しかも、液晶パネルの大型化に伴う配線長
の増大に起因して、アルミニウム配線の配線抵抗が増大
するとともに、配線間での寄生容量も増大し、データ配
線自体がもつ容量は無視できなくなる。これは、主に、
他の配線とのクロス部でのクロス容量と、平行して設置
された隣接する配線との間の配線間容量が原因となって
いる。

【０００８】

【発明が解決しようとする課題】このような状況下にお
いて、従来のデジタル入力方式の駆動回路内蔵型液晶表
示装置の水平駆動回路では、図７に示すように、液晶パ
ネルの片側にのみ入力パッド１０１〜１０６を配し、液
晶パネルの片側からシフトレジスタの制御用のクロック
ＣＫ，ＣＫＸ、デジタルデータメモリ回路のアウトプッ
トイネーブル信号ＯＵＴｅｎ、デジタルアナログ回路内
のデコーダのリセット信号Ｒｅｓ、さらにはデジタルデ
ータｄａｔａを入力するようにしていたので、デシ信号
の伝送距離が長くなるにしたがってアルミニウム配線自
体がもつ配線抵抗および配線容量に起因してこれら信号
になまりを生じるという問題があった。

【０００９】なお、図７において、Ｒはアルミニウム配
線の配線抵抗、Ｃはその配線間容量である。また、図８
には、例えばアウトプットイネーブル信号ＯＵＴｅｎお
よびリセット信号Ｒｅｓの入力波形Ａ１，Ａ２と、アル
ミニウム配線終端部のなまりを生じた波形Ｂ１，Ｂ２を
それぞれ示している。

【００１０】このように、アルミニウム配線による伝送
中に波形になまりを生じると、デジタル信号が例えばデ
ジタルデータｄａｔａの場合には、二値として判別でき
る閾値電圧に達するまでに時間がかかったり、極端な場
合は当該閾値電圧に達しなくなる。そのため、入力パッ
ドに近い側のデジタルアナログ変換回路は正常にデジタ
ルデータをアナログに変換できるのに対して、入力パッ
ドから遠い側のデジタルアナログ変換回路は正常にデジ
タルデータをアナログに変換できなくなる。

【００１１】なお、特許第２５９６４０７号公報には、
複数の場所からクロック信号を入力する構成の液晶表示
装置が開示されているが、この液晶表示装置では、周期
的に変位するクロック信号を対象にしているとともに、
配線材料に高抵抗材料を使用した場合を前提としてお
り、隣接する配線からの容量の飛び込み誘導の影響を考
慮に入れていない。

【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、特に大画面対応の場
合であっても、デジタル入力が安定して行え、高速、高
密度のデータ転送および変換を行うことが可能な液晶表
示装置の駆動回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明による液晶表示装
置の駆動回路は、液晶パネルと同一の透明絶縁基板上に
作成され、この透明絶縁基板上に形成されたアルミニウ
ム配線を介して多重化したデジタル信号を取り込む液晶
表示装置の駆動回路であって、同種のデジタル信号を少
なくとも２箇所から入力する少なくとも２つの入力端子
と、この少なくとも２つの入力端子から入力されたデジ
タル信号の波形を整形してアルミニウム配線に供給する
波形整形回路とを備えた構成となっている。

【００１４】上記構成の液晶表示装置の駆動回路におい
て、同種のデジタル信号を、例えば液晶パネルの両側の
２箇所から取り込んでアルミニウム配線に入力すること
により、片側入力の場合に比べて、アルミニウム配線の
配線抵抗が１／２となり、配線間容量も１／２となり、
時定数がこれらの積の１／４となる。この時定数の低減
および入力段での波形整形により、アルミニウム配線中
を伝送されるデジタル信号の波形なまりを軽減できるた
め、デジタル入力が安定して行える。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用されるデジタル入力方式の例えばアクティブマトリク
ス型液晶表示装置の一例を示す概略構成図である。

【００１６】図１において、複数行の走査線（走査電
極）１１および複数列の信号線（信号電極）１２がマト
リクス状に交差し、その各交差部には複数個の画素１３
が２次元配置されている。これら画素１３の各々は、走
査線１１にゲート電極が、信号線１２にソース電極がそ
れぞれ接続されたスイッチ素子である例えばＴＦＴ１４
およびこのＴＦＴ１４のドレイン電極に画素電極が接続
された液晶セル１５から構成されている。

【００１７】画素１３の各々において、液晶セル１５に
は画素電極に対向して対向電極が設けられている。対向
電極は図１では模式的に示されているが、通常は、全て
の画素電極に共通に設けられた１個の誘電層があり、対
向電極には一定の電圧がコモン電圧として印加される。
なお、図示しないが、通常は、ＴＦＴ１４のリークの許
容性を高めるために補助容量（付加容量）も設けられて
いる。

【００１８】複数個の画素１３を列単位で選択して駆動
するための水平駆動回路１６は、水平走査パルスを順次
出力する水平シフトレジスタ回路１７と、デジタル画像
データを取り込むデジタル画像データ配線部１８と、こ
の取り込んだデジタル画像データのレベル変換をなすレ
ベル変換回路１９と、このレベル変換回路１９でレベル
変換されたデジタル画像データを格納するデジタルデー
タメモリ回路２０と、このデジタルデータメモリ回路２
０から出力されるデジタルデータをアナログデータに変
換して各画素に供給するデジタルアナログ変換回路２１
とから構成されている。

【００１９】一方、複数個の画素１３を行単位で選択し
て駆動するための垂直駆動回路２２は、垂直走査するこ
とによって垂直走査パルスを順次出力する垂直シフトレ
ジスタ回路２３と、この垂直シフトレジスタ回路２３か
ら順次出力される垂直走査パルスに応答して走査線１１
を直接駆動する出力バッファ回路２４とから構成されて
いる。

【００２０】上記構成のアクティブマトリクス型液晶表
示装置において、水平シフトレジスタ回路１７は、タイ
ミング生成回路２５から供給されるスタート信号を順次
転送し、その各々のレジスタ段から順に水平走査パルス
を出力する。すると、この水平走査パルスに応答してデ
ジタル画像データ配線部１８にてデジタル画像データが
取り込まれ、レベル変換回路１９でレベル変換された後
デジタルデータメモリ回路２０に格納される。デジタル
データメモリ回路２０に格納されたデータは、アウトプ
ットイネーブル信号に応答して一括して出力され、デジ
タルアナログ変換回路２１に供給される。

【００２１】図２に、本実施形態に係る水平駆動回路の
構成の一例を示す。なお、図２中、図１と同等部分には
同一符号を付して示している。

【００２２】本実施形態では、シフトレジスタ回路１７
の制御用のクロックＣＫ，ＣＫＸ、例えば５ビットのデ
ジタル画像データｄａｔａ１〜ｄａｔａ５、デジタルデ
ータメモリ回路２０のアウトプットイネーブル信号ＯＵ
Ｔｅｎおよびデジタルアナログ変換回路２１内のデコー
ダのリセット信号Ｒｅｓが、デジタル信号として液晶パ
ネル（液晶基板）の両側から入力される構成となってい
る。そのために、液晶パネルの両側には例えば９個ず
つ、入力パッド（入力端子）３１〜３９および入力パッ
ド４１〜４９が配置されている。

【００２３】そして、これら両側の各々対応する入力パ
ッド３１〜３９および入力パッド４１〜４９には、各端
子ごとに同種のデジタル信号が入力される。すなわち、
入力パッド３１，４１にはクロックＣＫが、入力パッド
３２，４２にはクロックＣＫと逆相のクロックＣＫＸ
が、入力パッド３３〜３７，４３〜４７にはデジタル画
像データｄａｔａ１〜ｄａｔａ５が、入力パッド３８，
４８にはアウトプットイネーブル信号ＯＵＴｅｎが、入
力パッド３９，４９にはリセット信号Ｒｅｓがそれぞれ
入力される。

【００２４】入力パッド３１，４１から入力されたクロ
ックＣＫは、昇圧回路であるレベルシフト回路５１，６
１で例えば５Ｖから１５Ｖにレベルシフトされた後、波
形整形回路７１，８１に供給される。同様に、入力パッ
ド３２，４２から入力されたクロックＣＫＸは、レベル
シフト回路５２，６２でレベルシフトされた後、波形整
形回路７２，８２に供給される。波形整形回路７１，８
１の各出力端間および波形整形回路７２，８２の各出力
端間には、水平シフトレジスタ回路１７内において信号
線９１および９２が配線されている。

【００２５】入力パッド３３〜３７，４３〜４７から入
力されたデジタル画像データｄａｔａ１〜ｄａｔａ５
は、レベルシフト回路５３〜５７，６３〜６７でレベル
シフトされた後、波形整形回路７３〜７７，８３〜８７
に供給される。波形整形回路７３〜７７の各出力端と波
形整形回路８３〜８７の各出力端の間には、データ線９
３〜９７がそれぞれ配線されている。

【００２６】入力パッド３８，４８から入力されたアウ
トプットイネーブル信号ＯＵＴｅｎは、レベルシフト回
路５８，６８でレベルシフトされた後、波形整形回路７
８，８８に供給される。波形整形回路７８，８８の各出
力端間には、デジタルデータメモリ回路２０内において
信号線９８が配線されている。入力パッド３９，４９か
ら入力されたリセット信号Ｒｅｓは、レベルシフト回路
５９，６９でレベルシフトされた後、波形整形回路７
９，８９に供給される。波形整形回路７９，８９の各出
力端間には、デジタルアナログ変換回路２１内において
信号線９９が配線されている。

【００２７】信号線９１，９２、データ線９３〜９７お
よび信号線９８，９９の配線材料としては、低抵抗のア
ルミニウムが使用される。また、データ線９３〜９７の
配線幅は、内蔵される駆動回路の占有面積等によって決
まるが、設計ルール上望ましいとされる１００μｍ以下
に設定される。

【００２８】また、データ線９３〜９７の各々には、５
個のＭＯＳトランジスタＱ１〜Ｑ５がドット単位（列単
位）で接続されている。図２には、簡単のため、１ドッ
ト分の構成のみを示している。これらＭＯＳトランジス
タＱ１〜Ｑ５の各ゲート電極には、水平シフトレジスタ
回路１７から順に出力される水平走査パルスφＨｎが印
加される。この水平走査パルスφＨｎの印加により、Ｍ
ＯＳトランジスタＱ１〜Ｑ５がオン（導通）状態となっ
てデジタル画像データｄａｔａ１〜ｄａｔａ５を取り込
み、レベル変換回路１９を介してデジタルデータメモリ
回路２０に供給する。

【００２９】波形整形回路７１〜７９，８１〜８９とし
ては、一例として、図３に示す回路構成のものが用いら
れる。同図から明らかなように、波形整形回路７１〜７
９，８１〜８９は、正側電源ＶＤＤと負側電源ＶＳＳの
間にＰＭＯＳトランジスタＱ１１およびＮＭＯＳトラン
ジスタＱ１２が直列に接続され、各ゲートが回路入力端
子ｉｎに共通に接続されたＣＭＯＳインバータＩＮＶ１
と、同様に正側電源ＶＤＤと負側電源ＶＳＳの間にＰＭ
ＯＳトランジスタＱ１３およびＮＭＯＳトランジスタＱ
１４が直列に接続され、各ゲートがＣＭＯＳインバータ
ＩＮＶ１のドレイン共通接続点に共通に接続されるとと
もに、ドレイン共通接続点が回路出力端子ｏｕｔに接続
されたＣＭＯＳインバータＩＮＶ２とからなるＣＭＯＳ
バッファ回路構成となっている。

【００３０】このように、波形整形回路７１〜７９，８
１〜８９をＣＭＯＳインバータを用いて構成すること
で、ＣＭＯＳインバータは消費電流が非常に少ないこと
から、装置全体の低消費電力化に有効なものとなる。こ
の波形整形回路７１〜７９，８１〜８９は、入力信号に
対して波形整形を施すとともに、電流能力を上げる作用
をなす。したがって、両側入力に対応して同種のデジタ
ル信号に対して２個設けることで、電流能力を２倍にで
きる。

【００３１】レベルシフト回路５１〜５９，６１〜６９
としては、一例として、図４に示す回路構成のものが用
いられる。同図において、正側電源ＶＤＤと一方の回路
入力端子ｉｎ１の間には、互いに直列接続されたＰＭＯ
ＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２
２と、同様に互いに直列接続されたＰＭＯＳトランジス
タＱ２３およびＮＭＯＳトランジスタＱ２４が並列に接
続されている。ＮＭＯＳトランジスタＱ２２は、ドレイ
ンとゲートが共通に接続されている。

【００３２】一方、正側電源ＶＤＤと他方の回路入力端
子ｉｎ２の間には、互いに直列接続されたＰＭＯＳトラ
ンジスタＱ２５およびＮＭＯＳトランジスタＱ２６と、
同様に互いに直列接続されたＰＭＯＳトランジスタＱ２
７およびＮＭＯＳトランジスタＱ２８が並列に接続され
ている。ＰＭＯＳトランジスタＱ２５は、ドレインとゲ
ートが共通に接続されている。

【００３３】そして、ＮＭＯＳトランジスタＱ２２とＮ
ＭＯＳトランジスタＱ２６の各ゲートが共通に接続さ
れ、ＰＭＯＳトランジスタＱ２３とＰＭＯＳトランジス
タＱ２５の各ゲートが共通に接続され、ＰＭＯＳトラン
ジスタＱ２３およびＮＭＯＳトランジスタＱ２４のドレ
イン共通接続点とＰＭＯＳトランジスタＱ２７およびＮ
ＭＯＳトランジスタＱ２８のドレイン共通接続点が共に
回路出力端子ｏｕｔに接続されている。

【００３４】また、正側電源ＶＤＤと負側電源ＶＳＳの
間には、ＰＭＯＳトランジスタＱ２９およびＮＭＯＳト
ランジスタＱ３０が直列に接続されている。ＰＭＯＳト
ランジスタＱ２９は、ドレインとゲートが共通に接続さ
れている。このＰＭＯＳトランジスタＱ２９のドレイン
・ゲート共通接続点には、ＰＭＯＳトランジスタＱ２１
とＰＭＯＳトランジスタＱ２７の各ゲートが共通に接続
されている。また、ＮＭＯＳトランジスタＱ３０のゲー
トは、正側電源ＶＤＤに接続されている。

【００３５】上記構成のレベルシフト回路５１〜５９，
６１〜６９において、回路入力端子ｉｎ１，ｉｎ２には
互いに逆相の例えば０〜５Ｖのデジタル信号が入力され
る。そして、例えば、正側電源ＶＤＤを１５Ｖ、負側電
源ＶＳＳを０Ｖとすると、０〜５Ｖのデジタル信号は、
０〜１５Ｖのデジタル信号にレベルシフトされることに
なる。

【００３６】図５に、本実施形態に係る配線部の等価回
路を示す。同図において、Ｒはアルミニウム配線の配線
抵抗、Ｃはその配線間容量である。上述したように、シ
フトレジスタ回路１７の制御用のクロックＣＫ，ＣＫ
Ｘ、デジタル画像データｄａｔａ１〜ｄａｔａ５、デジ
タルデータメモリ回路２０のアウトプットイネーブル信
号ＯＵＴｅｎおよびデジタルアナログ変換回路２１内の
デコーダのリセット信号Ｒｅｓを両側入力としたことに
より、配線抵抗Ｒと配線間容量Ｃで決まる時定数は、図
６に示すように、片側入力の場合の１／４に低減され
る。

【００３７】これは、両側入力時の片側から見たときの
抵抗が１／２となり、容量も１／２となり、時定数はこ
れらの積であるから１／４になる訳である。これによ
り、デジタル信号の周波数成分は、片側入力の場合に比
べて４倍にすることが可能となる。なお、図６には、一
例として、アウトプットイネーブル信号ＯＵＴｅｎおよ
びリセット信号Ｒｅｓの入力波形Ａ１，Ａ２および入力
波形Ｃ１，Ｃ２と、アルミニウム配線の中間点の信号波
形Ｂ１，Ｂ２をそれぞれ示している。

【００３８】また、両側入力の場合は、片側換算により
見える容量は１／２になり、これにより、実質的には、
時定数を１／８に低減することができる。しかも、各信
号は入力段でレベルシフトされ、さらに波形整形されて
きれいな矩形波となって各信号線９１，９２，９７，９
８および各データ線９３〜９７に入力される。このた
め、高速のデータ転送が可能となる。

【００３９】また、現状のアルミニウム配線の配線幅を
そのままにしておくことができるため、液晶表示装置の
非画像領域の面積を増やすことなく、時定数の低減が可
能となる。逆に、時定数を従来と同じで良いとすれば、
非画像領域の面積を削減できることになる。

【００４０】なお、上記実施形態では、液晶パネルの両
側の２箇所から同種のデジタル信号（クロック信号、デ
ータ信号、制御信号）を入力する構成を採った場合につ
いて説明したが、２箇所に限定されるものではなく、ア
ルミニウム配線の途中の何箇所かに入力パッドを接続
し、これらの入力パッドからも同種のデジタル信号を入
力するようにしても良く、その入力個所が多ければ多い
ほど、デジタル信号の波形ひずみを抑えることができ
る。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
液晶パネルと同一の透明絶縁基板上に作成され、この透
明絶縁基板上に形成されたアルミニウム配線を介して多
重化したデジタル信号を取り込む構成の液晶表示装置の
駆動回路において、同種のデジタル信号を少なくとも２
箇所から入力するとともに、波形整形を施してアルミニ
ウム配線に供給するようにしたことにより、デジタル信
号の配線容量に起因する波形ひずみを抑え、デジタル入
力が安定して行えるようになるため、高速、高密度のデ
ータ転送および変換が行えるようになる。また、多数の
デジタル信号を同時入力することができるため、高速に
デジタルデータの変換が可能となる。

【図面の簡単な説明】

【図１】本発明が適用されるデジタル入力方式のアクテ
ィブマトリクス型液晶表示装置の一例を示す概略構成図
である。

【図２】本実施形態に係る水平駆動回路の一例を示す概
略構成図である。

【図３】波形整形回路の回路構成の一例を示す回路図で
ある。

【図４】レベルシフト回路の回路構成の一例を示す回路
図である。

【図５】本実施形態に係る配線部の等価回路図である。

【図６】本実施形態に係る配線部における各部の波形図
である。

【図７】従来例に係るデジタル画像データ配線部の等価
回路図である。

【図８】従来例に係るデジタル画像データ配線部におけ
る各部の波形図である。

【符号の説明】

１３…画素、１４…ＴＦＴ（薄膜トランジスタ）、１５
…液晶セル、１６…水平駆動回路、１８…デジタル画像
データ配線部、２２…垂直駆動回路、３１〜３９，４１
〜４９…入力パッド、５１〜５９，６１〜６９…レベル
シフト回路、７１〜７９，８１〜８９…波形整形回路、
９１，９２，９８，９９…信号線、９３〜９７…データ
線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 液晶パネルと同一の透明絶縁基板上に作
   成され、前記透明絶縁基板上に形成されたアルミニウム
   配線を介して多重化したデジタル信号を取り込む液晶表
   示装置の駆動回路であって、 同種のデジタル信号を少なくとも２箇所から入力する少
   なくとも２つの入力端子と、 前記少なくとも２つの入力端子から取り込んだ前記デジ
   タル信号の波形を整形して前記アルミニウム配線に供給
   する波形整形回路とを備えたことを特徴とする液晶表示
   装置の駆動回路。
2. 【請求項２】 前記入力端子は２つであり、前記液晶パ
   ネルの両側に配置されていることを特徴とする請求項１
   記載の液晶表示装置の駆動回路。
3. 【請求項３】 前記少なくとも２つの入力端子から入力
   された前記デジタル信号の信号レベルを昇圧する昇圧回
   路を備えたことを特徴とする請求項１記載の液晶表示装
   置の駆動回路。