JPH11136224A - クロック周波数同期装置 - Google Patents

クロック周波数同期装置

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JPH11136224A
JPH11136224A JP9296801A JP29680197A JPH11136224A JP H11136224 A JPH11136224 A JP H11136224A JP 9296801 A JP9296801 A JP 9296801A JP 29680197 A JP29680197 A JP 29680197A JP H11136224 A JPH11136224 A JP H11136224A
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clock
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英幸 元山
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    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 符号器側及び復号器側のシステムクロックの
周波数同期を短時間で、かつ、確実に行う。 【解決手段】 演算処理ユニット（ＣＰＵ）７１は、Ｐ
ＣＲ到来間隔における内部カウンタ５２のカウント値の
増分ΔＣをシステムクロック周波数で除算することによ
りＰＣＲ到来間隔時間ΔＴを算出し、内部カウンタ５２
のカウント値の増分ΔＣと、前回と今回のＰＣＲ値の増
分ΔＰと、ＰＣＲ到来間隔時間ΔＴを用いて符号器側と
復号器側のクロック周波数のズレを算出し、今回の周波
数ズレを含めた最新のＮ個の周波数ズレの平均値が零と
なるようにクロック発振器２１ｅを制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は復号器側におけるク
ロック周波数同期装置に係わり、特に、符号器より伝送
されてくる符号器側システムクロックのカウント値を基
準カウント値として受信し、該基準カウント値に基づい
て符号器側システムクロックと周波数同期した復号器側
システムクロックを発生するクロック周波数同期装置に
関する。
【０００２】
【従来の技術】ＩＳＯ／ＩＥＣ ＭＰＥＧ２システムに
は、トランスポート・ストリーム（ＭＰＥＧ２−ＴＳ）
と呼ばれるデータ多重化伝送方式がある。かかるトラン
スポート・ストリーム（ＭＰＥＧ２−ＴＳ）を使用して
ネットワーク経由で映像／音声／データ等を多重伝送す
る画像伝送システムでは、復号器側において、符号器側
で使用の映像符号化用システムクロック（２７ＭＨｚ）
に周波数同期したシステムクロックを再生する必要があ
る。このため、ＭＰＥＧ２−ＴＳでは、図１４に示すよ
うに、１８８バイト構成の各トランスポート・パケット
ＴＰＰにＰＣＲ(Program Clock Reference プログラム
時刻基準参照値)を符号器側で挿入して伝送し、復号器
側でＰＣＲ値を抽出し該ＰＣＲ値に基づいて、符号器側
システムクロックと周波数同期した復号器側システムク
ロックを発生するようにしている。ＰＣＲ値は符号器側
システムクロックをパケット送出周期で計数したカウン
ト値であり、４２ビットで表現する。トランスポート・
パケットＴＰＰは各種制御情報が挿入される情報フィー
ル部ＩＦＬとデータを伝送するペイロードＰＬＤで構成
されており、情報フィール部ＩＦＬの所定箇所に４２ビ
ットのＰＣＲ値が挿入される。
【０００３】復号器側には、システムクロックを発生す
るシステムクロック発生部と、該システムクロックを計
数する内部カウンタと、演算処理部を設ける。演算処理
部は前回のＰＣＲ値到来時刻から今回のＰＣＲ値到来時
刻までの間に内部カウンタが計数したシステムクロック
数ΔＢと、前回と今回のＰＣＲ値の差分ΔＡを求める。
前回と今回のＰＣＲ値の差分ΔＡは符号器側のシステム
クロック数の増分である。したがって、ΔＡとΔＢの差
をＰＣＲ到来間隔時間ΔＴで除算した値は、符号器側と
復号器側のシステムクロックの周波数ズレである。そこ
で、演算処理部でΔＢとΔＡの差をΔＴで除算して周波
数ズレを求め、該周波数ズレが零となるよう復号器側の
システムクロック発生部の発振周波数を制御し、これに
より、符号器と復号器のシステムクロックの周波数同期
を確立する。
【０００４】図１５は従来の復号器側におけるクロック
周波数同期回路の構成図である。図中、１はＭＰＥＧ２
システム分離部（図示せず）のエンコーダから送出さて
くる42ビットのＰＣＲ値を格納する基準ＰＣＲ格納部で
あり、33ビットのBase部と9ビットのExtension部の42ビ
ットで構成されている。２は復号器のシステムクロック
を計数する内部カウンタで、33ビットのBase部と9ビッ
トのExtension部の42ビット構成である。Extension部の
カウント範囲は0〜299までで、base部はExtension部か
らのキャリーパルスをカウントアップする。内部カウン
タ２はシステムクロック２７ＭＨｚにおいて、２４時間
強のカウントが可能になっている。３は動作制御部であ
り、図１４に示すように、ＭＰＥＧ２システム分離部よ
りＰＣＲ到来完了通知信号を受信して、ラッチ信号Latc
h及び割込み信号ＩＲＱを発生する。すなわち、動作制
御部３は、(1) 符号器からのＰＣＲ到来時に、Latch信
号を発生して基準ＰＣＲ値を基準ＰＣＲ格納部１にラッ
チする制御、(2) ＰＣＲ到来時、割込み信号ＩＲＱの発
生制御を行う。
【０００５】４は基準ＰＣＲ値ＡをＣＰＵが読み出すた
めのレジスタ、５はＣＰＵが内部カウンタ２のカウント
値Ｂを読み出すためのレジスタ、６は電圧制御型クロッ
ク発振器の周波数設定用レジスタ（Ｎビットの設定レジ
スタ）で、例えば、引込み範囲が±100ppm、最小ビット
の周波数補正値を1ppm/LSBとすると、Ｎ＝８である。７
はレジスタに設定されたＮビットデータを直流電圧に変
換するＤＡコンバータ、８はアンプであり、ＤＡコンバ
ータ７からの出力電圧のダイナミックレンジと次段の電
圧制御型クロック発振器の入力可変電圧範囲間のゲイン
調整を行うもの、９は27MHzのシステムクロックを発生
する電圧制御型クロック発振器（ＶＣＸＯ）で引込み範
囲以上の周波数可変範囲を有する必要がある。市販の電
圧制御型クロック発振器９として、単位電圧当りの最低
周波数可変値を規定するのが一般的であり、一例として
下記の仕様のものが市販されている。すなわち、 (1) 単位電圧当たりの周波数可変値 : ±100ppm/V以上
（実力として±150ppm/V程度)、 (2) 入力可変電圧範囲 : +2.5V±2V である。入力可変電圧が±2Vで、周波数可変値が±100p
pm/Vであるため、クロック発振器９は±200ppm強の周波
数変更が可能である。
【０００６】１０は処理装置（ＣＰＵ）であり、図示し
ないが演算処理部、プログラムメモリ（ＲＯＭ）、デー
タメモリ（ＲＡＭ）、入出力インタフェース等のハード
ウェアで構成され、プログラム制御でクロック同期制御
を実行するものである。１０ａはＣＰＵクロック発生
器、１０ｂはＣＰＵバスである。
【０００７】ＭＰＥＧ２システム分離部（図示せず）
は、受信したＭＰＥＧ２トランスポート・ストリームの
各トランスポートパケットＴＰＰに含まれる４２ビット
のＰＣＲ値をビットシリアルに基準ＰＣＲ格納部１に入
力すると共に、ＰＣＲの到来完了を監視し、最後のＰＣ
Ｒビットの受信でＰＣＲ到来完了通知信号を動作制御部
３に入力する。これにより、動作制御部３はラッチ信号
を発生し、ＰＣＲ値を基準ＰＣＲ格納部１に格納し、該
ＰＣＲ値Ａを出力する。この結果、ＰＣＲ値Ａはレジス
タ４に読み出されて格納される。又、レジスタ５には常
時内部カウンタ２の最新のカウント値Ｂが読み出されて
格納されている。しかる後、動作制御部３は割込み信号
ＩＲＱをＣＰＵ１０に入力する。割込みを認識したＣＰ
Ｕ１０は、レジスタ４、５より今回到来したＰＣＲ値と
計数進行中の内部カウンタ２のカウント値Ｂを読み出
す。前回のＰＣＲ値及び前回のカウント値は共にＣＰＵ
１０内蔵のＲＡＭに記憶されているから、ＣＰＵ１０は
前回と今回のＰＣＲ値の差分ΔＡ及び前回と今回のカウ
ント値の差分ΔＢを求める（図１６参照）。又、前回か
ら今回までの経過時間をＣＰＵクロックを計数して、Ｐ
ＣＲ到来時間間隔ΔＴを算出する。
【０００８】ついで、ＣＰＵ１０は周波数偏差ΔＦを次
式 ΔＦ(ppm)＝（ΔＢ−ΔＡ）／（ΔＴ×２７×１０6） により求める。すなわち、１秒間に発生する周波数ズレ
を設定周波数で除算した値（単位はppm)を演算する。周
波数偏差ΔＦ(ppm)が求まれば、ＣＰＵ１０は該周波数
偏差ΔＦをレジスタ６に設定する。ＤＡコンバータ７は
レジスタ６に設定された周波数データをアナログ電圧に
変換する。レジスタ６を８ビットとすると、255段階の
設定が可能である。又、1ppm/LSB を周波数変更単位と
すれば、27MHz の約±128ppmの周波数変更が可能にな
る。
【０００９】アンプ８は、クロック発振器９の周波数可
変特性を±100ppm/Vとし、ＤＡコンバータ７への入力値
に対して以下を満足するようなゲイン特性を有する。な
お、hはヘキサ、dはデシマルを意味する。 (1) 中心値80h (128d)でクロック発振器９の出力周波数
が 27.0MHz、(2) 最大値FFh (255d)でクロック発振器９
の出力周波数が 27.0MHz+127ppm、(3) 最小値00h (000
d)でクロック発振器９の出力周波数が 27.0MHz-128pp
m。電圧制御型のクロック発振器９は、アンプ出力に基
づいて周波数ズレが減小する方向に周波数を変更する。
以後、上記制御がＰＣＲ到来毎に行われる。実際のシス
テムクロック周波数は、クロック発振器の特性によりＣ
ＰＵ１０がレジスタ６に設定した周波数偏差ΔＦより大
きく変化する。このため、符号器側及び復号器側のシス
テムクロックの周波数偏差の推移は、図１７に示すよう
な周波数変化の推移（イメージ）を辿り、長い時間での
周波数平均値が符号器側のシステムクロックと周波数同
期する。
【００１０】上記従来のＭＰＥＧ２−ＴＳにおける運用
環境をまとめると以下の通りである。すなわち、 (a) ＭＰＥＧ２−ＴＳにおいて、符号器からのＰＣＲの
送出間隔は100ms以下と規定されているだけであり、間
隔の一定性は規定されていない。 (b) 一般的にＭＰＥＧ２−ＴＳは、ネットワークを用い
て画像／音声／データ等の伝送を行うためのもので、符
号器及び復号器は遠隔に配置される。このため、ネット
ワークで伝達時間や伝送クロックのジッタが発生する。
かかるジッタにより復号器側のシステムクロックの可変
範囲を広くする必要がある。例えば、 ＭＰＥＧ２−ＴＳ規格で規定の符号器用システムクロ
ック（27MHz）の周波数変動が±30ppm以内であり、また 画像伝送に用いるネットワークに一般のデジタル専用
回線を用いた場合における回線クロックのジッタが±30
ppm程度である。このため、トータル±60ppmの周波数変
動に対応する必要があり、復号器側のシステムクロック
の可変範囲は、マージンを含めて27MHz±100ppm程度必
要である。 (c) 復号器内でのＰＣＲ到来間隔時間の算出は、ＰＣＲ
到来で発生する内部割込みの間隔(IRQ間隔)をソフトウ
ェアタイマー（ＣＰＵクロックの計数）で行っている。 (d) 復号器側で使用するシステムクロック用一般市販の
27MHz電圧制御型クロック発振器は、単位制御電圧当り
の周波数変化量が最低値のみ規定されているものであ
り、実周波数変化量は個々のクロック発振器で異なる。
【００１１】
【発明が解決しようとする課題】従来方式において、Ｐ
ＣＲ間隔は上記(c) より明らかなように、ソフトウェア
タイマー（ＣＰＵクロックの計数）で計測している。通
常のソフトウェア・タイマーはインターバル・タイマーと
呼ばれる数10ms〜数100ms間隔で発生する割込みの積算
で時刻を計時する。ＰＣＲの到来間隔は前述の(a) より
明らかなように、100ms以下であるため、該ＰＣＲ到来
間隔を正確に計測するには、1ms単位程度のインターバ
ル・タイマーが必要である。しかし、このような短時間
間隔のインターバル・タイマーを用いると、割込み回
数、すなわち、割込み処理回数が多くなり、ＣＰＵの負
荷が増大する問題が生じる。又、ＰＣＲ到来間隔をイン
ターバル・タイマー（ソフトウェア・タイマー）で計数
した場合、ＣＰＵの割込み認識及び処理時間が不安定と
なる。このため、従来はＰＣＲ到来時間間隔の算出結果
に大きな時間誤差が含まれる問題がある。更に従来方式
では、上記(b) において説明した網ジッタ（ネットワー
クで発生するＰＣＲ到来時間間隔のジッタ）を吸収する
処理がない。又、上記(d) で説明したように、電圧制御
型のクロック発振器での単位電圧当りの周波数変化量は
最低値のみ規定されているだけである。このため、従来
方式では、期待する周波数となるように周波数設定値を
レジスタに設定しても、クロック発振器の実際の出力周
波数とのズレが生じ、周波数同期性が低い問題がある
（図１７参照）。
【００１２】以上より本発明の目的は、ＰＣＲ到来間隔
時間をソフトウェア・タイマーを使用せず、しかも、Ｃ
ＰＵの負荷を増大することなく、正確に測定できるよう
にすることである。本発明の目的は、ＰＣＲ到来時間間
隔において発生した復号器側システムクロック数を正確
に計数できるようにし、これにより、正しく周波数ズレ
を算出できるようにすることである。本発明の目的は符
号器側及び復号器側のシステムクロックの周波数同期を
短時間で、かつ、確実に同期させるようにすることであ
る。本発明の目的はネットワークに発生するＰＣＲ到来
時間間隔のジッタを吸収して周波数ズレを正確に算出し
て補正できるようにすることである。本発明の目的は、
クロック発振器の周波数可変範囲特性が製品毎に異なる
場合であっても、該特性を考慮して周波数ズレに応じた
正しい周波数設定値をレジスタに設定して該周波数ズレ
が零となるように制御することである。本発明の目的は
符号器側及び復号器側におけるシステムクロックの周波
数同期性を向上することである。
【００１３】
【課題を解決するための手段】
（ａ）第１の解決手段 上記目的は、本発明によれば、符号器より伝送されてく
る符号器側システムクロックのカウント値（ＰＣＲ値）
を基準カウント値として受信し、該基準カウント値に基
づいて、符号器側システムクロックと周波数同期した復
号器側システムクロックを発生するクロック周波数同期
装置であって、(1) 基準カウント値(ＰＣＲ値）の到来
を検出する検出手段、(2) 復号器側システムクロックを
発生するシステムクロック発生部、(3) 復号器側システ
ムクロックを計数する計数手段、(4) 基準カウント値の
到来間隔における前記計数手段のカウント値の増分ΔＣ
をシステムクロック周波数で除算することにより基準カ
ウント値の到来間隔時間ΔＴを算出し、前記計数手段の
カウント値の増分ΔＣと、前回と今回の基準カウント値
の増分ΔＰと、前記基準カウント値の到来間隔時間ΔＴ
を用いて符号器側と復号器側のクロック周波数のズレを
算出する演算処理手段、該周波数ズレが零となるよう復
号器側のシステムクロック発生部を制御するクロック周
波数制御手段、を備えたクロック周波数同期装置により
達成される。すなわち、基準カウント値の到来間隔にお
いて発生したシステムクロック数ΔＣをシステムクロッ
ク周波数で除算することにより基準カウント値の到来間
隔時間ΔＴを算出するようにしたから、ソフトウェア・
タイマーを使用しなくても、該到来間隔時間ΔＴを正確
に測定でき、しかも、ＣＰＵの負荷を軽減することでき
る。
【００１４】この場合、計数手段は、復号側のシステム
クロックをカウンタで計数し、基準カウント値の到来時
刻における該カウンタのカウント値を読み取ってレジス
タに記憶し、演算処理手段は、今回の基準カウント値到
来時刻においてレジスタに記憶した今回のカウント値と
前回のカウント値との差分ΔＣと、今回の基準カウント
値と前回の基準カウント値の増分ΔＰと、基準カウント
値の前記到来間隔時間ΔＴを用いて符号器側と復号器側
のクロック周波数のズレを算出し、該周波数ズレに応じ
た周波数設定値を決定する。このように、基準カウント
値の到来時刻におけるカウンタのカウント値をレジスタ
に記憶するようにしたため、周波数ズレの計算開始処理
が遅れてもカウント値が変化することはない。このた
め、正確に周波数ズレを計算できる。従来方法では、周
波数ズレの計算開始処理がおくれるとその間にカウンタ
の内容が増加し、増加したカウント値を使用して周波数
ズレを計算しなくてはならず、正確に周波数ズレを計算
できない。
【００１５】（ｂ）第２の解決手段 上記目的は本発明によれば、符号器より伝送されてくる
符号器側システムクロックのカウント値を基準カウント
値（ＰＣＲ値）として受信し、該基準カウント値に基づ
いて、符号器側システムクロックと周波数同期した復号
器側システムクロックを発生するクロック周波数同期装
置であって、(1) 基準カウント値の到来を検出する検出
手段、(2) 復号器側システムクロックを発生するシステ
ムクロック発生部、(3) 復号器側システムクロックを計
数する計数手段、(4) 基準カウント値の到来間隔ΔＴを
監視し、前記計数手段のカウント値の増分ΔＣと、前回
と今回の基準カウント値の増分ΔＰと、前記基準カウン
ト値の到来間隔時間ΔＴを用いて符号器側と復号器側の
クロック周波数のズレを算出し、かつ、今回の周波数ズ
レを含めて最新のＮ個の周波数ズレを保存し、該Ｎ個の
周波数ズレの平均値を算出する演算処理手段、(4) 前記
平均周波数ズレが零となるよう前記システムクロック発
生部を制御するクロック周波数制御手段、を備えたクロ
ック周波数同期装置により達成される。
【００１６】このように、今回の周波数ズレを含めて最
新のＮ個の周波数ズレを保存し、該Ｎ個の周波数ズレの
平均値を算出し、該平均周波数ズレが零となるようシス
テムクロック発生部を制御するようにしたため、ネット
ワークのジッタ等で基準カウント値の到来時間間隔が変
動しても１／Ｎに平滑化することができ、ジッタによる
影響を軽減して正しい周波数ズレを計算することができ
る。すなわち、ネットワーク経由での伝送時に生じる網
ジッタの影響で算出される瞬間的な周波数ズレを平滑化
でき、その影響を軽減できる。復号器側ではシステム・
クロックにより、映像・音声を再生するための各種タイ
ミング信号を生成しており、この平滑化処理により瞬間
的なシステム・クロック周波数ズレを抑圧し、瞬時的な
周波数ズレによる各種タイミング信号のジッタでの映像
の色ズレ・映像ブレ、音声のノイズ等が発生する問題を
解消することができる。
【００１７】この場合、演算処理手段は、Ｎ個の周波数
ズレが蓄積される前は、蓄積されている周波数ズレを用
いて周波数ズレを制御する前処理を実行し、Ｎ個の周波
数ズレが蓄積後は、最新のＮ個の周波数ズレを用いて周
波数ズレを制御する本来の処理を実行する。このように
すれば、本来の処理において正確に周波数ズレを求める
ことができる。又、得られた周波数ズレが規定値より大
きい場合、該周波数ズレを廃棄して保存しないようにす
る。このようにすれば、一過性の大きなジッタによる影
響を無視して正しい周波数ズレを求めることができる。
又、周波数ズレが規定値より大きくなることが連続する
場合、保存しているＮ個の周波数ズレは現状のネットワ
ークの状態に適応していないことを意味する。かかる場
合、再度前処理を行うことにより現状のネットワークの
状態に適応したＮ個の周波数ズレを保持させ、しかる
後、本来の処理を行うようにする。更に、回線障害等に
起因して基準カウント値の到来が途切れた時は、同様
に、再度前処理を行うことにより現状のネットワークの
状態に適応したＮ個の周波数ズレを保持させ、しかる
後、本来の処理を行うようにする。
【００１８】（ｃ）第３の解決手段 上記課題は本発明によれば、符号器より伝送されてくる
符号器側システムクロックのカウント値を基準カウント
値として受信し、該基準カウント値に基づいて符号器側
システムクロックと周波数同期した復号器側システムク
ロックを発生するクロック周波数同期装置であって、
(1) 基準カウント値の到来を検出する検出手段、(2) 復
号器側システムクロックを発生するシステムクロック発
生部、(3)復号器側システムクロックを計数する計数手
段、(4) 基準カウント値の到来間隔ΔＴを監視し、前記
計数手段のカウント値の増分ΔＣと前回と今回の基準カ
ウント値の増分ΔＰを求め、これらの差分を前記到来間
隔時間ΔＴとシステムクロック周波数とで除算した値
を、符号器側と復号器側のクロック周波数ズレとして算
出し、該周波数ズレに応じた周波数設定値を決定する演
算処理手段、(5) 前記周波数設定値が設定されるレジス
タ、該レジスタに設定された周波数設定値をアナログ値
に変換するＤＡ変換器を備え、周波数ズレが零となるよ
うに前記システムクロック発生部を制御するクロック周
波数制御手段を備えたクロック周波数同期装置により達
成される。
【００１９】この場合、演算処理手段は、周波数設定レ
ジスタに最小値を設定した時にシステムクロック発生部
より所定時間Ｔの間に発生するシステムクロック数と、
前記周波数設定レジスタに最大値を設定した時にシステ
ムクロック発生部より所定時間Ｔの間に発生するシステ
ムクロック数を求め、両クロック数の差を前記時間Ｔ及
びシステムクロック周波数で除算した値をクロック発生
部の実際の最大可変周波数とし、該実際の最大可変周波
数と予め設定されている最大可変周波数との比Ｘを求め
て保存し、前記周波数ズレに該比Ｘを乗算して周波数設
定値を決定し、該周波数設定値を周波数設定レジスタに
設定する。このようにすれば、クロック発生部（電圧制
御型のクロック発振器）の周波数可変範囲特性が製品毎
に異なる場合であっても、該特性を考慮して周波数ズレ
に応じた正しい周波数設定値をレジスタに設定して該周
波数ズレが零となるように制御することできる。これに
より、符号器側及び復号器側におけるシステムクロック
の周波数同期性を向上できる。以上の第１〜第３の解決
手段を組み合わせてクロック周波数同期装置を構成する
ことができる。
【００２０】
【発明の実施の形態】
（ａ）ＭＰＥＧ２−ＴＳ画像伝送システム 図１はＭＰＥＧ２−ＴＳ画像伝送システムの構成図であ
り、上段は符号器側、下段は復号器側であり、符号器１
１と復号器２１の間はネットワーク３１により接続され
ている。４１は映像を取り込むカメラ、４２は音声を取
り込むマイクでそれぞれ符号器側に設けられるもの、４
３は映像を表示するモニター、４４は音声を出力するス
ピーカであり、復号器側に設けられるものである。符号
器１１において、１１ａは映像を圧縮符号化する映像符
号器、１１ｂは音声を圧縮符号化する音声符号器、１１
ｃは27MHzのシステムクロックを出力するクロック発振
器で、27MHzのシステムクロックは映像を符号化する際
に使用される。１１ｄは符号化された映像データ、音声
データ、ユーザデータ等を多重し、トランスポート・パ
ケットにして送出するＭＰＥＧ２システム多重化部であ
る。図２はＭＰＥＧ２システム多重化部１１ｄで作成さ
れるＭＰＥＧ２−ＴＳトランスポート・パケットの構成
図である。ＭＰＥＧ２トランスポート・ストリーム（最
上段）は多数のトランスポートパケットＴＰＰで構成さ
れ、各トランスポートパケットは各種情報フィールドと
ペイロードＰＬＤで構成され、情報フィールドの所定位
置に４２ビットのＰＣＲが挿入される。ＰＣＲ値はシス
テムクロックを４２ビットのカウンタ１１ｅで計数した
値である。１１ｇはトランスポート・ストリームをネッ
トワークの網クロックでフレーム化して送出するフレー
ミング処理部、１１ｈは網クロックに同期したクロック
信号を出力するＰＬＬである。
【００２１】復号器２１において、２１ａはネットワー
クより受信したフレームデータをデフレーム化してトラ
ンスポート・ストリームにするデフレーミング処理部、
２１ｂは網クロックに同期したクロック信号を出力する
ＰＬＬ、２１ｃはＭＰＥＧ２システム分離部であり、ト
ランスポート・ストリームより、映像データ、音声デー
タ、ユーザデータを分離して出力すると共に、ＰＣＲ値
を抽出し、かつ、ＰＣＲ到来完了通知を出力する。２１
ｄは本発明に係わるクロック周波数同期回路であり、符
号器より送られてくるＰＣＲ値を用いて復号器側のシス
テムクロックを符号器側のシステムクロックに周波数同
期させるもの、２１ｅはクロック発振器であり、クロッ
ク周波数同期回路２１ｄにより周波数制御されてシステ
ムクロックを発生するもの、２１ｆは符号化されている
映像データを復号する映像復号器、２１ｇは符号化され
ている音声データを復号する音声復号器である。
【００２２】（ｂ）クロック発振器 クロック発振器２１ｅは電圧制御型であり、27MHzのシ
ステムクロックを発生するもので、引込み範囲以上の周
波数可変範囲を有している。市販の電圧制御型クロック
発振器は、単位電圧当りの最低周波数可変値を規定する
のが一般的で、一例として下記の仕様のものが市販され
ており、本発明で使用される。すなわち、 (1) 単位電圧当たりの周波数可変値 : ±100ppm/V以上
（実力として±150ppm/V程度)、 (2) 入力可変電圧範囲 : +2.5V±2V である。入力可変電圧が±2Vで、周波数可変値が±100p
pm/Vであるため、クロック発振器２１ｅは±200ppm強の
周波数変更が可能である。
【００２３】（ｃ）クロック周波数同期回路 図３は復号器に設けられたクロック周波数同期回路の構
成図、図４は周波数同期制御時のタイムチャート、図５
はクロック発振器の特性調査時のタイムチャートであ
る。図中、５１はＭＰＥＧ２システム分離部２１ｃ（図
１参照）から送出さてくる42ビットのＰＣＲ値を格納す
る基準ＰＣＲ格納部であり、33ビットのBase部と9ビッ
トのExtension部の42ビットで構成されている。５２は
クロック発振器２１ｅから出力されるシステムクロック
を計数する内部カウンタで、33ビットのBase部と9ビッ
トのExtension部の42ビット構成である。Extension部の
カウント範囲は0〜299までで、base部はExtension部か
らのキャリーパルスをカウントアップする。この内部カ
ウンタ５２はシステムクロック27MHzにおいて、２４時
間強のカウントが可能になっている。５３はＰＣＲ到来
時に内部カウンタ５２のカウント値が格納されるレジス
タである。
【００２４】５４は動作制御部であり、(1) 符号器から
送られてくるＰＣＲに基づいた周波数同期制御時の動作
制御（図４のタイムチャート参照）、および、(2) クロ
ック発振器２１ｅ(システムクロック用27MHzのVCXO)の
特性調査時の動作制御（図５のタイムチャート参照）を
行ものである。動作制御部５４は、(1)の周波数同期制
御に際して、システム分離部２１ｃよりＰＣＲ到来完了
通知信号を受信して、ラッチ信号Latch, Latch2及び割
込み信号ＩＲＱを発生する。すなわち、動作制御部５４
は図４に示すように、 符号器からのＰＣＲ到来完了
時にLatch信号及びLatch2信号を発生し、Latch信号に
より基準ＰＣＲ値を基準ＰＣＲ格納部５１にラッチし、
Latch2信号により内部カウンタ５２のカウント値をレ
ジスタ５３に格納し、 しかる後、割込み信号ＩＲＱ
を発生する。割込み信号ＩＲＱの発生により、ＣＰＵは
周波数ズレを零にするための周波数同期制御を行う。
【００２５】又、動作制御部５４は、(2)のクロック発
振器の特性調査時の動作制御に際して、後述のパルス生
成部より発生するstart 信号及びPulse信号(所定期間例
えば100msの間ハイレベルとなる信号)を受信して、Rese
t信号及びLatch2信号を発生する。すなわち、動作制御
部５４は図５に示すように、システムクロックの計数
開始を示すStart信号の受信により、Reset信号を発生し
て内部カウンタ５２の内容及びパルス生成部６０（後
述）の内部タイマーをリセットし、該内部タイマーが
所定時間例えば100msを計時した時（Pulse信号がローレ
ベルになった時)、Latch2信号を発生して100msの間に発
生したシステムクロック数(内部カウンタ５２のカウン
ト値)をレジスタ５３に格納する。５５〜５９はソフト
インタフェース用のレジスタであり、５４はＣＰＵが基
準ＰＣＲ値Ａを読み出すためのレジスタ、５６はＣＰＵ
がレジスタ５３に格納された内部カウンタ５２のカウン
ト値Ｃを読み出すためのレジスタ、５７はクロック発振
器２１ｅの周波数設定値が設定される周波数設定レジス
タ、５８はチェックレジスタであり、クロック発振器の
特性を調査する際、ＣＰＵによりシステムクロックの計
数開始を示すフラグ（Pulse-Start)をセットされ、計数
動作完了によりリセットされるもの、５９は割込みレジ
スタであり、ＰＣＲの到来による割込みが発生したこと
を割込みフラグ(Pcr IRQ)で示し、ＣＰＵによるリード
アクセスでクリアされる。
【００２６】図６は上記ソフトインタフェース用のレジ
スタの構成を示すもので、レジスタ５５（PCR0〜PCR2）
及びレジスタ５６（CNT0〜CNT2）はそれぞれ上位33ビッ
トのBase部と下位9ビットのExtension部の42ビットで構
成されている。9ビットのExtension部は0〜299までカウ
ントし、33ビットのBase部は300毎に1カウントアップし
て90KHzでのカウント値を保持する。周波数設定レジス
タ５７は、引込み範囲が±100ppm、最小ビットの周波数
変更値を1ppm/LSBとすると、Ｎ＝８である。図７は周波
数設定レジスタ５７に設定される周波数設定値と周波数
修正値ppmの関係を示す図表であり、上段には１６進で
示す周波数設定値(０は符号で＋）を示し、下段に周波
数修正値ppmを示している。チェックレジスタ５８及び
割込みレジスタ５９は共に１６ビット構成であるが最上
位の１ビットのみ使用している。
【００２７】図３に戻って、６０は内部タイマーを有す
るパルス生成部であり、クロック発振器２１ｅの特性
調査に際して動作制御部５４からReset信号が出力され
た時、ハイレベルのPulse信号を出力し、しかる後、
内部タイマーにより計時を開始し、所定時間(例えば100
ms)を計時した時にPulse信号をローレベルにする。６１
は周波数設定レジスタに設定された８ビットの周波数設
定値を直流電圧に変換するＤＡコンバータ、６２はアン
プであり、ＤＡコンバータ６１からの出力電圧のダイナ
ミックレンジと次段のクロック発振器２１ｅの入力可変
電圧範囲間のゲイン調整を行うものである。７１は処理
装置（ＣＰＵ）であり、図示しないが、演算処理部、プ
ログラムメモリ（ＲＯＭ）、データメモリ（ＲＡＭ）、
入出力インタフェース等のハードウェアで構成され、プ
ログラム制御により、 以下で説明する各種処理を行
う。すなわち、ＣＰＵ７１は、(1) クロック発振器の特
性を調査する処理(CHECK処理)、(2) 周波数同期処理(RU
NNING処理)を実行する。７２はＣＰＵクロック発生器、
７３はバス線である。
【００２８】（ｄ）ＣＰＵ処理の概略 ＣＰＵ７１が実行する処理には、(1) クロック発振器の
特性を調査する処理(CHECK処理)と、(2) 符号器側のシ
ステムクロックと復号器側のシステムクロックの周波数
ズレを零にする周波数同期処理(RUNNING処理)がある。 (d-1) CHECK処理 クロック発振器の特性を調査する理由は、以下のとおり
である。すなわち、市販のクロック発振器において、単
位電圧当りの周波数変化量は最低値のみが規定されてい
るだけである。このため、ＣＰＵ７１が図７にしたがっ
て所定の周波数変更量（ppm）あるいは周波数が得られ
るように周波数設定レジスタ５７に周波数設定値を設定
しても、クロック発振器２１ｅはＣＰＵが期待するよう
に出力周波数を変更しない。このため、ＣＰＵが期待す
るシステムクロックの周波数と実際のシステムクロック
の周波数との間にズレが生じ、短時間で符号器側システ
ムクロックと復号器側システムクロックの周波数が一致
せず、周波数同期性が低くなる(図１７参照）。
【００２９】そこで、周波数設定レジスタ５７に最小値
（０×００ｈ）を設定したときのクロック発振器２１ｅ
の発振周波数と、最大値（０×ＦＦｈ）を設定したとき
のクロック発振器２１ｅの発振周波数との差を求め、該
差に基づいてクロック発振器２１ｅの最大可変周波数範
囲(ppm)を求める。そして、予め設定されている最大可
変周波数範囲（図７の例では256ppm)と実際の最大可変
周波数範囲との比Ｘを求める。例えば、実際の最大可変
周波数が384ppm(1.5倍)であれば、比Ｘは1/1.5となる。
このことは、従来周波数設定レジスタ５７に設定してい
た数値ＡのＸ倍の数値Ａ・Ｘを周波数設定レジスタに設
定すれば期待する周波数変動が得られることを意味す
る。例えば、Ｘ＝1/1.5で＋64ppmの周波数調整をしたい
場合、従来は192(中心値128＋64)を周波数設定レジスタ
に設定するが、Ｘ＝1/1.5であるから(中心値128＋（＋6
4×1/1.5))=171を設定する。以上から、CHECK処理では
実際のクロック発振器２１ｅの特性を調査して上記比Ｘ
を求める。
【００３０】(d-2) RUNNING 処理 網ジッタが発生すると、ＰＣＲ間隔が揺らぎ、符号器側
のＰＣＲ間隔と復号器側で測定したＰＣＲ間隔がずれ
る。しかし、かかる制御では正確に周波数ズレを求める
ことができず、正しい周波数同期制御ができない。そこ
で、網ジッタの影響を軽減するために、最新のＮ回の周
波数ズレを保存し、その平均値を今回の周波数ズレとみ
なし、該周波数ズレが零となるように徐々に制御する。
このようにすれば、網ジッタで基準カウント値の到来時
間間隔が変動しても１／Ｎに軽減することができる。す
なわち、網ジッタの影響で算出される瞬間的な周波数ズ
レを平滑化でき、その影響を軽減できる。・・平滑化処
理 ところで、最初はＮ個の最新の周波数ズレが存在しな
い。そこで、Ｎ個の周波数ズレを求める前処理を実行
し、しかる後、最新のＮ個の周波数ズレを用いて周波数
ズレを零にするための本来の処理を実行する。このよう
に前処理を行うことにより、以後、正確に周波数ズレを
求めて補正することができる。
【００３１】(d-3) ＣＰＵの全体の処理 図８はＣＰＵの全体の処理を示す説明図であり、CHECK
処理１００とRUNNING処理２００で構成され、RUNNING処
理は平滑化前処理期間（フェーズＡ）と平滑化処理期間
（フェーズＢ）で構成されている。復号器の電源投入に
よりCHECK処理が開始し、CHECK処理実行後にRUNNING処
理が開始する。RUNNING処理では、まず、Ｎ個の周波数
ズレを求める前処理が行われ、ついで、最新の周波数ズ
レの平均値を用いて周波数同期制御を行う本来の処理が
行われる。
【００３２】（ｅ）ＣＰＵ処理の詳細 (e-1) クロック発振器の特性調査処理（CHECK処理) 図９はクロック発振器の特性調査処理フロー（CHECK処
理フロー)であり、図３のハードウェア及び図５のタイ
ムチャートを参照して説明する。復号器の電源が投入さ
れると、ＣＰＵ７１は周波数設定レジスタ５７に最小値
0000h(10進数で0)を設定すると共に、チェックレジスタ
５８に8000h(最上位ビットが"1"で他のビットは"0")を
設定する(ステップ１０１、１０２）。周波数設定レジ
スタ５７の設定値はＤＡ変換、増幅されてクロック発振
器２１ｅに入力し、クロック発振器２１ｅは所定の周波
数(=27MHz-Δppm)のシステムクロックを出力する。又、
チェックレジスタ５８は8000h(最上位ビットが"1"で他
のビットは"0")が設定されるとハイレベルのStart信号
を出力し、動作制御部５９はハイレベルのStart信号に
よりReset信号を発生する。これにより、内部カウンタ
５２は内容を零にクリアしてシステムクロックのカウン
トを開始する。又、該カウントと同時にパルス生成部６
０は内部タイマーをリセットして計時を開始すると共に
ハイレベルのPulse信号を出力する。
【００３３】以後、内部カウンタ５２によるシステムク
ロックのカウントが継続し、パルス生成部６０は100ms
を計時すると、Pulse信号をローレベルにする。これに
より、動作制御部５４ｇはLatch2信号を発生する。この
Latch2信号によりレジスタ５３は内部カウンタ５２のカ
ウント値を格納する。このカウント値Ｃは100msの間に
発生したシステムクロック数であり、ソフトインタフェ
ースレジスタ５６に書き込まれる。一方、ＣＰＵ７１は
Pulse信号がローレベルになったかチェックしてお（ス
テップ１０３）、Pulse信号がローレベルになると、レ
ジスタ５６（CNT0,CNT1,CNT2)に書き込まれているカウ
ント値Ｃを読み取り、ＣＬとして内蔵のＲＡＭに記憶す
る（ステップ１０４）。以上により、クロック発振器２
１ｅが最低周波数で発振しているとき、該クロック発振
器から100msecの間に発生するシステムクロック数ＣＬ
の保存が終了する。
【００３４】ついで、ＣＰＵ７１は周波数設定レジスタ
５７に最大値00FFh(10進数で255)を設定すると共に、チ
ェックレジスタ５８に8000h(最上位ビットが"1"で他の
ビットは"0")を設定する(ステップ１０５、１０６）。
周波数設定レジスタ５７の設定値はＤＡ変換、増幅され
てクロック発振器２１ｅに入力し、クロック発振器２１
ｅは所定の周波数(=27MHz+Δppm)のシステムクロックを
出力する。又、チェックレジスタ５８は8000h(最上位ビ
ットが"1")が設定されるとハイレベルのStart信号を出
力し、動作制御部５９はハイレベルのStart信号によりR
eset信号を発生する。これにより、内部カウンタ５２は
内容を零にクリアしてシステムクロックのカウントを開
始する。又、該カウントと同時にパルス生成部６０は内
部タイマーをリセットして計時を開始すると共にハイレ
ベルのPulse信号を出力する。以後、内部カウンタ５２
によるシステムクロックのカウントが継続し、パルス生
成部６０は100msを計時すると、Pulse信号をローレベル
にする。Pulse信号がローレベルになると動作制御部５
４はLatch2信号を発生する。このLatch2信号によりレジ
スタ５３は内部カウンタ５２のカウント値を格納する。
このカウント値Ｃは100msの間に発生したシステムクロ
ック数であり、ソフトインタフェースレジスタ５６に書
き込まれる。
【００３５】一方、ＣＰＵ７１はPulse信号がローレベ
ルになったかチェックしてお（ステップ１０７）、Puls
e信号がローレベルになると、レジスタ５６（CNT0,CNT
1,CNT2)に書き込まれているカウント値Ｃを読み取り、
ＣＨとして内蔵のＲＡＭに記憶する（ステップ１０
８）。以上により、クロック発振器２１ｅが最高周波数
で発振しているとき、該クロック発振器から100msecの
間に発生するシステムクロック数ＣＨの保存が終了す
る。カウント値ＣＬ，ＣＨが求まれば、ＣＰＵ７１は次
式 ΔＣ＝ＣＨ−ＣＬ により、カウント値の差ΔＣを演算し（ステップ１０
９）、ついで、次式 ΔＦ＝ΔＣ／ｔ 但し、ｔ=100ms により、クロック発振器２１ｅの周波数可変範囲ΔＦを
求める。ついで、次式 ｆ＝ΔＦ／（２７×１０6） により、目標周波数27MHzに対する最大周波数可変範囲
ｆ(ppm)を演算する（ステップ１１０）。そして、最後
に次式 Ｘ＝２５５／ｆ により、予め設定されている最大可変周波数範囲（図７
の例では２５５(ppm))と実際の最大可変周波数範囲ｆ(p
pm)との比Ｘを求める(ステップ１１１）。以上により、
クロック発振器の特性調査処理（CHECK処理)が終了す
る。
【００３６】(e-2) 周波数同期処理(RUNNING処理)にお
ける前処理 図１０は周波数同期処理(RUNNING処理)における前処理
フロー（フェーズＡ）であり、図３のハードウェア及び
図４のタイムチャートを参照して説明する。まず、ＣＰ
Ｕ７１は保存周波数ズレ数ｎ、周波数ズレの積算値Σ
Ｆ、及び周波数ズレが規定値を連続して越えた回数ｅを
全て０に初期化する（ステップ２０１）。ついで、ＣＰ
Ｕ７１は周波数設定レジスタ５７に初期値として0080h
(10進数で128)を設定する(ステップ２０２）。周波数設
定レジスタに設定された値はＤＡ変換されてクロック発
振器２１ｅに入力され、クロック発振器２１ｅは約27MH
zで発振する。内部カウンタ５２はクロック発振器２１
ｅから出力されるシステムクロックを計数する。
【００３７】以後、ＣＰＵ７１はＰＣＲ到来による割込
みＩＲＱの発生を待つ（ステップ２０３）。ＭＰＥＧ２
システム分離部２１ｃ（図１）は、受信した各トランス
ポートパケットＴＰＰに含まれる４２ビットのＰＣＲ値
を分離してビットシリアルにＰＣＲ格納部５１に入力す
ると共に、ＰＣＲの到来完了を監視し、最後のＰＣＲビ
ットの受信でＰＣＲ到来完了通知信号を動作制御部５４
に入力する。これにより、動作制御部５４はLatch信号
及びLatch2信号を発生し、ＰＣＲ値を基準ＰＣＲ格納部
５１に格納すると共に、内部カウンタ５２のカウント値
をレジスタ５３に格納する。内部カウンタ５２は以後、
システムクロックのカウントを続行する。又、基準ＰＣ
Ｒ格納部５１及びレジスタ５３にそれぞれ格納された基
準ＰＣＲ値Ａ及びカウント値Ｃは、ＣＰＵ７１により読
み取り可能となるようにソフトインタフェースレジスタ
５５，５６に書き込まれる。
【００３８】しかる後、動作制御部５４は内蔵の割込み
レジスタ５９に割込みフラグPcr-IRQをセットする。割
込みフラグPcr-IRQがセットされると、ＣＰＵ７１はこ
れを認識してレジスタ５６（CNT0, CNT1, CNT2)に記憶
されているカウント値Ｃを読み取り、内蔵のＲＡＭにＣ
[0］として格納する（ステップ２０４）。ついで、ＣＰ
Ｕ７１はレジスタ５５（PCR0, PCR1, PCR2)に記憶され
ている基準ＰＣＲ値Ｐを読み取り、内蔵のＲＡＭにＰ
[0］として格納し、割込みフラグPcr-IRQをリセットす
る（ステップ２０５）。以上により、前処理における最
初の基準ＰＣＲ値及びカウント値がＲＡＭに格納され
る。
【００３９】ついで、ＣＰＵ７１は次のＰＣＲ到来によ
る割込みＩＲＱの発生を待つ（ステップ２０６）。動作
制御部５４は次のＰＣＲ到来完了通知信号を受信する
と、前述と同様にLatch信号及びLatch2信号を発生し、
ＰＣＲ値を基準ＰＣＲ格納部５１に格納すると共に、内
部カウンタ５２のカウント値をレジスタ５３に格納す
る。内部カウンタ５２は以後、システムクロックのカウ
ントを続行する。又、基準ＰＣＲ格納部５１及びレジス
タ５３に格納された基準ＰＣＲ値Ａ及びカウント値Ｃ
は、ＣＰＵ７１により読み取り可能となるようにソフト
インタフェースレジスタ５５，５６に書き込まれる。し
かる後、動作制御部５４は内蔵の割込みレジスタ５９に
割込みフラグPcr-IRQをセットする。割込みフラグPcr-I
RQがセットされると、ＣＰＵ７１はこれを認識し、図１
１に示す周波数ズレ算出のサブルーチンＡを実行する
（ステップ２０７）。
【００４０】サブルーチンＡにおいて、ＣＰＵ７１はレ
ジスタ５６（CNT0, CNT1, CNT2)に記憶されているカウ
ント値Ｃを読み取り、内蔵のＲＡＭにＣ[1］として格納
する（ステップ２０７ａ）。ついで、ＣＰＵ７１は次式 ΔＣ＝Ｃ[1]−Ｃ[0] により、基準ＰＣＲ値の到来間隔の間における内部カウ
ンタ５２の増分ΔＣ（基準ＰＣＲ値の到来間隔の間に発
生したシステムクロック数）を算出し（ステップ２０７
ｂ），ついで、次式 ΔＴ＝ΔＣ／（２７×１０6） により、基準ＰＣＲ値の到来間隔時間ΔＴを算出する
（ステップ２０７ｃ）。ＣＰＵ７１は基準ＰＣＲ値の到
来間隔時間ΔＴの算出が完了すれば、レジスタ５５（PC
R0, PCR1, PCR2)に記憶されている今回の基準ＰＣＲ値
Ｐを読み取り、内蔵のＲＡＭにＰ[1］として格納し、割
込みフラグPcr-IRQをリセットする（ステップ２０7
ｄ）。ついで、ＣＰＵ７１は次式 ΔＰ＝Ｐ[1]−Ｐ[0] により、今回と前回の基準ＰＣＲ値の差分ΔＰ（符号器
側システムクロック数）を計算する（ステップ２０７
ｅ）。
【００４１】しかる後、ＣＰＵ７１は周波数ズレΔＦを
次式 ΔＦ(ppm)＝(ΔＣ−ΔＰ）／（ΔＴ×２７×１０6） により求める（ステップ２０７ｆ）。以上により、周波
数偏差を設定周波数で除算した周波数ズレ（単位はppm)
が求まる。ついで、Ｃ[1]，Ｐ[1]をＣ[0]，Ｐ[0]にし
(ステップ２０７ｇ）、周波数ズレ算出のサブルーチン
を終了する。周波数ズレΔＦ(ppm)が求まれば、ＣＰＵ
７１は該周波数ズレの絶対値|ΔＦ|が予め設定されてい
る規定値ｆ(ppm)以上かチェックする(図１０、ステップ
２０８）。規定値としては、例えばｆ(ppm)＝100(ppm)
とする。
【００４２】|ΔＦ|＜ｆであれば、ＣＰＵ７１は求まっ
た周波数ズレΔＦをｎ番目の周波数ズレＦ[n]として内
蔵のＲＡＭに格納する(配列Ｆ[n]にためて行く）（ステ
ップ２０９）。ついで、ＣＰＵ７１は周波数ズレの絶対
値|ΔＦ|が連続して規定値ｆ(ppm)以上になった回数
（連続回数）ｅを０にクリアし（ステップ２１０）、ｎ
を歩進し（ｎ＋１→ｎ、ステップ２１１）、次式 ΣＦ＝ΣＦ＋ΔＦ により、それまで求めてあるｎ個の周波数ズレＦ[0]〜
Ｆ[n-1]を積算する(ステップ２１２）。周波数ズレの積
算値ΣＦが求まれば、次式 Ｆ＝ΣＦ／ｎ により、ｎ個の周波数ズレの平均値を求め（ステップ２
１３）、図１２に示す周波数設定値決定のサブルーチン
Ｂを実行する（ステップ２１４）。
【００４３】サブルーチンＢにおいて、ＣＰＵ７１は、
CHECK処理ですでに求めてある比Ｘを用いて次式 ＦX＝Ｆ・Ｘ により、周波数補正値ＦXを計算する（ステップ２１４
ａ）。ついで、ＣＰＵ７１は周波数設定レジスタ５７に
設定してある現在の周波数設定値Ｖを読み取り（ステッ
プ２１４ｂ）、次式 Ｖ＝Ｖ＋ＦX により、新周波数設定値Ｖを計算し（ステップ２１４
ｃ）、新周波数設定値Ｖを周波数設定レジスタ５７に書
き込む（ステップ２１４ｄ）。これにより、新周波数設
定値ＶはＤＡ変換されてクロック発振器２１ｅに入力さ
れ、設定値に応じた周波数で発振する。
【００４４】以上により、サブルーチンＢが終了すれ
ば、ＣＰＵ７１はｎ＝Ｎ−１（Ｎは例えば６４）になっ
たかチェックし（ステップ２１５）、ｎ＜Ｎ−１であれ
ば、ステップ２０６以降の処理を繰り返す。しかし、ｎ
＝Ｎ−１になって、Ｎ（＝６４）個の周波数ズレＦ[0]
〜Ｆ[63]が求まれば前処理は終了するからｎ＝０とし
（ステップ２１６）、以後、ＣＰＵ７１はフェーズＢの
本来の周波数同期処理を行なう。一方、ステップ２０８
において、周波数ズレの絶対値|ΔＦ|が予め設定されて
いる規定値ｆ(ppm)以上であれば（|ΔＦ|≧ｆ）、ＣＰ
Ｕ７１はサブルーチンＡで求めた周波数ズレを記憶せず
（廃棄）、連続回数ｅを歩進する（ｅ＋１→ｅ、ステッ
プ２２１）。ついで、ｅ＞Ｅ−１（Ｅは規定回数で例え
ば１０である）であるかチェックし(ステップ２２
２）、ｅ≦Ｅ−１であれば、ステップ２０６以降の処理
を繰り返す。しかし、ｅ＞Ｅ−１であれば、網の状況が
変化したものとして、ステップ２０１に戻り前処理を最
初から行う。以上では、Ｎ（＝６４）個の周波数ズレが
求まるまで、保存した全周波数ズレの平均値を求めて前
処理を実行したが以下のようにすることもできる。すな
わち、Ｎ（＝６４）以下の個数ｍ（例えば８）を設定
し、Ｎ個の周波数ズレが求まるまで最新のｍ個の平均値
を求めて前処理を実行する。
【００４５】(e-3) 周波数同期処理(RUNNING処理)にお
ける本来の処理(フェーズＢ） 図１３は周波数同期処理(RUNNING処理)における前処理
後の本来の処理フロー（フェーズＢ）であり、図３のハ
ードウェア及び図４のタイムチャートを参照して説明す
る。フェーズＡの前処理後、ＣＰＵ７１は割込みＩＲＱ
に基づいて次のＰＣＲ到来を監視する（ステップ３０
１）。動作制御部５４は次のＰＣＲ到来完了通知信号を
受信すると、Latch信号及びLatch2信号を発生し、ＰＣ
Ｒ値を基準ＰＣＲ格納部５１に格納すると共に、内部カ
ウンタ５２のカウント値をレジスタ５３に格納する。内
部カウンタ５２は以後、システムクロックのカウントを
続行する。又、基準ＰＣＲ格納部５１及びレジスタ５３
に格納された基準ＰＣＲ値Ａ及びカウント値Ｃは、ＣＰ
Ｕ７１により読み取り可能となるようにソフトインタフ
ェースレジスタ５５，５６に書き込まれる。しかる後、
動作制御部５４は内蔵の割込みレジスタ５９に割込みフ
ラグPcr-IRQをセットする。割込みフラグPcr-IRQがセッ
トされると、ＣＰＵ７１はこれを認識し、図１１に示す
周波数ズレ算出のサブルーチンＡを実行する（ステップ
３０２）。
【００４６】サブルーチンＡにより、今回と前回のＰＣ
Ｒ到来間隔における周波数ズレΔＦ(ppm)が求まれば、
ＣＰＵ７１は該周波数ズレの絶対値|ΔＦ|が予め設定さ
れている規定値ｆ(ppm)以上かチェックする(ステップ３
０３）。規定値としては、例えばｆ(ppm)＝100(ppm)と
する。|ΔＦ|＜ｆであれば、ＣＰＵ７１は求まった周波
数ズレΔＦをｎ番目の周波数ズレＦ[n]として内蔵のＲ
ＡＭに格納する（フェーズＡで使用のＦ[n]に上書きす
る）（ステップ３０４）。ついで、ＣＰＵ７１は周波数
ズレの絶対値|ΔＦ|が連続して規定値ｆ(ppm)以上にな
った回数（連続回数）ｅを０にクリアし（ステップ３０
５）、ｎを歩進し（ｎ＋１→ｎ、ステップ３０６）、次
式 ΣＦ＝Ｆ[0]+Ｆ[1]+Ｆ[2]+・・・+Ｆ[N-1] により、最新のＮ（＝６４）個の周波数ズレの積算値Σ
Ｆを計算する(ステップ３０７）。最新のＮ（＝６４）
個の周波数ズレの積算値ΣＦが求まれば、次式 Ｆ＝ΣＦ／Ｎ により、Ｎ個の周波数ズレの平均値を求め（ステップ３
０８）、図１２に示す周波数設定値決定のサブルーチン
Ｂを実行する（ステップ３０９）。すなわち、サブルー
チンＢにおいて、ＣＰＵ７１は、CHECK処理ですでに求
めてある比Ｘを用いて次式 ＦX＝Ｆ・Ｘ により、周波数補正値ＦXを計算する（ステップ２１４
ａ）。
【００４７】ついで、ＣＰＵ７１は周波数設定レジスタ
５７に設定してある現在の周波数設定値Ｖを読み取り
（ステップ２１４ｂ）、次式 Ｖ＝Ｖ＋ＦX により、新周波数設定値Ｖを計算し（ステップ２１４
ｃ）、新周波数設定値Ｖを周波数設定レジスタ５７に書
き込む（ステップ２１４ｄ）。これにより、新周波数設
定値ＶはＤＡ変換されてクロック発振器２１ｅに入力さ
れ、設定値に応じた周波数で発振する。以上により、サ
ブルーチンＢが終了すれば、ＣＰＵ７１はｎ＝Ｎ−１
（Ｎ＝６４）になったかチェックし（ステップ３１
０）、ｎ≦Ｎ−１であれば、ステップ３０１以降の処理
を繰り返す。しかし、ｎ＞Ｎ−１になれば（ｎ＝６
４）、ｎ＝０として初期化してから（ステップ３１
１）、ステップ３０１以降の処理を繰り返す。
【００４８】一方、ステップ３０３において、周波数ズ
レの絶対値|ΔＦ|が予め設定されている規定値ｆ(ppm)
以上であれば（|ΔＦ|≧ｆ）、ＣＰＵ７１はサブルーチ
ンＡで求めた周波数ズレを記憶せず（廃棄）、連続回数
ｅを歩進する（ｅ＋１→ｅ、ステップ３２１）。つい
で、ｅ＞Ｅ−１（Ｅは規定回数で例えば１０である）で
あるかチェックし(ステップ３２２）、ｅ≦Ｅ−１であ
れば、ステップ３０１以降の処理を繰り返す。しかし、
ｅ＞Ｅ−１であれば（ｅ＝Ｅ）、網の状況が変化したも
のとして、前処理（フェーズＡ）を再実行する（ステッ
プ３２３）。
【００４９】以上では、Ｎを一定値に固定した場合であ
るが、適宜、ネットワークに応じてＮの値を変更するこ
ともできる。すなわち、ＩＳＯ／ＩＥＣ ＭＰＥＧ２シ
ステムのトランスポート・ストリームを用いる画像伝送
システムでは、一般的に高速デジタル専用線が用いら
れ、本ネットワークでの網ジッタは微量（±３０ｐｐｍ
以内）である。しかし、本画像伝送システムはＡＴＭ網
への適用も考えられており、ＡＴＭ網においてデータ伝
送時の遅延揺らぎＣＤＶ（Cell Delay Deviation)で生
じるＰＣＲ到達間隔のジッタは、専用線の場合と比べて
非常に大きい（最大１ｍｓ程度）。かかる場合、平滑化
に用いるＮの数量を専用線時より多くすることで、ＡＴ
Ｍ網時のようなジッタ量が多い場合のネットワークへの
対応が可能となる。例えば、専用線では配列数Ｎ＝６４
とし、ＡＴＭ網ではＮ＝１２８または２５６等と大きく
することで対処する。
【００５０】以上では、ＭＰＥＧ２−ＴＳの場合につい
て説明したが、ＭＰＥＧ２のもう１つの方式であるＭＰ
ＥＧ２−ＰＳ（ＰＳ：Program Stream)にも本発明を適
用できる。この場合、時刻基準情報としてＭＰＥＧ２−
ＰＳではＰＣＲの代わりにＳＣＲ（System Clock Refer
ence)を使用する。以上で説明した、(1) ＰＣＲ到来時
間間隔の決定法、(2) Ｎ個の周波数ズレの平均値を零に
する平均周波数ズレ補正法、(3) クロック発振器の特性
を考慮した周波数設定値の決定法は、別個に、あるい
は、適宜組み合わせて実行できる。以上、本発明を実施
例により説明したが、本発明は請求の範囲に記載した本
発明の主旨に従い種々の変形が可能であり、本発明はこ
れらを排除するものではない。
【００５１】
【発明の効果】以上本発明によれば、基準カウント値の
到来間隔において発生したシステムクロック数ΔＣをシ
ステムクロック周波数で除算することにより基準ＰＣＲ
カウント値の到来間隔時間ΔＴを算出するようにしたか
ら、ソフトウェア・タイマーを使用しなくても、該到来
間隔時間ΔＴを正確に測定でき、しかも、ＣＰＵの負荷
を軽減することできる。本発明によれば、復号側のシス
テムクロックをカウンタで計数し、基準カウント値の到
来時刻における該カウンタのカウント値を読み取ってレ
ジスタに記憶し、今回の基準カウント値到来時にレジス
タに記憶したカウント値と前回のカウント値との差分Δ
Ｃと、今回の基準カウント値と前回の基準カウント値の
増分ΔＰと、基準カウント値の前記到来間隔時間ΔＴを
用いて符号器側と復号器側のクロック周波数のズレを算
出し、該周波数ズレに応じた周波数設定値を設定するよ
うにしたから、周波数ズレの計算開始処理が遅れてもカ
ウント値が変化することはなく、正確に周波数ズレを計
算することができる。
【００５２】本発明によれば、今回の周波数ズレを含め
て最新のＮ個の周波数ズレを保存し、該Ｎ個の周波数ズ
レの平均値を算出し、該平均周波数ズレが零となるよう
にシステムクロック周波数を制御するようにしたから、
網ジッタ等で基準カウント値の到来時間間隔が変動して
も１／Ｎに平滑化でき、ジッタによる影響を軽減して正
しい周波数ズレを計算することができる。すなわち、本
発明によれば、ネットワーク経由での伝送時に生じる網
ジッタの影響で算出される瞬間的な周波数ズレを平滑化
でき、その影響を軽減できる。本発明によれば、Ｎ個の
周波数ズレを求める前処理を実行し、しかる後、最新の
Ｎ個の周波数ズレを用いて周波数同期処理を実行するよ
うにしたから、正確に周波数ズレを求めて補正すること
ができる。
【００５３】本発明によれば、得られた周波数ズレが規
定値より大きい場合、該周波数ズレを廃棄して保存しな
いようにしたから、一過性の大きなジッタによる影響を
無視して正しい周波数ズレを求めることができる。本発
明によれば、周波数ズレが規定値より大きくなることが
連続する場合、保存しているＮ個の周波数ズレが現状の
ネットワークの状態に適応していないとし、再度前処理
を行うようにしたため、現状のネットワークの状態に適
応したＮ個の周波数ズレを保持でき、正しい周波数同期
制御ができる。本発明によれば、回線障害等に起因して
基準カウント値の到来が途切れた時は前処理を再開する
ことにより、現状のネットワークの状態に適応したＮ個
の周波数ズレを保持でき、正しい周波数同期制御ができ
る。
【００５４】本発明によれば、周波数設定レジスタに最
小値を設定した時にクロック発振器より所定時間Ｔの間
に発生するシステムクロック数と、周波数設定レジスタ
に最大値を設定した時にクロック発振器より所定時間Ｔ
の間に発生するシステムクロック数を求め、両クロック
数の差を前記時間Ｔ及びシステムクロック周波数で除算
した値をクロック発振器の実際の最大可変周波数とし、
該実際の最大可変周波数と予め設定されている最大可変
周波数との比Ｘを求めて保存し、周波数ズレに該比Ｘを
乗算して周波数設定値を求めてレジスタに設定するよう
にしたため、クロック発振器の周波数可変範囲特性が製
品毎に異なる場合であっても、該特性を考慮して周波数
ズレに応じた正しい周波数設定値をレジスタに設定して
周波数ズレが零となるように制御することでき、これに
より、符号器側及び復号器側におけるシステムクロック
の周波数同期性を向上することができる。
【図面の簡単な説明】
【図１】ＭＰＥＧ２−ＴＳ画像伝送システムの構成図で
ある。
【図２】ＭＰＥＧ２−ＴＳのトランスポートパケット説
明図である。
【図３】本発明の復号器側クロック周波数同期回路の構
成図である。
【図４】周波数同期制御時のタイムチャートである。
【図５】クロック発振器の特性調査時のタイムチャート
である。
【図６】ソフトインタフェースレジスタの構成図であ
る。
【図７】補正値と周波数修正値(ppm)の関係を示す図表
である。
【図８】ＣＰＵの全体の処理説明図である。
【図９】周波数可変特性調査制御におけるＣＰＵの処理
フロー（CHECK処理)である。
【図１０】周波数ズレ平滑化前処理フロー(フェーズＡ)
である。
【図１１】周波数ズレ算出処理のサブルーチンＡであ
る。
【図１２】周波数設定値決定処理のサブルーチンＢであ
る。
【図１３】クロック周波数同期処理フロー（フェーズ
Ｂ）である。
【図１４】ＰＣＲ値と各種信号のタイミング関係図であ
る。
【図１５】従来の復号器側クロック周波数同期回路の構
成図である。
【図１６】ＣＰＵの処理説明図である。
【図１７】従来方法による周波数偏差説明図である。
【符号の説明】
２１ｅ・・クロック発振器 ５１・・ＰＣＲ格納部 ５２・・内部カウンタ ５３・・レジスタ ５４・・動作制御部 ５７・・周波数設定レジスタ ７１・・ＣＰＵ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 符号器より伝送されてくる符号器側シス
    テムクロックのカウント値を基準カウント値として受信
    し、該基準カウント値に基づいて、符号器側システムク
    ロックと周波数同期した復号器側システムクロックを発
    生するクロック周波数同期装置において、 前記基準カウント値の到来を検出する検出手段、 復号器側システムクロックを発生するシステムクロック
    発生部、 復号器側システムクロックを計数する計数手段、 前記基準カウント値の到来間隔における前記計数手段の
    カウント値の増分ΔＣをシステムクロック周波数で除算
    することにより基準カウント値の到来間隔時間ΔＴを算
    出し、前記計数手段のカウント値の増分ΔＣと、前回と
    今回の基準カウント値の増分ΔＰと、前記基準カウント
    値の到来間隔時間ΔＴを用いて符号器側と復号器側のク
    ロック周波数のズレを算出する演算処理手段、 該周波数ズレが零となるように復号器側のシステムクロ
    ック発生部を制御するクロック周波数制御手段、を備え
    たことを特徴とするクロック周波数同期装置。
  2. 【請求項２】 前記計数手段は、復号側のシステムクロ
    ックを計数するカウンタと、基準カウント値の到来時に
    該カウンタのカウント値を格納する第１のレジスタを備
    え、 前記演算処理手段は、(1) 伝送されてきた今回の基準カ
    ウント値を格納する第２のレジスタ、(2) 前回の基準カ
    ウント値及び前回のカウンタのカウント値をそれぞれ保
    持する保持部、(3) 今回の基準カウント値到来時に第１
    のレジスタに格納した今回のカウント値と前回のカウン
    ト値との差分ΔＣと、第２のレジスタに格納した今回の
    基準カウント値と前回の基準カウント値の増分ΔＰと、
    基準カウント値の前記到来間隔時間ΔＴを用いて符号器
    側と復号器側のクロック周波数のズレを算出し、該周波
    数ズレが零となるように周波数設定値を決定する演算処
    理ユニットを備え、 前記クロック周波数制御手段は、前記周波数設定値が設
    定される周波数設定レジスタ、該周波数設定レジスタに
    設定された周波数設定値をアナログ値に変換するＤＡ変
    換器を備え、 前記システムクロック発生部は、該ＤＡ変換器出力信号
    値に基づいてシステムクロックの発振周波数を周波数ズ
    レが小さくなる方向に可変することを特徴とする請求項
    １記載のクロック周波数同期装置。
  3. 【請求項３】 前記演算処理ユニットは、前記ΔＣとΔ
    Ｐの差を前記到来間隔時間ΔＴ及びシステムクロック周
    波数で除算することにより前記周波数ズレをシステムク
    ロック周波数に対する偏差で算出することを特徴とする
    請求項２記載のクロック周波数同期装置。
  4. 【請求項４】 前記演算処理ユニットは、前記周波数設
    定レジスタに最小値を設定した時にシステムクロック発
    生部より所定時間Ｔの間に発生するシステムクロック数
    と、前記周波数設定レジスタに最大値を設定した時にシ
    ステムクロック発生部より所定時間Ｔの間に発生するシ
    ステムクロック数を求め、両クロック数の差を前記時間
    Ｔ及びシステムクロック周波数で除算した値をシステム
    クロック発生部の実際の最大可変周波数とし、該実際の
    最大可変周波数と予め設定されている最大可変周波数と
    の比Ｘを求めて保存し、前記周波数ズレに該比Ｘを乗算
    して前記周波数設定値を求めて周波数設定レジスタに設
    定することを特徴とする請求項３記載のクロック周波数
    同期装置。
  5. 【請求項５】 前記演算処理ユニットは、前記周波数設
    定レジスタに最小値を設定した時にシステムクロック発
    生部より所定時間Ｔの間に発生するシステムクロック数
    と、前記周波数設定レジスタに最大値を設定した時にシ
    ステムクロック発生部より所定時間Ｔの間に発生するシ
    ステムクロック数を求め、両クロック数の差を前記時間
    Ｔ及びシステムクロック周波数で除算した値をシステム
    クロック発生部の実際の最大可変周波数とし、該実際の
    最大可変周波数と予め設定されている最大可変周波数と
    の比Ｘを求めて保存し、今回の周波数ズレを含めて最新
    のＮ個の周波数ズレを保存し、Ｎ個の周波数ズレの平均
    値に前記比Ｘを乗算して周波数設定値を求めて前記周波
    数設定レジスタに設定することを特徴とする請求項３記
    載のクロック周波数同期装置。
  6. 【請求項６】 復号器のシステムクロック発生部に要求
    される最大可変周波数範囲を±Ａ(ppm)、前記周波数設
    定レジスタの最小ビット（１ＬＳＢ）当たりの周波数変
    更分解能をａ(ppm)とするとき、２Ａ／ａが設定可能と
    なるように周波数設定レジスタのビット数を決めること
    を特徴とする請求項３記載のクロック周波数同期装置。
  7. 【請求項７】 符号器より伝送されてくる符号器側シス
    テムクロックのカウント値を基準カウント値として受信
    し、該基準カウント値に基づいて、符号器側システムク
    ロックと周波数同期した復号器側システムクロックを発
    生するクロック周波数同期装置において、 前記基準カウント値の到来を検出する検出手段、 復号器側システムクロックを発生するシステムクロック
    発生部、 復号器側システムクロックを計数する計数手段、 前記基準カウント値の到来間隔ΔＴを監視し、前記計数
    手段のカウント値の増分ΔＣと、前回と今回の基準カウ
    ント値の増分ΔＰと、前記基準カウント値の到来間隔時
    間ΔＴを用いて符号器側と復号器側のクロック周波数の
    ズレを算出し、かつ、今回の周波数ズレを含めて最新の
    Ｎ個の周波数ズレを保存し、該Ｎ個の周波数ズレの平均
    値を算出する演算処理手段、 前記平均周波数ズレが零となるよう前記システムクロッ
    ク発生部を制御するクロック周波数制御手段、を備えた
    ことを特徴とするクロック周波数同期装置。
  8. 【請求項８】 前記演算処理手段は、Ｎ個の周波数ズレ
    が蓄積される前は、蓄積されている周波数ズレを用いて
    周波数ズレを制御する前処理を実行し、Ｎ個の周波数ズ
    レが蓄積後は、最新のＮ個の周波数ズレを用いて周波数
    ズレを制御する本来の処理を実行することを特徴とする
    請求項７記載の復号器におけるクロック周波数同期装
    置。
  9. 【請求項９】 前記演算処理手段は、得られた周波数ズ
    レが規定値より大きい場合には、該周波数ズレを廃棄し
    て保存しないことを特徴とする請求項７または請求項８
    記載のクロック周波数同期装置。
  10. 【請求項１０】 前記演算処理手段は、連続して廃棄す
    る回数が設定回数以上になったとき、前記前処理を再開
    することを特徴とする請求項９記載のクロック周波数同
    期装置。
  11. 【請求項１１】 前記演算処理手段は、本来の処理にお
    いて、基準カウント値の到来が途切れた時、前記前処理
    を再開することを特徴とする請求項９記載のクロック周
    波数同期装置。
  12. 【請求項１２】 符号器より伝送されてくる符号器側シ
    ステムクロックのカウント値を基準カウント値として受
    信し、該基準カウント値に基づいて符号器側システムク
    ロックと周波数同期した復号器側システムクロックを発
    生するクロック周波数同期装置において、 前記基準カウント値の到来を検出する検出手段、 復号器側システムクロックを発生するシステムクロック
    発生部、 復号器側システムクロックを計数する計数手段、 前記基準カウント値の到来間隔ΔＴを監視し、前記計数
    手段のカウント値の増分ΔＣと前回と今回の基準カウン
    ト値の増分ΔＰを求め、これらの差分を前記到来間隔時
    間ΔＴとシステムクロック周波数とで除算した値を、符
    号器側と復号器側のクロック周波数ズレとして算出し、
    該周波数ズレに応じた周波数設定値を決定する演算処理
    手段、 前記周波数設定値が設定されるレジスタ、該レジスタに
    設定された周波数設定値をアナログ値に変換するＤＡ変
    換器を備え、周波数ズレが零となるように前記システム
    クロック発生部を制御するクロック周波数制御手段を備
    え、 前記演算処理手段は、前記周波数設定レジスタに最小値
    を設定した時にシステムクロック発生部より所定時間Ｔ
    の間に発生するシステムクロック数と、前記周波数設定
    レジスタに最大値を設定した時にシステムクロック発生
    部より所定時間Ｔの間に発生するシステムクロック数を
    求め、両クロック数の差を前記時間Ｔ及びシステムクロ
    ック周波数で除算した値をクロック発生部の実際の最大
    可変周波数とし、該実際の最大可変周波数と予め設定さ
    れている最大可変周波数との比Ｘを求めて保存し、前記
    周波数ズレに該比Ｘを乗算して周波数設定値を決定し、
    該周波数設定値を周波数設定レジスタに設定することを
    特徴とするクロック周波数同期装置。
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