JPH11136097A - リング型発振器およびその駆動方法 - Google Patents
リング型発振器およびその駆動方法Info
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- JPH11136097A JPH11136097A JP9300671A JP30067197A JPH11136097A JP H11136097 A JPH11136097 A JP H11136097A JP 9300671 A JP9300671 A JP 9300671A JP 30067197 A JP30067197 A JP 30067197A JP H11136097 A JPH11136097 A JP H11136097A
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- JP
- Japan
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- inverter
- ring
- power supply
- inverters
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Abstract
(57)【要約】
【課題】 リング型発振器における発振周波数の安定
化、高調波の安定的取り出し、および広い周波数レンジ
をカバーする。 【解決手段】 インバータ４，５を用意する。インバー
タ４，５を奇数(５)個適当に組み合わせたものを１ユニ
ットとし、このユニットを２以外の素数(３)個配置して
リング型発振器を構成する。
化、高調波の安定的取り出し、および広い周波数レンジ
をカバーする。 【解決手段】 インバータ４，５を用意する。インバー
タ４，５を奇数(５)個適当に組み合わせたものを１ユニ
ットとし、このユニットを２以外の素数(３)個配置して
リング型発振器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、安定化及び高性能
化を図ったリング型発振器およびその駆動方法に関する
ものである。
化を図ったリング型発振器およびその駆動方法に関する
ものである。
【０００２】
【従来の技術】従来のリング型発振器は、一般的に図14
に示す回路が用いられており、リング部の段数は、奇数
であること以外、インバータ１の遅延と目標とする発振
周波数の関係で大まかにきめられるだけで、特に注意を
払われていなかった。また、インバータの遅延にインバ
ータの段数を乗じて２倍した時間の逆数である１次発振
周波数しか取り出していなかった。なお、２はバッフ
ァ、３は出力端子である。
に示す回路が用いられており、リング部の段数は、奇数
であること以外、インバータ１の遅延と目標とする発振
周波数の関係で大まかにきめられるだけで、特に注意を
払われていなかった。また、インバータの遅延にインバ
ータの段数を乗じて２倍した時間の逆数である１次発振
周波数しか取り出していなかった。なお、２はバッフ
ァ、３は出力端子である。
【０００３】
【発明が解決しようとする課題】このため、高い周波数
を得ようとすると、リング部の段数を小さくする必要が
ある。この際、バッファ部の影響が無視できなくなり、
安定した周波数が得られない等の問題があった。また、
１つの発振器でカバーできる周波数レンジは非常に狭か
った。また、場合によっては予想に反して高調波が出て
きて誤動作の原因になっていた。
を得ようとすると、リング部の段数を小さくする必要が
ある。この際、バッファ部の影響が無視できなくなり、
安定した周波数が得られない等の問題があった。また、
１つの発振器でカバーできる周波数レンジは非常に狭か
った。また、場合によっては予想に反して高調波が出て
きて誤動作の原因になっていた。
【０００４】本発明は、安定した発振周波数および高調
波を取り出し、かつ広い周波数レンジをカバーすること
ができるリング型発振器を提供することを目的とする。
波を取り出し、かつ広い周波数レンジをカバーすること
ができるリング型発振器を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のリング型発振器は、リング部のインバータ
の繰り返し段数を２以外の素数にする。あるいは、Ｋを
２以外の素数、Ｍを自然数として、繰り返し段数をＫ＊
(２Ｍ＋１)個にする構成を採るものである。
に、本発明のリング型発振器は、リング部のインバータ
の繰り返し段数を２以外の素数にする。あるいは、Ｋを
２以外の素数、Ｍを自然数として、繰り返し段数をＫ＊
(２Ｍ＋１)個にする構成を採るものである。
【０００６】本発明は上記の構成により、１次発振波と
高調波が容易に区別でき、リング型発振器の発振周波数
が安定する。またリング型発振器より３以上の奇数次の
高調波をリング部の構成と共鳴させることで、安定して
取り出すことができ、限られた面積の中で、広い周波数
レンジをカバーすることができる。
高調波が容易に区別でき、リング型発振器の発振周波数
が安定する。またリング型発振器より３以上の奇数次の
高調波をリング部の構成と共鳴させることで、安定して
取り出すことができ、限られた面積の中で、広い周波数
レンジをカバーすることができる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。 (実施の形態１)図１は、本発明の実施の形態１における
リング型発振器を示したもので、１はインバータ、２は
バッファ、３は出力端子である。ここでは、リング部の
インバータ１の段数を、２以外の素数の１つである11と
している。
て図面を参照しながら詳細に説明する。 (実施の形態１)図１は、本発明の実施の形態１における
リング型発振器を示したもので、１はインバータ、２は
バッファ、３は出力端子である。ここでは、リング部の
インバータ１の段数を、２以外の素数の１つである11と
している。
【０００８】図２では、インバータ１の遷移領域が１箇
所の１次発振波の例(a)と、３箇所の３次発振波の例(b)
を示している。これらの例のようにインバータ１の段数
を素数としているため、高調波においても、遷移領域が
等間隔とならない。このため、例え高調波が発生して、
発振は１次発振波と高調波が合わさったものにはなると
しても、高調波を容易に区別することができ、誤動作の
おそれがなくなって、発振周波数が安定する。
所の１次発振波の例(a)と、３箇所の３次発振波の例(b)
を示している。これらの例のようにインバータ１の段数
を素数としているため、高調波においても、遷移領域が
等間隔とならない。このため、例え高調波が発生して、
発振は１次発振波と高調波が合わさったものにはなると
しても、高調波を容易に区別することができ、誤動作の
おそれがなくなって、発振周波数が安定する。
【０００９】(実施の形態２)実施の形態１では高調波が
発生しても回路に対する影響をできるだけ少なくなくす
る例を示したが、本実施の形態２では、積極的に高調波
を発生させるようにしたものである。
発生しても回路に対する影響をできるだけ少なくなくす
る例を示したが、本実施の形態２では、積極的に高調波
を発生させるようにしたものである。
【００１０】図３は、本発明の実施の形態２を示したも
のであり、リング部の段数は、素数５と、Ｍ＝１の場合
の２Ｍ＋１(＝３)の積である15段としている。図４に示
したように、この構成では、インバータ１の遷移領域が
３箇所の３次発振においても遷移領域が等間隔となるた
め、３次高調波が正弦波に近い形で得られる。また１次
発振を利用した場合の３倍の段数を使うことができるた
め、バッファ部の影響が少なく安定して高い周波数が得
られる。
のであり、リング部の段数は、素数５と、Ｍ＝１の場合
の２Ｍ＋１(＝３)の積である15段としている。図４に示
したように、この構成では、インバータ１の遷移領域が
３箇所の３次発振においても遷移領域が等間隔となるた
め、３次高調波が正弦波に近い形で得られる。また１次
発振を利用した場合の３倍の段数を使うことができるた
め、バッファ部の影響が少なく安定して高い周波数が得
られる。
【００１１】なお、この場合Ｋ(＝５)次発振も可能とな
るが、誤動作のおそれのある時は、Ｋ≫(２Ｍ＋１)とす
るとよい。Ｋが大きいことでＫ次発振は極端に不安定と
なり事実上起こらない。
るが、誤動作のおそれのある時は、Ｋ≫(２Ｍ＋１)とす
るとよい。Ｋが大きいことでＫ次発振は極端に不安定と
なり事実上起こらない。
【００１２】一方で、図５，図６に示したように、リン
グ部の段数を素数３の２乗の９段とすることで高調波は
３次のみになり発振が安定する。
グ部の段数を素数３の２乗の９段とすることで高調波は
３次のみになり発振が安定する。
【００１３】(実施の形態３)実施の形態２では高調波を
正弦波に近い形で取り出せるが、１次発振も可能であ
る。ここではさらに安定して所望の高調波を取り出すよ
うにしたものである。
正弦波に近い形で取り出せるが、１次発振も可能であ
る。ここではさらに安定して所望の高調波を取り出すよ
うにしたものである。
【００１４】図７は、本発明の実施の形態３を示したも
のである。インバータ４，インバータ５を用意して、イ
ンバータ４，５を奇数(５)個適当に組み合わせたものを
１ユニットとし、このユニットを２以外の素数(３)個配
置する。
のである。インバータ４，インバータ５を用意して、イ
ンバータ４，５を奇数(５)個適当に組み合わせたものを
１ユニットとし、このユニットを２以外の素数(３)個配
置する。
【００１５】この構成によれば、発振器の発振周波数の
次数がリング部の周期性つまりユニットの個数に共鳴
し、高調波のみを安定して取り出すことができる。
次数がリング部の周期性つまりユニットの個数に共鳴
し、高調波のみを安定して取り出すことができる。
【００１６】インバータ４，５の違いは、インバータを
構成しているＮＭＯＳおよびＰＭＯＳのゲート長、ゲー
ト幅の少なくとも１つが異なっていること。ファンアウ
トが異なること。容量、抵抗等の接続の有無、仕方。接
続された容量、抵抗等の値の違い等。あるいは図８に示
したように、異なる電源(Ｖdd1，Ｖdd2)につながってい
てもよい等何でもよい。しかし、バッファの影響を少な
くするため、この場合、バッファに直接出力するインバ
ータ５の方がインバータ４に比べ電流駆動力が高い方が
望ましい。
構成しているＮＭＯＳおよびＰＭＯＳのゲート長、ゲー
ト幅の少なくとも１つが異なっていること。ファンアウ
トが異なること。容量、抵抗等の接続の有無、仕方。接
続された容量、抵抗等の値の違い等。あるいは図８に示
したように、異なる電源(Ｖdd1，Ｖdd2)につながってい
てもよい等何でもよい。しかし、バッファの影響を少な
くするため、この場合、バッファに直接出力するインバ
ータ５の方がインバータ４に比べ電流駆動力が高い方が
望ましい。
【００１７】(実施の形態４)実施の形態３では安定して
所望の高調波を取り出すようにしたものであるが、本実
施の形態４では、１次発振と高調波を可変にするもので
ある。
所望の高調波を取り出すようにしたものであるが、本実
施の形態４では、１次発振と高調波を可変にするもので
ある。
【００１８】図７，図８においてインバータ４，５の電
源Ｖddの少なくとも１つを可変電源とする。そして、Ｖ
dd1とＶdd2を等しくすることで、１次の発振周波数が得
られ、Ｖdd1とＶdd2を異なる電位とすることで、実施の
形態３で示したように高調波が得られこととなり、１つ
のリング型発振器で幅広い周波数レンジに対応すること
ができる。
源Ｖddの少なくとも１つを可変電源とする。そして、Ｖ
dd1とＶdd2を等しくすることで、１次の発振周波数が得
られ、Ｖdd1とＶdd2を異なる電位とすることで、実施の
形態３で示したように高調波が得られこととなり、１つ
のリング型発振器で幅広い周波数レンジに対応すること
ができる。
【００１９】(実施の形態５)実施の形態４では、リング
型発振器から１次発振と高調波を電源の可変で取り出す
ようにしたが、本実施の形態５では、さらに発展して、
取り出す高調波の次数を可変とすることを目的とする。
型発振器から１次発振と高調波を電源の可変で取り出す
ようにしたが、本実施の形態５では、さらに発展して、
取り出す高調波の次数を可変とすることを目的とする。
【００２０】図９は本発明の実施の形態５を示したもの
で、インバータ６，７，８のＶddはそれぞれ別の可変電
源Ｖddａ，Ｖddｂ，Ｖddｃ、インバータ９のＶddは固定
電源Ｖddｄに接続されている。ここで、Ｖddａ＝Ｖddｂ
＝Ｖddｃ＝Ｖddｄとすることで１次発振周波数を取り出
すことができる。また、Ｖddａ＝Ｖddｃ≠Ｖddｂ＝Ｖdd
ｄとすることで３次高調波を、Ｖddａ＝Ｖddｂ≠Ｖddｃ
＝Ｖddｄとすることで５次高調波を取り出すことができ
る。以上のように１つのリング型発振器でさらに幅広い
周波数レンジに対応することができる。
で、インバータ６，７，８のＶddはそれぞれ別の可変電
源Ｖddａ，Ｖddｂ，Ｖddｃ、インバータ９のＶddは固定
電源Ｖddｄに接続されている。ここで、Ｖddａ＝Ｖddｂ
＝Ｖddｃ＝Ｖddｄとすることで１次発振周波数を取り出
すことができる。また、Ｖddａ＝Ｖddｃ≠Ｖddｂ＝Ｖdd
ｄとすることで３次高調波を、Ｖddａ＝Ｖddｂ≠Ｖddｃ
＝Ｖddｄとすることで５次高調波を取り出すことができ
る。以上のように１つのリング型発振器でさらに幅広い
周波数レンジに対応することができる。
【００２１】なお、本実施の形態５のインバータ15段数
を１ユニットとし、このユニットを奇数Ｋ倍直列に接続
して最前段と最後段をつなげたリング状にしてもよい。
を１ユニットとし、このユニットを奇数Ｋ倍直列に接続
して最前段と最後段をつなげたリング状にしてもよい。
【００２２】この場合、段数が多くなることでバッファ
等の不連続性の影響が小さくなり、発振が安定する。
等の不連続性の影響が小さくなり、発振が安定する。
【００２３】(実施の形態６)実施例１〜５では、インバ
ータのＮＭＯＳ，ＰＭＯＳのゲートは前段のインバータ
の出力に接続されていたが、本実施の形態６では、イン
バータのＮＭＯＳのゲート端子は別途可変電源に接続し
た電圧制御型発振回路を用い、発振周波数レンジを広げ
ることを目的とする。図10は本実施の形態６で用いる電
圧制御型インバータ10を示したものである。可変電源電
圧Ｖinを制御することにより、ＮＭＯＳのチャネル抵抗
が変化し、インバータの遅延時間を制御することができ
る。
ータのＮＭＯＳ，ＰＭＯＳのゲートは前段のインバータ
の出力に接続されていたが、本実施の形態６では、イン
バータのＮＭＯＳのゲート端子は別途可変電源に接続し
た電圧制御型発振回路を用い、発振周波数レンジを広げ
ることを目的とする。図10は本実施の形態６で用いる電
圧制御型インバータ10を示したものである。可変電源電
圧Ｖinを制御することにより、ＮＭＯＳのチャネル抵抗
が変化し、インバータの遅延時間を制御することができ
る。
【００２４】このインバータを実施の形態１，２に適用
することで、リング型発振器の発振周波数を変化させる
ことができる。また、図11に示したように、ＮＭＯＳの
ゲート端子に異なる可変電源Ｖin1，Ｖin2を接続するこ
とでインバータ11，12を構成し、実施の形態３，４，５
に適用すると、発振周波数のレンジがさらに広がる。
することで、リング型発振器の発振周波数を変化させる
ことができる。また、図11に示したように、ＮＭＯＳの
ゲート端子に異なる可変電源Ｖin1，Ｖin2を接続するこ
とでインバータ11，12を構成し、実施の形態３，４，５
に適用すると、発振周波数のレンジがさらに広がる。
【００２５】なお、この時インバータの種類分の、Ｖdd
電源の違いとＶin電源の違いとを併用してもよいし、場
合によっては併用しなくてもよい。本実施の形態６では
インバータのＮＭＯＳのゲート端子にＶinを適用したが
ＰＭＯＳのゲートに適用して構わない。
電源の違いとＶin電源の違いとを併用してもよいし、場
合によっては併用しなくてもよい。本実施の形態６では
インバータのＮＭＯＳのゲート端子にＶinを適用したが
ＰＭＯＳのゲートに適用して構わない。
【００２６】実施の形態１〜６では、インバータリング
を文字どおりリング状に配置したものと、直線状に配置
して最前段と最後段を接続したものがあるが、各例にお
いてそのどちらを採用してもよい。また、バッファの位
置はインバータリングのどこであってもよい。また、イ
ンバータはＮＭＯＳとＰＭＯＳが１つずつつながった単
純な１入力形式としたが、たとえば２入力ＮＯＲ型、Ｎ
ＡＮＤ型等あるいはそれらの変形、組合せ等、入力信号
を反転して出力する形式ならなんでもよい。
を文字どおりリング状に配置したものと、直線状に配置
して最前段と最後段を接続したものがあるが、各例にお
いてそのどちらを採用してもよい。また、バッファの位
置はインバータリングのどこであってもよい。また、イ
ンバータはＮＭＯＳとＰＭＯＳが１つずつつながった単
純な１入力形式としたが、たとえば２入力ＮＯＲ型、Ｎ
ＡＮＤ型等あるいはそれらの変形、組合せ等、入力信号
を反転して出力する形式ならなんでもよい。
【００２７】また、発振の次数が重なり誤動作のおそれ
がある場合は、周波数フィルタを併用してもよいことは
いうまでもない。
がある場合は、周波数フィルタを併用してもよいことは
いうまでもない。
【００２８】一方、バッファ部による周期性の乱れを最
小限にし、発振を安定化させるために、図12に示したよ
うに、リング部のインバータ13のうち、バッファ２に直
接出力しているインバータの次段のインバータ以外のイ
ンバータに、それぞれバッファの初段と同じインバータ
14を入力側だけ並列に接続するようにしてもよい。
小限にし、発振を安定化させるために、図12に示したよ
うに、リング部のインバータ13のうち、バッファ２に直
接出力しているインバータの次段のインバータ以外のイ
ンバータに、それぞれバッファの初段と同じインバータ
14を入力側だけ並列に接続するようにしてもよい。
【００２９】また、実施例４〜６では、インバータの種
類を変えることにおいて、ＶddおよびＶinを対象にして
いるが、Ｖssあるいは基板電位を対象にしてもよい。ま
た、これらを組み合わしてもよい。また、バッファある
いは周期性を乱す長い配線に直接出力するインバータは
他のインバータに比べ電流駆動力の多いものの方が好ま
しい。
類を変えることにおいて、ＶddおよびＶinを対象にして
いるが、Ｖssあるいは基板電位を対象にしてもよい。ま
た、これらを組み合わしてもよい。また、バッファある
いは周期性を乱す長い配線に直接出力するインバータは
他のインバータに比べ電流駆動力の多いものの方が好ま
しい。
【００３０】また、バッファ部による周期性の乱れを最
小限にし、発振を安定させるために、図13に示したよう
に、２種類以上のインバータ13，16を直列に奇数個接続
したユニットの最終インバータにバッファ２を接続し、
バッファに出力しているユニット以外のユニットの初段
のインバータに、バッファの初段と同じインバータ14を
入力側だけ並列に接続するようにしてもよい。
小限にし、発振を安定させるために、図13に示したよう
に、２種類以上のインバータ13，16を直列に奇数個接続
したユニットの最終インバータにバッファ２を接続し、
バッファに出力しているユニット以外のユニットの初段
のインバータに、バッファの初段と同じインバータ14を
入力側だけ並列に接続するようにしてもよい。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
リング型発振器の発振周波数が安定し、あるいは高調波
を安定して取り出すことができ、限られた面積の中で、
広い周波数レンジをカバーすることができる高性能なリ
ング発振器を提供することができる。
リング型発振器の発振周波数が安定し、あるいは高調波
を安定して取り出すことができ、限られた面積の中で、
広い周波数レンジをカバーすることができる高性能なリ
ング発振器を提供することができる。
【図１】本発明の実施の形態１におけるリング型発振器
の概略構成図
の概略構成図
【図２】本発明の実施の形態１の動作説明図
【図３】本発明の実施の形態２におけるリング型発振器
の概略構成図
の概略構成図
【図４】本発明の実施の形態２の動作説明図
【図５】本発明の実施の形態２のリング部の段数を９段
とした場合の概略構成図
とした場合の概略構成図
【図６】図５のリング型発振器の動作説明図
【図７】本発明の実施の形態３におけるリング型発振器
の概略構成図
の概略構成図
【図８】本発明の実施の形態４におけるインバータの概
略構成図
略構成図
【図９】本発明の実施の形態５におけるリング型発振器
の概略構成図
の概略構成図
【図１０】本発明の実施の形態６における電圧制御型イ
ンバータの概略構成図
ンバータの概略構成図
【図１１】本発明の実施の形態６における電圧制御型イ
ンバータに異なる可変電源を用いた場合の説明図
ンバータに異なる可変電源を用いた場合の説明図
【図１２】リング部のバッファ等による周期性の乱れを
補正する手段を設けた例を示す図
補正する手段を設けた例を示す図
【図１３】リング部のバッファ等による周期性の乱れを
補正する手段を設けた他の例を示す図
補正する手段を設けた他の例を示す図
【図１４】従来のリング型発振器の概略構成図
１，４〜16 インバータ ２ バッファ ３ 出力端子
Claims (14)
- 【請求項１】 リング部分のインバータの繰り返し段数
を、２以外の素数とすることを特徴とするリング型発振
器。 - 【請求項２】 リング部分のインバータの繰り返し段数
を、Ｋを２以外の素数、Ｍを自然数としてＫ＊(２Ｍ＋
１)個にすることを特徴とするリング型発振器。 - 【請求項３】 ２Ｍ＋１＝Ｋであることを特徴とする請
求項２記載のリング型発振器。 - 【請求項４】 ２種類以上のインバータを所定の配列で
直列に、Ｍを自然数として(２Ｍ＋１)個接続したものを
１ユニットとし、前記ユニットの繰り返し段数が、Ｋを
２以外の素数としてＫ個であることを特徴とするリング
型発振器。 - 【請求項５】 インバータを構成しているＮＭＯＳおよ
びＰＭＯＳのゲート長、ゲート幅の少なくとも１つを異
ならせることで、前記インバータの種類を変えることを
特徴とする請求項４記載のリング型発振器。 - 【請求項６】 同形式のインバータに別の電源系を接続
することで、前記インバータの種類を変えることを特徴
とする請求項４記載のリング型発振器。 - 【請求項７】 少なくとも１つの電源が可変電源である
ことを特徴とする請求項６記載のリング型発振器。 - 【請求項８】 可変電源を含めた２種類以上の電源電圧
をすべて統一することで１次発振周波数を取り出し、可
変電源の電圧を変えて電源電圧を２種類以上とすること
で高調波を取り出すことを特徴とする請求項７記載のリ
ング型発振器の駆動方法。 - 【請求項９】 Ｎが２以外の素数であるＫ1〜Ｋnの積で
表され、リング部分の任意のインバータをインバータ１
としてそこから信号が伝達される順にインバータ２，イ
ンバータ３，…，インバータＮとし、 Ｎの約数をＮも含め(総数Ｔ＝２nー１)大きい順からＬ1
(＝Ｎ)，Ｌ2，…，ＬTとし、 インバータＬ1に電源１を与え、 残ったインバータのうちのインバータＬ2＊Ｓ2(Ｓ2は１
〜Ｎ／Ｌ2の整数)に電源２を与え、 残ったインバータのうちのインバータＬ3＊Ｓ3(Ｓ3は１
〜Ｎ／Ｌ3の整数)に電源３を与え、 … 残ったインバータのうちのインバータＬJ＊ＳJ(ＳJは１
〜Ｎ／ＬJの整数)に電源Ｊを与え、 … 残ったインバータのうちのインバータＬT＊ＳT(ＳTは１
〜Ｎ／ＬTの整数)に電源Ｔを与え、 さらに残ったインバータに電源Ｔ＋１を与えることを特
徴とするリング型発振器。 - 【請求項１０】 Ｎの１つの約数をＪとして、インバー
タＬ＊Ｎ／Ｋｍ(Ｌは１からＪまでの自然数)に電源Ｖdd
1を与えそれ以外のインバータに電源Ｖdd2を与え、第Ｊ
次高調波を取り出すことを特徴とする請求項９に記載さ
れたリング型発振器の駆動方法。 - 【請求項１１】 リング部のＮＭＯＳまたはＰＭＯＳの
ゲート電極が前段インバータの出力端子ではなく、可変
電源に接続されていることを特徴とする請求項４，５，
６，７，９のいずれか１項に記載のリング型発振器。 - 【請求項１２】 バッファ、あるいは周期性を乱す長い
配線に直接出力するインバータをより駆動力の強いもの
とすることを特徴とする請求項４，５，６，７のいずれ
か１項に記載のリング型発振器。 - 【請求項１３】 リング部のインバータのうち、バッフ
ァに直接出力しているインバータの次段のインバータ以
外のインバータに、それぞれ前記バッファの初段と同じ
インバータを入力側だけ並列に接続していることを特徴
とする請求項１，２，３，４，５，６，７，９，１１，
１２のいずれか１項に記載のリング型発振器。 - 【請求項１４】 ユニット内の最終インバータにバッフ
ァが接続されており、前記バッファに出力しているユニ
ットの次段のユニットの以外のユニットの初段のインバ
ータに、前記バッファの初段と同じインバータを入力側
だけ並列に接続していることを特徴とする請求項４，
５，６，７，１２のいずれか１項に記載のリング型発振
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9300671A JPH11136097A (ja) | 1997-10-31 | 1997-10-31 | リング型発振器およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9300671A JPH11136097A (ja) | 1997-10-31 | 1997-10-31 | リング型発振器およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11136097A true JPH11136097A (ja) | 1999-05-21 |
Family
ID=17887677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9300671A Pending JPH11136097A (ja) | 1997-10-31 | 1997-10-31 | リング型発振器およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11136097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061462A (ja) * | 2009-09-09 | 2011-03-24 | Renesas Electronics Corp | リングオシレータ回路、及びリングオシレータ回路の設計方法 |
| JP2012151790A (ja) * | 2011-01-21 | 2012-08-09 | Fujitsu Semiconductor Ltd | ラッチ回路およびデータ保持回路 |
| JP2019161453A (ja) * | 2018-03-13 | 2019-09-19 | 富士通株式会社 | 発振回路及び発振回路の制御方法 |
| JP2022050172A (ja) * | 2020-09-17 | 2022-03-30 | 彰 滝沢 | 複数位相の発振回路 |
-
1997
- 1997-10-31 JP JP9300671A patent/JPH11136097A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061462A (ja) * | 2009-09-09 | 2011-03-24 | Renesas Electronics Corp | リングオシレータ回路、及びリングオシレータ回路の設計方法 |
| JP2012151790A (ja) * | 2011-01-21 | 2012-08-09 | Fujitsu Semiconductor Ltd | ラッチ回路およびデータ保持回路 |
| JP2019161453A (ja) * | 2018-03-13 | 2019-09-19 | 富士通株式会社 | 発振回路及び発振回路の制御方法 |
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