JP2011061462A - リングオシレータ回路、及びリングオシレータ回路の設計方法 - Google Patents

Abstract

【課題】複数種類の電源電圧が用いられる場合であっても、所望するＤｕｔｙ比を得ることのできる、リングオシレータ回路、及びリングオシレータ回路の設計方法を提供すること。
【解決手段】それぞれが第１電圧により動作する、複数の第１反転回路と、それぞれが前記第１電圧とは異なる第２電圧によって動作する、複数の第２反転回路とを具備する。前記複数の第１反転回路と前記複数の第２反転回路とは、環状になるように接続されている。前記複数の第１反転回路は、連続する２段の前記第１反転回路により構成される第１反転回路グループを備える。前記複数の第２反転回路は、連続する２段の前記第２反転回路により構成される第２反転回路グループを備えている。
【選択図】図２

Description

本発明は、リングオシレータ回路、及びリングオシレータ回路の設計方法に関する。

半導体装置が微細化している。微細化に伴い、半導体装置に対して、低電圧で動作すること、及び、高速で動作することが要求されている。しかしながら、微細化に伴い、動作電圧マージン、トランジスタの特性ばらつき、及び消費電力が問題となってきている。一般に、半導体装置に含まれるトランジスタの動作電圧を低くすれば、消費電力が低減される。しかし、電圧に関するマージンが低下し、特性ばらつき（電源電圧の変動、製造ばらつき、など）の影響が大きくなる。そのため、消費電力の低減と、特性ばらつきの影響の抑制とを両立させることが望まれる。また、半導体装置には、内部制御信号を発生させるために、発振回路が設けられることがある。発振回路は、常時動作する。従って、発振回路に対しては、消費電力の低減及び特性ばらつきの影響の低減が、特に要求される。

発振回路として、リングオシレータ回路が用いられることがある。図１は、リングオシレータ回路の一例を示す図である。図１に示されるリングオシレータ回路１００は、複数の反転回路１０１（インバータ回路）を有している。反転回路の段数は、奇数である。複数の反転回路は、入力端ＩＮと出力端ＯＵＴとの間に、直列に配置されている。最終段の反転回路の出力端は、初段の反転回路の入力端に接続されている。このリングオシレータ回路では、複数の反転回路が、同じ電源電圧によって動作する。このようなリングオシレータ回路では、発振周波数が、複数の反転回路の電源電圧に依存する。電源電圧に変動が生じた場合、発振周波数も変動してしまうことがある。

関連技術として、特許文献１（特開２００８−９８７２８号公報）に記載された電圧制御発振回路が挙げられる。この電圧制御発振回路は、ｎ個の反転回路を有するリングオシレータと、上記リングオシレータが有するｎ個の反転回路のうちの（ｎ−ｋ）個（ｋは１以上でありｎより小さい自然数）の反転回路に電源電圧を印加する第１の電源回路と、上記リングオシレータ回路が有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備えることを特徴とする。この発明によれば、一方の電源回路による電源電圧が変動した場合にも他方の電源回路による電源電圧が変動しないようにすることで、出力クロックの変動が抑制できる。

特開２００８−９８７２８号公報

しかしながら、リングオシレータ回路において複数種類の電源電圧が用いられる場合には、リングオシレータ回路が出力する出力信号におけるＤｕｔｙ比が、所望する値から外れてしまうことがある、という問題点があった。

本発明に係るリングオシレータ回路は、それぞれが第１電圧により動作する、複数の第１反転回路と、それぞれが前記第１電圧とは異なる第２電圧によって動作する、複数の第２反転回路とを具備する。前記複数の第１反転回路と前記複数の第２反転回路とは、環状になるように接続されている。前記複数の第１反転回路は、連続する２段の前記第１反転回路により構成される第１反転回路グループを備える。前記複数の第２反転回路は、連続する２段の前記第２反転回路により構成される第２反転回路グループを備えている。

本発明に係るリングオシレータ回路の設計方法は、複数の反転回路が環状に接続されたリングオシレータ回路について、前記複数の反転回路の段数を決定し、段数データを生成するステップと、前記段数データに基づいて、前記複数の反転回路のそれぞれの動作電圧を、第１電圧及び第２電圧のいずれかに決定し、前記各反転回路の動作電圧を示す動作電圧データを生成するステップとを具備する。前記動作電圧データを生成するステップは、前記複数の反転回路が、それぞれが第１電圧で動作する２段の連続する第１反転回路により形成される第１反転回路グループと、それぞれが前記第１電圧とは異なる第２電圧で動作する２段の連続する第２反転回路により形成される第２反転回路グループとを含むように、前記各反転回路の動作電圧を決定するステップを含んでいる。

本発明によれば、リングオシレータ回路において複数種類の電源電圧が用いられる場合であっても、所望するＤｕｔｙ比を得ることのできる、リングオシレータ回路、及びリングオシレータ回路の設計方法が提供される。

図１は、リングオシレータ回路の一例を示す図である。 図２は、第１の実施形態に係るリングオシレータ回路を示す概略図である。 図３は、反転回路の一例を示す回路図である。 図４は、比較例に係るリングオシレータ回路の特性を示すグラフである。 図５は、発振周波数と電源電圧との関係を示すグラフである。 図６は、比較例に係るリングオシレータ回路を示す概略図である。 図７は、Ｄｕｔｙ比と電源電圧との関係を示すシミュレーション結果である。 図８は、第２の実施形態に係るリングオシレータ回路を示す概略図である。 図９は、第３の実施形態に係るリングオシレータ回路設計装置を示すブロック図である。 図１０は、リングオシレータ回路設計装置の動作方法を示すフローチャートである。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図２は、本実施形態に係るリングオシレータ回路１を示す概略図である。図２に示されるように、リングオシレータ回路１は、リングオシレータ回路入力端ＩＮ（以下、入力端ＩＮと記載される）、リングオシレータ回路出力端ＯＵＴ（以下、出力端ＯＵＴと記載される）、及び複数の反転回路（４、５）を備えている。複数の反転回路（４、５）は、入力端ＩＮと出力端ＯＵＴの間に配置されており、直列に接続されている。最終段に配置された反転回路の出力端は、初段に配置された反転回路の入力端に接続されている。すなわち、複数の反転回路（４、５）は、環状になるように、接続されている。

複数の反転回路（４、５）は、複数の第１反転回路４と、複数の第２反転回路５とを含んでいる。複数の第１反転回路４の各々は、電源電圧として第１電圧Ｖａが用いられる反転回路である。複数の第２反転回路５の各々は、電源電圧として第２電圧Ｖｚが用いられる反転回路である。第１電圧Ｖａは第２電圧Ｖｚとは異なっている。第１電圧Ｖａとしては、このリングオシレータ回路１が搭載される半導体装置における標準電圧が用いられる。第２電圧Ｖｚとしては、第１電圧Ｖａよりも低い電圧が用いられる。

図３は、各反転回路（４、５）の一例を示す回路図である。図３に示されるように、各反転回路は、相補型になるように接続された、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとを含んでいる。以下の説明において、第１反転回路４に含まれる２つのＭＩＳＦＥＴが、それぞれ第１Ｐ型ＭＩＳＦＥＴ及び第１Ｎ型ＭＩＳＦＥＴと記載されることがある。また、第２反転回路５に含まれる２つのＭＩＳＦＥＴが、それぞれ第２Ｐ型ＭＩＳＦＥＴ及び第２Ｎ型ＭＩＳＦＥＴと記載されることがある。

再び図２を参照する。複数の反転回路（４、５）は、複数の第１反転回路グループ２、複数の第２反転回路グループ３、及び出力段反転回路グループ６に分けられる。複数の第１反転回路グループ２の各々は、連続する２段の第１反転回路４により構成される。各第１反転回路グループ２では、一方の第１反転回路４の出力端が、他方の第１反転回路４の入力端に接続されている。同様に、複数の第２反転回路グループ３の各々は、連続する２段の第２反転回路５により構成される。各第２反転回路グループ３では、一方の第２反転回路５の出力端が、他方の第２反転回路５の入力端に接続されている。複数の第１反転回路グループ２と複数の第２反転回路グループとは、交互となるように、配置されている。出力段反転回路グループ６は、３段の第１反転回路４により構成される。出力段反転回路グループ６は、その出力端が、リングオシレータ回路出力端ＯＵＴに接続されるように、配置されている。尚、初段の反転回路は、第１反転回路４である。

上述のように、複数種類の電源電圧（第１電圧Ｖａ及び第２電圧Ｖｚ）を用いることにより、消費電力を低減できる。また、特性ばらつき（ＭＩＳＦＥＴの製造ばらつきなど）が発振周波数に与える影響も、低減できる。さらに、第１反転回路グループ２と第２反転回路グループ３とが交互に並ぶように配置されることにより、出力端ＯＵＴから出力される出力信号におけるＤｕｔｙ比を、所望する値（５０％）に近づけることが可能になる。以下に、これらの点について、詳述する。

まず、消費電力が低減される点及び特性ばらつきの影響が低減される点について、詳述する。

まず、本実施形態との比較のために、比較例１として、図１に示されるリングオシレータ回路の特性について説明する。すなわち、複数の反転回路の全てが同じ電源電圧によって動作するリングオシレータ回路の特性について、説明する。

図４は、比較例１に係るリングオシレータ回路の特性を示すグラフである。図４中、横軸は、各反転回路に供給される電源電圧Ｖｄｄを示している。縦軸は、リングオシレータ回路の発振周波数を示している。図４には、リングオシレータ回路に含まれる反転回路の段数Ｎが１９段の場合、段数Ｎが３５段の場合、及び段数Ｎが５１段の場合のそれぞれについて、特性が示されている。尚、図４に示される特性は、シミュレーションにより求められた結果である。

図４に示されるように、電源電圧が低いと、発振周波数も低くなる。一般に、電源電圧を下げていくと、各反転回路に含まれるＭＩＳＦＥＴの動作領域において、線形動作領域が占める割合が多くなる。このため、電源電圧が低くなるほど、発振周波数が大きく低下する。また、発振周波数は、反転回路の段数が大きいほど、低くなる。

具体的には、発振周波数ｆは、次の式１により、近似できる。
（数式１）；ｆ∝１／（２＊ｎ＊τ）
数式１中、τは、反転回路１段あたりの遅延時間を示す。ｎは、反転回路の段数を示す。

消費電力を低減するためには、反転回路の段数を少なくすることが考えられる。ここで、数式１を参照すれば、反転回路の段数ｎを減らせば、発振周波数ｆが高くなることがわかる。すなわち、高い発振周波数を得たい場合には、反転回路の段数を減らせばよい。これにより、消費電力も低減できる。また、反転回路の段数ｎを減らせば、反転回路に要するレイアウト面積の点でも有利になる。しかしながら、段数が少ない場合、各反転回路の特性のばらつきが発振周波数に対して与える影響が、大きくなり易い。また、低い発振周波数を得たい場合には、反転回路の段数ｎを少なくすることは難しい。低い発振周波数を得るために、ＭＩＳＦＥＴの能力を低くする（ＭＩＳＦＥＴのサイズを小さくする）ことが考えられる。ただし、ＭＩＳＦＥＴのサイズを小さくすると、特性ばらつきの影響が大きくなる。尚、数式１を参照すれば、遅延時間τを小さくすれば（ＭＩＳＦＥＴの能力を高くすれば）、発振周波数が高くなることがわかる。

消費電力を低減するために、各反転回路の電源電圧として、標準電圧（リングオシレータ回路を含む半導体装置で標準的に使用される電源電圧）よりも低い電圧を用いることが考えられる。しかし、電源電圧を低くすれば、発振周波数も低くなる。発振周波数の電源電圧との間の関係について、以下に説明する。

各反転回路に含まれるＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴのドレイン電流が、それぞれ、Ｉｄｐ及びＩｄｎと表現される。また、各反転回路の電源電圧が、Ｖａと表現される。この場合、各反転回路の遅延時間τは、次の式２により、近似される。
（数式２）；τ∝１／［１／２×（Ｉｄｐ＋Ｉｄｎ）］
また、Ｉｄｐ及びＩｄｎは、次の式３により、近似される。
（数式３）；Ｉｄｐ、Ｉｄｎ∝（Ｖａ−Ｖｔ）^α
数式３において、Ｖｔは、ＭＩＳＦＥＴのしきい値電圧を示す。αは、係数である。ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴでは、数式３におけるαの値が異なる。

数式１乃至３から、発振周波数ｆと各反転回路の電源電圧Ｖａとの間の関係は、次の式４により、近似される。
（数式４）；ｆ∝Ｖａ^β
数式４において、係数βは、各反転回路におけるＰ型ＭＩＳＦＥＴとＮＭＩＳＦＥＴとのサイズ比、デバイス構造（しきい値電圧等を考慮した単位サイズのＭＩＳＦＥＴの能力）などに依存する値である。尚、図４に示した特性では、βは２．９程度である。

数式４に示されるように、発振周波数は、電源電圧に依存する。従って、消費電力を低減させるために電源電圧を低くすれば、発振周波数が低くなることが判る。ここで、電源電圧を低くすれば、動作マージンが少なくなり、発振周波数が特性ばらつき（ＭＩＳＦＥＴの製造ばらつき、電圧変動など）の影響を受け易くなることがある。

以上、図４、及び数式１乃至４を用いて説明したように、消費電力を低減するためには、反転回路の構成段数の低減させること、及び電源電圧を低く設定することが考えられる。しかしながら、段数の低減及び電源電圧の低減により、特性ばらつきの影響が大きくなってしまうことが理解される。

一方、本実施形態に係るリングオシレータ回路１では、第２反転回路の電源電圧として、標準電圧Ｖａ（第１電圧）よりも低い第２電圧Ｖｚが用いられる。これにより、消費電力が低減される。また、反転回路の段数の観点からも、消費電力が低減される。

図５は、本実施形態に係るリングオシレータ回路１における、発振周波数と電源電圧との関係を示すグラフである。図５中、横軸は、第２電圧Ｖｚの値を示している。縦軸は、発振周波数を示している。図５に示される関係は、シミュレーションによる結果を示している。図５には、反転回路の段数が１９段である場合、段数が３５段である場合、及び段数が５１段である場合のそれぞれについて、シミュレーション結果が示されている。尚、第１電圧Ｖａは、一定値（１．２Ｖ）である。

図５と図４に示されるシミュレーション結果を比較すれば、段数が同じである場合、本実施形態におけるリングオシレータ回路のほうが、発振周波数が低くなる。例えば、図５に示される本実施形態のシミュレーション結果では、段数が３５段であり、第２電圧Ｖｚが１．０Ｖである場合に、発振周波数は１７００ＭＨｚである。これに対して、図４に示される比較例１のシミューション結果では、段数が３５段であり、電源電圧が標準電圧（１．２Ｖ）である場合、発振周波数は１９５０ＭＨｚである。すなわち、同一段数であれば、本実施形態のほうが、発振周波数が低くなることがわかる。尚、本実施形態に係るリングオシレータ回路において、比較例１と同じ１９５０ＭＨｚの発振周波数を得るためには、反転回路の段数を約２９段（１９９５ＭＨｚ）に設定すればよいことがわかる。すなわち、本実施形態では、反転回路の段数を、３５段（比較例１）から２９段に減らすことができる。これにより、２９／３５≒８２％の段数低減効果が得られ、段数低減の観点からも消費電流が低減される。

また、本実施形態では、電源電圧を低くすることにより懸念される特性ばらつきの影響は、電源電圧として第１電圧が供給される第１反転回路が設けられていることにより、少なくすることができる。すなわち、本実施形態では、電源電圧として複数種類（本実施形態では２種類）の電圧が用いられているため、消費電力の低減と特性ばらつきによる影響の低減とを、両立させることが可能である。

続いて、本実施形態において、Ｄｕｔｙ比を所望する値に近づけることができる点について、詳述する。リングオシレータ回路は、多くの場合、クロック信号源として用いられる。クロック信号のＤｕｔｙ比は、５０％前後であることが望ましい。そこで、本実施形態では、リングオシレータ回路の出力信号のＤｕｔｙ比の目標値が、５０％である場合について説明する。

本実施形態との比較のために、比較例２に係るリングオシレータ回路について説明する。電源電圧を２種類用いた場合の例として、第１反転回路４と第２反転回路５とが交互に配置されたリングオシレータ回路が考えられる。そこで、比較例２として、第１反転回路４と第２反転回路５とが交互に配置されたリングオシレータ回路について説明する。図６は、比較例２に係るリングオシレータ回路を示す概略図である。図６に示される比較例２では、初段及び最終段の反転回路が、第１反転回路４である。この比較例２に示されるリングオシレータ回路では、Ｄｕｔｙ比として５０％付近の値を得ることが難しい。

図７は、Ｄｕｔｙ比と電源電圧との関係を示すシミュレーション結果である。図７には、本実施形態、本実施形態の変形例、比較例１、比較例２、及び比較例３のそれぞれについて、シミュレーション結果が示されている。尚、変形例は、本実施形態における第１反転回路４と第２反転回路５との位置が入れ替えられたリングオシレータ回路である。すなわち、変形例では、初段の反転回路が第２反転回路５であり、出力段反転回路グループ６は３段の第２反転回路５により形成される。また、比較例３は、比較例２において第１反転回路４と第２反転回路５との配置が入れ替えられたリングオシレータ回路を示す。すなわち、比較例３では、初段及び最終段の反転回路が、第２反転回路である。

通常、反転回路において、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴの駆動能力をほぼ同等にすれば、Ｄｕｔｙ比が約５０％である発振波形が得られる。従って、図７の比較例１に示されるリングオシレータ回路では、ほぼ５０％のＤｕｔｙ比が得られている。一方、比較例２及び３では、第２電圧を第１電圧（１．２Ｖ）よりも低くすればするほど、Ｄｕｔｙ比が５０％から大きく離れていく。これに対して、本実施形態及び本実施形態の変形例では、Ｄｕｔｙ比として、比較例２及び３よりも５０％に近い値が得られる。

比較例２及び３では、第１反転回路４と第２反転回路５とが交互に配置されている。そのため、初段から最終段に至る経路において、論理レベルが同じ信号が、第１反転回路４と第２反転回路５とのうちの一方にだけ、入力される。例えば、比較例２（図６参照）において、初段の第１反転回路４の入力端がロウレベルからハイレベルに変化した場合について考える。この場合、全ての第１反転回路４の出力はハイレベルからロウレベルに変化し、全ての第２反転回路５の出力はロウレベルからハイレベルへ変化する。電源電圧が低い第２反転回路５の方が変化に時間がかかるため、ロウレベルからハイレベルへの遷移時間の方がハイレベルからロウレベルへ遷移時間よりも大きくなる。その結果、出力される信号では、ハイレベルである時間がロウレベルである時間よりも短くなり、Ｄｕｔｙ比が５０％から大きく離れてしまうことになる。

これに対して、本実施形態及び本変形例では、ハイレベルからロウレベルへの変化と、ロウレベルからハイレベルへの変化との両方が、第１反転回路４と第２反転回路５のどちらにおいても発生する。そのため、ロウレベルである時間とハイレベルである時間との差が等しく保たれ、Ｄｕｔｙ比が５０％に近づけられる。

以上説明したように、本実施形態によれば、複数種類の電源電圧を用いることにより、消費電力の低減及び特性ばらつきが発振周波数に与える影響の低減を、両立させることができる。加えて、第１反転回路グループ２と第２反転回路グループ３とが交互に並ぶように配置されているため、Ｄｕｔｙ比を、所望する値（５０％）に近づけることが可能になる。

尚、本実施形態では、第２反転回路５として、標準電圧よりも低い第２電圧で動作する反転回路が用いられる。そのため、Ｐ型ＭＩＳＦＥＴのゲート電圧とソース電圧の差によっては、本来ＯＦＦになるべきＰ型ＭＩＳＦＥＴがＯＦＦにならない可能性がある。例えば、標準電圧がＶｄｄであり、第２電圧がＶｄｄＬ（Ｖｄｄ＞ＶｄｄＬ）であるとする。そして、Ｐ型ＭＩＳＦＥＴの閾値電圧がＶｔｐであるとする。この場合には、第２電圧ＶｄｄＬは、「Ｖｄｄ−ＶｄｄＬ＜|Ｖｔｐ|」が満たされるように、決定される。但し、ＶｄｄＬが小さすぎると、Ｐ型ＭＩＳＦＥＴがＯＦＦしなくなり、リーク電流が増えることがある。実際に製品へ適用する際には、製品の消費電力スペックなども考慮して、ＶｄｄＬが決められることになる。ただし、上式が満たされない場合でも、本発明を適用することは可能である。

また、本実施形態では、出力段反転回路グループ６が３段の反転回路により構成される場合について説明した。但し、出力段反転回路グループ６に含まれる反転回路の段数は、１段であってもよい。

（第２の実施形態）
続いて、第２の実施形態について説明する。図８は、本実施形態に係るリングオシレータ回路１を示す概略図である。本実施形態では、第１の実施形態に対して、第２反転回路５に用いられる電源電圧（第２電圧）として、第１電圧Ｖａ（標準電圧）よりも高い電圧が用いられる点で異なっている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。

本実施形態では、第１反転回路４に含まれるＭＩＳＦＥＴ（第１Ｐ型ＭＩＳＦＥＴ及び第１Ｎ型ＭＩＳＦＥＴ）の構造が、それぞれ、第２反転回路５に含まれるＭＩＳＦＥＴ（第２Ｐ型ＭＩＳＦＥＴ及び第２Ｎ型ＭＩＳＦＥＴ）の構造と、異なっている。具体的には、第１反転回路４と第２反転回路５との間では、ＭＩＳＦＥＴのゲート絶縁膜の厚み及びチャネル長の少なくとも一方が異なっている。

リングオシレータ回路１が搭載される半導体装置は、２種類以上の電圧で動作されるように設計されることもある。そのような半導体装置では、複数の電源電圧に対応して、複数の種類のＭＩＳＦＥＴが搭載されることがある。リングオシレータ回路１がそのような半導体装置に搭載される場合には、第１反転回路４と第２反転回路５との間でＭＩＳＦＥＴの構造が異なっていても、特別な製造プロセスは必要とされない。

尚、図８に示されるリングオシレータ回路１では、初段と最終段の反転回路とが第１反転回路４である。但し、必要に応じて、初段及び最終段の反転回路として第２反転回路５が用いられてもよい。

本実施形態によれば、第１の実施形態と同様の作用効果を奏することができる。加えて、第２電圧として標準電圧より高い電圧が用いられることにより、発振周波数を高めることが可能になる。

（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、既述の実施形態で説明したリングオシレータ回路を設計するための、リングオシレータ回路設計装置、及びリングオシレータ回路の設計方法について、説明する。

図９は、本実施形態に係るリングオシレータ回路設計装置１０を示すブロック図である。図９に示されるように、リングオシレータ回路設計装置１０は、段数決定部１２、動作電圧決定部１３、段数調整部１４、及び判定部１５を備えている。リングオシレータ回路設計装置１０は、コンピュータにより、実現される。具体的には、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの記憶媒体に予め格納されたリングオシレータ回路設計プログラムがＣＰＵにより実行されることにより、実現される。また、リングオシレータ回路設計装置１０は、ハードディスクなどに例示される記憶装置１１に接続されている。記憶装置１１には、設計データとして、予め、目標周波数（目標周波数の範囲）、標準電圧、目標Ｄｕｔｙ比、及び目標消費電流を示す情報などが格納されている。

図１０は、リングオシレータ回路設計装置１０の動作方法を示すフローチャートである。

ステップＳ１；段数の決定
まず、段数決定部１２が、記憶装置１１から、設計データを取得する。段数決定部１２は、設計データに基づいて、リングオシレータ回路に含まれる反転回路の段数を、決定する。この際、段数決定部１２は、全ての反転回路の電源電圧が標準電圧Ｖａ（第１電圧）であると仮定する。そして、発振周波数が目標周波数になるように、段数を決定する。リングオシレータ回路の発振周波数は、シミュレーションにより、求められる。段数決定部１２は、段数を決定するにあたり、ＭＩＳＦＥＴの製造ばらつきを示すパラメータ、及び消費電力を示すパラメータなどを反映させてもよい。段数決定部１２は、決定した段数を示す、段数データを生成する。

ステップＳ２；動作電圧の決定
続いて、動作電圧決定部１３が、段数データに示される段数の反転回路を含むリングオシレータ回路について、各反転回路の動作電圧（電源電圧）を決定する。具体的には、各反転回路の電源電圧を、第１電圧Ｖａと第２電圧Ｖｚとのうちのどちらにするかを、決定する。すなわち、各反転回路として、第１反転回路４を用いるか、第２反転回路５を用いるかを決定する。この際、動作電圧決定部１３は、２段の第１反転回路４が連続する第１反転回路グループ２及び２段の第２反転回路が連続する第２反転回路グループ３が形成されるように、各反転回路の動作電圧を決定する。ここで、第２電圧Ｖｚの具体的な数値は、全ての反転回路の動作電圧をＶｚに設定した場合の発振周波数をシミュレーションすることなどにより、決めることができる。

動作電圧決定部１３は、各反転回路と動作電圧との関係を示す、動作電圧データを生成する。

ステップＳ３；段数の調整
続いて、段数調整部１４が、動作電圧データ及び段数データに基づいて、反転回路の段数を調整する。段数調整部１４は、発振周波数が目標周波数になるように、段数を調整する。段数調整部１４は、調整後の段数、及び、各反転回路が第１反転回路であるか第２反転回路であるか、を示す調整後データを生成する。

ステップＳ４；判定
続いて、判定部１５が、調整後データに基づいて、調整後データによって示されるリングオシレータ回路の特性が、問題ないかどうかを判定する。例えば、判定部１５は、シミュレーション計算などにより、特性として、発振周波数、Ｄｕｔｙ比、消費電流、及び特性ばらつきによる影響などを計算する。そして、これら特性の計算結果を、予め設定された目標値（記憶装置１１に格納された値）と比較し、問題ないかどうかを判定する。

例えば、発振周波数が、目標周波数（ｆｘ１〜ｆｘ２の範囲）内であるか否かが判定される。また、Ｄｕｔｙ比が、目標範囲内であるか否か（クロック信号源として使用される場合には、５０％前後）が判定される。また、消費電流が、目標消費電流以下であるか否かが判定される。また、ＭＩＳＦＥＴにおけるしきい値電圧のばらつきやゲート長ばらつきを考慮に入れてシミュレーションを行うことにより、特性ばらつきの影響が十分に少なくなるような反転回路の段数の下限値、及び特性ばらつきの影響が十分に少なくなるような第２電圧の下限値などが求められる。求められた段数の下限値、及び第２電圧の下限値に基づいて、特性ばらつきの影響度が判定される。

問題なければ、調整後データが、設計されたリングオシレータ回路を示すデータとして出力され、処理が終了する。一方、問題がある場合には、次のステップＳ５の処理が行われる。

ステップＳ５；第２電圧の変更
ステップＳ４において、問題があると判定された場合には、その旨が動作電圧決定部１３に通知される。動作電圧決定部１３は、第２電圧Ｖｚの値を別の値に変更する。そして、再びステップＳ２以降の処理が繰り返される。

以上のステップＳ１乃至Ｓ５の処理により、既述の実施形態に係るリングオシレータ回路が設計される。

次に、段数を調整する際の動作（ステップＳ３における動作）について、詳細に説明する。ステップＳ３では、段数調整部１４が、反転回路の段数が以下のケースＡとケースＢとのどちらかにあてはまるかを、判定する。
ケースＡ；段数ｋ＝２ｎ＋１（ｎは、３以上の整数）であり、ｎが奇数の場合
ケースＢ：段数ｋ＝２ｎ＋１（ｎは、３より大きい整数）であり、ｎが偶数の場合

ケースＡの場合には、第１反転回路の段数と第２反転回路の段数とは、どちらかが３段多くなる。従って、段数が多い方の反転回路の段数が、２段減らされる。もしくは、段数が少ない方の反転回路の段数が、２段増やされる。

ケースＢの場合には、第１反転回路と第２反転回路とのうちのどちらかが、１段多くなる。発振周波数が高くなるように段数を調整する場合には、段数が少ない方の反転回路の段数が、２段減らされる。逆に発振周波数が低くなるように段数を調整する場合には、段数が多い方の反転回路が、２段増やされる。

ケースＡとケースＢのいずれの場合も、段数が調整された後、発振周波数が目標周波数と比較される。そして、更に調整が必要な場合には、ケースＡであるかケースＢであるかの判定、及び段数の増減が繰り返される。

具体的に説明するため、図２に示したリングオシレータ回路について説明する。すなわち、調整後データにより示されるリングオシレータ回路が、図２に示したリングオシレータ回路であったとする。そして、このリングオシレータ回路の発振周波数が、目標周波数よりも低いものとする。この場合、発振周波数を高めるために、反転回路の段数は、減らされる。ここで、図２に示されるリングオシレータ回路では、第１反転回路４の段数のほうが、第２反転回路５の段数よりも多い。従って、第１反転回路４の段数が、２段減らされる。具体的には、最終段（ｋ段目）及び最終段の一段前段（ｋ−１段目）の第１反転回路が、削除される。逆に、発振周波数が目標周波数よりも高い場合には、ｋ段目の第１反転回路とｋ−１段目の第１反転回路との間に、２段の第２反転回路が挿入される。

続いて、第２電圧Ｖｚの値を変更するステップ（ステップＳ５）における動作について、詳述する。例えば、ステップＳ４において、消費電力が目標値よりも高いと判定された場合には、ステップＳ５において、第２電圧Ｖｚの値をより小さな値に変更することが考えられる。しかし、第２電圧Ｖｚの値を小さくすれば、発振周波数も低くなる。その結果、発振周波数を目標周波数に合わせるために、続くステップＳ３において、反転回路の段数が増加されることがある。例えば、図２に示したリングオシレータ回路であれば、最終段（ｋ段目）とｋ−１段目（ｋ−１段目とｋ−２段目でも良い）の２段の第１反転回路が、削除されることがある。一方、第２電圧Ｖｚの値を大きな値に変更する場合には、発振周波数が大きくなる。その結果、次のステップＳ３において、反転回路の段数が減らされることがある。すなわち、ステップＳ５において第２電圧Ｖｚの値が大きく変更された場合には、反転回路の段数を調整する必要が生じることがある。従って、ステップＳ５では、反転回路の段数を大きく変更する必要がないように、第２電圧Ｖｚの値を変更幅を必要最小限に留めておくことが望ましい。

以上、本発明について、第１乃至第３の実施形態を挙げて説明した。尚、これら実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。

１ ：リングオシレータ回路
２ ：第１反転回路グループ
３ ：第２反転回路グループ
４ ：第１反転回路
５ ：第２反転回路
６ ：出力段反転回路グループ
１０：リングオシレータ回路設計装置
１１：記憶装置
１２：段数決定部
１３：動作電圧決定部
１４：段数調整部
１５：判定部

Claims (14)

1. それぞれが第１電圧により動作する、複数の第１反転回路と、
   それぞれが前記第１電圧とは異なる第２電圧によって動作する、複数の第２反転回路と、
   を具備し、
   前記複数の第１反転回路と前記複数の第２反転回路とは、環状になるように接続されており、
   前記複数の第１反転回路は、連続する２段の前記第１反転回路により構成される第１反転回路グループを備え、
   前記複数の第２反転回路は、連続する２段の前記第２反転回路により構成される第２反転回路グループを備えている
   リングオシレータ回路。
2. 請求項１に記載されたリングオシレータ回路であって、
   前記第１反転回路グループと前記第２反転回路グループとは、前記第１反転回路グループから出力された信号が前記第２反転回路グループに供給されるように、接続されている
   リングオシレータ回路。
3. 請求項１又は２に記載されたリングオシレータ回路であって、
   更に、
   外部に出力信号を出力するためのリングオシレータ出力端
   を具備し、
   前記複数の第１反転回路は、３個の前記第１反転回路が直列に接続された構成を有する出力段反転回路グループを含んでおり、
   前記出力断反転回路グループの出力端は、前記リングオシレータ出力端に接続されている
   リングオシレータ回路。
4. 請求項１乃至３の何れかに記載されたリングオシレータ回路であって、
   前記各第１反転回路は、相補型となるように接続された第１Ｐチャネル型ＭＩＳＦＥＴ及び第１Ｎチャネル型ＭＩＳＦＥＴを含み、
   前記各第２反転回路は、相補型となるように接続された第２Ｐチャネル型ＭＩＳＦＥＴ及び第２Ｎチャネル型ＭＩＳＦＥＴを含んでいる
   リングオシレータ回路。
5. 請求項４に記載されたリングオシレータ回路であって、
   前記第１Ｐチャネル型ＭＩＳＦＥＴ、前記第１Ｎチャネル型ＭＩＳＦＥＴ、前記第２Ｐチャネル型ＭＩＳＦＥＴ、及び前記第２Ｎチャネル型ＭＩＳＦＥＴの各々は、ゲート絶縁膜を含んでおり、
   前記第１Ｐチャネル型ＭＩＳＦＥＴ及び前記第１Ｎチャネル型ＭＩＳＦＥＴの少なくとも一方は、前記第２Ｐチャネル型ＭＩＳＦＥＴ及び前記第２Ｎチャネル型ＭＩＳＦＥＴの少なくとも一方と、前記ゲート絶縁膜の厚みが異なっている
   リングオシレータ回路。
6. 請求項３に記載されたリングオシレータ回路であって、
   前記第１電圧及び前記第２電圧は、前記リングオシレータ出力端から出力される出力信号におけるＤｕｔｙ比が５０±１０％の範囲内になるように、設定されている
   リングオシレータ回路。
7. 複数の反転回路が環状に接続されたリングオシレータ回路について、前記複数の反転回路の段数を決定し、段数データを生成するステップと、
   前記段数データに基づいて、前記複数の反転回路のそれぞれの動作電圧を、第１電圧及び第２電圧のいずれかに決定し、前記各反転回路の動作電圧を示す動作電圧データを生成するステップと、
   を具備し、
   前記動作電圧データを生成するステップは、前記複数の反転回路が、それぞれが第１電圧で動作する２段の連続する第１反転回路により形成される第１反転回路グループと、それぞれが前記第１電圧とは異なる第２電圧で動作する２段の連続する第２反転回路により形成される第２反転回路グループとを含むように、前記各反転回路の動作電圧を決定するステップを含んでいる
   リングオシレータ回路の設計方法。
8. 請求項７に記載されたリングオシレータ回路の設計方法であって、
   前記段数データを生成するステップは、前記複数の反転回路の全てが前記第１反転回路である場合について、前記リングオシレータ回路の発振周波数が予め設定された目標周波数になるように、前記複数の反転回路の段数を決定するステップを含んでいる
   リングオシレータ回路の設計方法。
9. 請求項８に記載されたリングオシレータ回路の設計方法であって、
   更に、
   前記動作電圧データを生成するステップの後に、前記動作電圧データに基づいて前記複数の反転回路の段数を調整し、調整後段数データを生成するステップ、
   を具備する
   リングオシレータ回路の設計方法。
10. 請求項９に記載されたリングオシレータ回路の設計方法であって、
    前記調整後段数データを生成するステップは、前記リングオシレータ回路の発振周波数が前記目標周波数に近づくように、前記複数の反転回路の段数を変更するステップを含んでいる
    リングオシレータ回路の設計方法。
11. 請求項９または１０に記載されたリングオシレータ回路の設計方法であって、
    更に、
    前記調整後段数データに基づいて、前記リングオシレータ回路の特性が所望する特性であるか否かを判定するステップと、
    前記判定するステップにおいて、所望する特性ではなかった場合に、前記第２電圧の値を変更するステップと、
    を具備し、
    前記第２電圧の値を変更するステップの後に、再度、前記動作電圧データを生成するステップが実行される
    リングオシレータ回路の設計方法。
12. 請求項１１に記載されたリングオシレータ回路の設計方法であって、
    前記判定するステップは、前記特性として、前記リングオシレータ回路の発振周波数及び前記リングオシレータ回路が出力する出力信号のＤｕｔｙ比の少なくとも一方を、判定するステップを含んでいる
    リングオシレータ回路の設計方法。
13. 請求項１１または１２に記載されたリングオシレータ回路の設計方法であって、
    前記判定するステップは、
    前記複数の反転回路の各々がＭＩＳＦＥＴを含んでいる場合について、前記ＭＩＳＦＥＴの閾値電圧の製造ばらつきを示す閾値電圧ばらつきデータ及び前記ＭＩＳＦＥＴのゲート長の製造ばらつきを示すゲート長ばらつきデータの少なくとも一方を取得するステップと、
    前記閾値電圧ばらつきデータ及び前記ゲート長ばらつきデータの少なくとも一方に基づいて、前記リングオシレータ回路の前記特性をシミュレーションするステップとを備える
    リングオシレータ回路の設計方法。
14. 請求項７乃至１３の何れかに記載されたリングオシレータ回路の設計方法であって、
    前記段数データを生成するステップは、前記リングオシレータ回路が出力する出力信号におけるＤｕｔｙ比が予め定められた範囲内になるように、前記段数を決定するステップを含んでいる
    リングオシレータ回路の設計方法。

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