JPH11135935A - Ｌｓｉパッケージの実装方法 - Google Patents

Ｌｓｉパッケージの実装方法

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JPH11135935A
JPH11135935A JP9295064A JP29506497A JPH11135935A JP H11135935 A JPH11135935 A JP H11135935A JP 9295064 A JP9295064 A JP 9295064A JP 29506497 A JP29506497 A JP 29506497A JP H11135935 A JPH11135935 A JP H11135935A
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lsi
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pins
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Abstract

(57)【要約】 【課題】 多ピンのＬＳＩパッケージを一旦半田付けし
たプリント基板から取り外す際に熱ストレスによるプリ
ント基板の信頼性の低下を防ぎリペア性の向上を図る。 【解決手段】 プリント基板３４上に形成したスルーホ
ール３６に、入出力用のピン３３を圧入して突出させて
おき、ＬＳＩパッケージ３１下面に形成したパッド３２
に半田を供給して、ピン３３上に実装して半田付けを行
う。ＬＳＩパッケージを取り外す際には、ＬＳＩパッケ
ージを加熱すれば、半田が溶融しＬＳＩパッケージを容
易に取外すことができる。そして、プリント基板に与え
る熱ストレスがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理装置等の
電子機器に用いられる集積回路、特に、ＬＳＩパッケー
ジの実装方法に関する。
【０００２】
【従来の技術】近年、電子機器に用いられるＬＳＩの集
積度は増加に一途をたどり、これに伴って、ＬＳＩの入
出力端子数も増大している。つまり、多ピンＬＳＩとな
っている。一方で、これら多ピンＬＳＩパッケージにお
いては、高密度実装の要求が高く、そのため、製造性に
優れかつ信頼性が高いＬＳＩパッケージの実装方法が求
められている。
【０００３】従来のＬＳＩパッケージの構造として、例
えば、特開平７−１６１８６６号公報に記載されたもの
が知られている。
【０００４】ここで、図８を参照して、このＬＳＩパッ
ケージ構造では、ＬＳＩチップ６のパッドに対向して接
続ピン２が配置されており、これら接続ピン２はキャリ
ア基板１を貫通している。そして、ＬＳＩチップ２は接
続ピン２を介して配線基板（図示せず）と半田接続され
る。キャップ１０がＬＳＩチップ６の回路面の反対面に
熱伝導性の接着剤１３でダイ接続されており、ＬＳＩチ
ップ６を気密封止するため、キャップ１０とキャリア基
板１とがシール材１１で接合されている。
【０００５】さらに、この種のＬＳＩパッケージの構造
として、例えば、特開昭６０−１２３０９３号公報に記
載されたものが知られている。図示の半導体装置の装着
方法では、チップキャリア基板２４の裏面にＬＳＩチッ
プ２７を装着し、チップキャリア基板２４の裏面周囲に
設けられた複数個のバンプ２６に対向して、ピン２２を
上下面に突出させて埋め込んだ緩衝板２３を設ける。緩
衝板２３のピン２２を介在してパッド２８を有するプリ
ント板２５とチップキャリア基板２４とを接続する。
【０００６】
【発明が解決しようとする課題】ところで、従来のＬＳ
Ｉパッケージの構造の場合、ＬＳＩチップを実装する
際、プリント基板上に表面実装で半田付けする関係上、
一旦半田付けした後でＬＳＩパッケージを取り外す際に
は、プリント基板を局所的に加熱する必要がある。この
ため、パッケージ周囲には部品を搭載できないなどの実
装上の制約が生じ、高密度化の要求には耐えられない。
【０００７】さらに、上述のように、プリント基板を局
所的に加熱するため、一回のリペアでプリント基板へ与
える熱的なストレスが大きく、基板の信頼性上問題が生
じる。その結果、リペア回数を制限しなければならな
い。つまり、従来のＬＳＩパッケージの構造はリペア性
が悪いという問題点がある。
【０００８】本発明の目的は、高密度で多ピンのＬＳＩ
パッケージをプリント板に実装する際リペア性に優れた
実装方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるＬＳＩパッ
ケージの実装方法では、ＬＳＩパッケージの入出力用と
して用いられるピンを予めプリント基板（配線基板）上
に圧入して配設しておき、ピンに対向してＬＳＩパッケ
ージ上に形成されたパッドに半田を供給して、ＬＳＩパ
ッケージとプリント基板を電気的に接続する。
【００１０】このように、本発明では、入出力ピンを、
予めプリント基板に形成したスルーホールに圧入した
後、ＬＳＩパッケージに形成したパッドに半田を供給し
て、パッドでＬＳＩパッケージをピン上に実装して他の
電子部品と一緒に半田付けを行う。
【００１１】このため、ＬＳＩパッケージを基板から取
り外す際には、ＬＳＩパッケージを加熱すれば半田が溶
融するので、取外しを容易に行える。さらに、ＬＳＩパ
ッケージ取外しの際には、基板に熱ストレスを与えるこ
とがなく、リペア回数が制限されることはない。
【００１２】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
【００１３】図１を参照して、図１では、配線基板に予
め金属製の入出力のピンを圧入して、ピンに対向した位
置にパッドを設けてＬＳＩパッケージを実装している。
【００１４】配線基板はガラスエポキシ樹脂を絶縁材と
した多層のプリント基板３４であり、プリント基板３４
の実装エリアにおいて、ランド（スルーホールランド）
３５上には入出力ピン数分のスルーホール３６が形成さ
れている。スルーホール３６には、材質がコバールでＮ
ｉ−Ａｕメッキを施したピン３３が圧入されている。そ
して、後述するように、ＬＳＩパッケージ３１の下面に
形成されたパッド３２に半田を印刷で供給した後、ＬＳ
Ｉパッケージ３１をピン３３上に実装する。そして、電
子部品搭載パッド３７上に搭載された他の電子部品と一
緒に半田付けを行う。
【００１５】ここで、図２乃至図７を参照して、ＬＳＩ
パッケージの実装手順について説明する。
【００１６】図２に示すように、プリント基板３４に
は、ＬＳＩパッケージ３１が実装されるエリアに入出力
のピン数分のスルーホール３６が形成される。例えば、
直径０．８ｍｍのスルーホールランド３５上に直径０．
４ｍｍのスルーホール３６が形成される。このプリント
基板３４の材質は、例えば、ガラスエポキシ樹脂で、内
層に複数の配線層を有する多層配線基板であり、プリン
ト基板４に半田を印刷した後、電子部品搭載パッド３７
に搭載された他の電子部品を実装する。
【００１７】次に、図３（ａ）に示すように、スルーホ
ール３６に直径が０．６ｍｍのピン３を圧入する。ピン
３３をスルーホール３６に圧入すると、ピン３３はスル
ーホール内壁の銅メッキと接触して電気的な接続と機械
的な保持力を得る構造となっており、ピン３３のスルー
ホール３６に圧入する部分は、図３（ｂ）に示すよう
に、バネ性を有する構造になっている。なお、ピン３３
を圧入する際には、治具を用いて一括して行われる。
【００１８】図４に示すように、キャビティ構造を備え
るセラミックケース３９にＬＳＩ３８がフェイスアップ
で実装されてセラミックパッケージ（ＬＳＩパッケー
ジ）３１となる。そして、ＬＳＩ回路面を保護するため
にＮｉ−Ａｕメッキを施したコバール製のキャップ４０
がＡｕ−Ｓｎのシール材４１でシールされてセラミック
ケース３９を封止している。
【００１９】なお、ＰＧＡのようなＬＳＩセラミックパ
ッケージでは、ＬＳＩ３８を実装する前に、マトリック
ス上に形成したパッド３２に対してパッケージ下面に入
出力ピンがロウ付けされているが、図示のパッケージで
は入出力ピンを具備しておく必要はない。
【００２０】図４に示すＬＳＩパッケージでは、図５に
示すように、ＬＳＩパッケージの裏面のパッド３２に半
田４２を印刷で供給し、位置合わせをしてピン３３上に
実装する。その後、温度２００〜２５０度の雰囲気中で
リフローして、図６に示すように他の電子部品４３とと
もに半田付けする。
【００２１】ＬＳＩパッケージを交換する際には、図７
に示すように、ＬＳＩパッケージ３１の本体を、例え
ば、ホットプレート４４で加熱するだけでよい。これに
よって、半田４２が溶融する。このように、本発明では
容易に着脱可能である。
【００２２】なお、図４ではＬＳＩをフェイスアップで
実装する例について説明したが、ＬＳＩをフェイスダウ
ンで実装したパッケージでもよい。さらに、入出力ピン
の材質は、銅にＮｉ−Ａｕメッキを施してもよい。
【００２３】
【発明の効果】以上説明したように、本発明では、入出
力ピンを予め配線基板に形成したスルーホールに圧入し
て、その後、ＬＳＩパッケージをピン上に実装して半田
付けするようにしたから、ＬＳＩパッケージを配線基板
から取り外す際、パッケージのみを加熱すればよく、こ
の結果、リペア性に優れているという効果がある。
【００２４】さらに、本発明では、前述のように、入出
力ピンが予め配線基板に圧入されているから、ＬＳＩパ
ッケージに入出力ピンをロウ付けする必要がなく、この
ため、パッケージ製作期間の短縮が図れるという効果が
ある。
【図面の簡単な説明】
【図１】本発明によるＬＳＩパッケージの実装方法の一
例を示す斜視図である。
【図２】本発明による実装方法に用いられるプリント基
板を示す斜視図である。
【図３】スルーホールへのピンの圧入を示す図である。
【図４】ＬＳＩパッケージの一例を示す図である。
【図５】ＬＳＩパッケージのプリント基板への実装を説
明するための図である。
【図６】ＬＳＩパッケージのプリント基板への実装が終
了した状態を示す図である。
【図７】ＬＳＩパッケージのプリント基板からの取り外
しを説明するための図である。
【図８】従来の実装手法の一例を示す図である。
【図９】従来の実装手法の他の例を示す図である。
【符号の説明】
３１ ＬＳＩパッケージ ３２ パッド ３３ 入出力ピン ３４ プリント基板 ３５ スルーホールランド ３６ スルーホール ３７ 電子部品搭載パッド ３８ ＬＳＩ ３９ セラミックケース ４０ キャップ ４１ シール材 ４２ 半田 ４３ 電子部品 ４４ ホットプレート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＬＳＩパッケージを配線基板上に実装す
    る際に用いられる実装方法であって、前記ＬＳＩパッケ
    ージの入出力用として用いられるピンを予め前記配線基
    板面に配設する第１の工程と、前記ＬＳＩパッケージに
    形成された入出力パッドに半田を供給する第２の工程
    と、前記入出力パッドと前記ピンとを半田接続して前記
    ＬＳＩパッケージを前記配線基板に実装する第３の工程
    とを有することを特徴とするＬＳＩパッケージの実装方
    法。
  2. 【請求項２】 請求項１に記載されたＬＳＩパッケージ
    の実装方法において、前記配線基板はその内層に配線層
    を有する多層基板であることを特徴とするＬＳＩパッケ
    ージの実装方法。
  3. 【請求項３】 請求項１に記載されたＬＳＩパッケージ
    の実装方法において、前記配線基板にはスルーホールが
    形成され、該スルーホールに前記ピンが圧入されている
    ことを特徴とするＬＳＩパッケージの実装方法。
  4. 【請求項４】 請求項１に記載されたＬＳＩパッケージ
    の実装方法において、前記ＬＳＩパッケージは、セラミ
    ックケースにＬＳＩをフェイスアップで実装しているこ
    とを特徴とするＬＳＩパッケージの実装方法。
  5. 【請求項５】 請求項４に記載されたＬＳＩパッケージ
    の実装方法において、前記フェイスアップの代りにフェ
    イスダウンを用いるようにしたことを特徴とするＬＳＩ
    パッケージの実装方法。
  6. 【請求項６】 請求項１に記載されたＬＳＩパッケージ
    の実装方法において、前記半田は前記入出力パッドに印
    刷されるようにしたことを特徴とするＬＳＩパッケージ
    の実装方法。
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* Cited by examiner, † Cited by third party
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CN113411953A (zh) * 2021-06-17 2021-09-17 深圳佑驾创新科技有限公司 印制电路板及其封装结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297565B1 (en) * 1998-03-31 2001-10-02 Altera Corporation Compatible IC packages and methods for ensuring migration path

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5543640B2 (ja) * 1974-11-07 1980-11-07
JPS5411504A (en) * 1977-06-27 1979-01-27 Yakutaka Fujii Internal gear pump
JPS54141564A (en) * 1978-04-25 1979-11-02 Nec Corp Semiconductor device
US4323914A (en) * 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
JPS60123093A (ja) * 1983-12-07 1985-07-01 富士通株式会社 半導体装置の装着方法
JPS63279179A (ja) * 1987-05-11 1988-11-16 Fujitsu Ltd 集積回路装置の測定用ソケット
US5145104A (en) * 1991-03-21 1992-09-08 International Business Machines Corporation Substrate soldering in a reducing atmosphere
KR100552353B1 (ko) * 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
JPH07161866A (ja) * 1993-12-09 1995-06-23 Nec Corp Ｌｓｉチップキャリア構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113411953A (zh) * 2021-06-17 2021-09-17 深圳佑驾创新科技有限公司 印制电路板及其封装结构
CN113411953B (zh) * 2021-06-17 2022-06-10 深圳佑驾创新科技有限公司 印制电路板及其封装结构

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