JPH11134309A - 計算機、並列計算機システム及びメッセージ送出処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 各ノード内で任意の数のメッセージ送出処理
を中断および再開可能として、マルチユーザ向けの並列
計算機を実現する。 【解決手段】 各ノード内で、プロセッサとネットワー
クとのインタフェースを司どるネットワークインタフェ
ースアダプタ（ＮＩＡ）のセンダ部に、メッセージ送出
処理中断条件の成立を検出する手段と、該メッセージ送
出処理中断条件を検出した場合に該メッセージ送出処理
をメッセージ送出単位に中断する手段と、該中断された
メッセージ送出処理を再開するための制御情報（ＳＭＣ
Ｗ）を格納する手段を設ける。該ＳＭＣＷは主記憶にキ
ューイングし、プロセッサが該主記憶からＳＭＣＷを読
み出してＮＩＡに送付することにより、該中断されたメ
ッセージ送出処理を再開する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッシ
ングノードをネットワークで接続した並列計算機システ
ムにおいて、特に一つのノード内でマルチユーザ環境を
実現し、任意の数のメッセージ送出処理を中断および再
開可能とする計算機及びその並列計算機システム、更に
はメッセージ送出処理方法に関する。

【０００２】

【従来の技術】一般的に並列計算機システムはプロセッ
シングノードをネットワークで接続した構成であり、プ
ロセッシングノード間の通信を行うために、プロセッシ
ングノード毎にメッセージの送受信を司るネットワーク
インタフェースアダプタ（ＮＩＡ）が設けられている。
メッセージ送受信のための制御情報はノード内の主記憶
もしくはＮＩＡ内のレジスタに格納され、ＮＩＡはユー
ザまたはＯＳからのメッセージ送出要求を受信すると、
該メッセージ送受信のための制御情報に基づいてメッセ
ージ送受信を行う。メッセージ送受信のための制御情報
が主記憶に格納される場合、特にメッセージ送出では、
メッセージ送受信のための制御情報を複数個連結して、
１回の送出要求で複数のメッセージ送出ができるように
する場合が多い。以降、特にメッセージ送信のための制
御情報をＴＣＷと呼び、該ＴＣＷを複数個連結したもの
をＴＣＷチェインと呼ぶことにする。一般にメッセージ
送出要求をＮＩＡが受信した後でも、ＴＣＷをＴＣＷチ
ェインに連結することができる。

【０００３】従来、並列計算機システムは主に科学技術
計算分野に利用されてきた。科学技術計算では一人のユ
ーザにより全てのノードで同一のジョブを実行する形式
が多く、一つのノード内でマルチユーザ環境の実現はほ
とんどないため、従来の並列計算機システムでは、障害
発生時は別として、通常のメッセージ送出処理途中で該
メッセージ送出処理を中断および再開する機構は存在し
なかった。

【０００４】

【発明が解決しようとする課題】近年、並列計算機の用
途がデータベースサーバやオンライントランザクション
プロセスなどの非科学技術計算分野に広がるのに伴い、
マルチユーザ環境の実現が必要となってきている。マル
チユーザ環境下においては、ノード内のＮＩＡが複数の
ユーザからのメッセージ送出要求を受け付ける。送出の
順番はメッセージ送出要求をＮＩＡが受け付けた順番で
あり、処理中のメッセージ送出処理が終了すると次のメ
ッセージ送出要求の処理を開始する。ここで、非常に長
いＴＣＷチェインが存在すると、そのメッセージ送出処
理のために、他の多くのＴＣＷやＴＣＷチェインのメッ
セージ送出処理を長時間待たせ、システム全体の処理時
間を延ばしてしまうことになる。また、ソフトウェアは
ＴＣＷをＴＣＷチェインにいくつでも連結できるため、
他のメッセージ送出処理がいつまでも開始されない危険
性がある。これらの問題を解決するためには、ＴＣＷと
ＴＣＷとの間でメッセージ送出処理を中断し、かつ、中
断したメッセージ送出処理を矛盾なく再開できる機構が
必要である。しかし、ＮＩＡの論理規模などの制約で中
断できるメッセージ送出処理数が限られていては、その
限りを越えて中断できないメッセージ送出処理で前述の
問題が発生することなる。

【０００５】本発明の目的は、メッセージ送出処理途中
で任意にメッセージ送出処理を中断し、該中断されたメ
ッセージ送出処理を矛盾なく再開することができ、かつ
中断できるメッセージ送出処理に限りが無い、マルチュ
ーザ向け計算機及びそれを使用した並列計算機システ
ム、メッセージ送出処理方法を実現することにある。

【０００６】

【課題を解決するための手段】本発明では、並列計算機
システムを構成する各計算機のネットワークインタフェ
ースアダプタ（ＮＩＡ）に、メッセージ送出処理中断条
件の成立を検出する手段と、該メッセージ送出処理中断
条件の成立を検出した場合に該メッセージ送出処理をメ
ッセージ送出単位に中断する手段と、該中断されたメッ
セージ送出処理を再開するための制御情報を格納する手
段とを設ける。そして、ソフトウェアにより、該格納さ
れたメッセージを再開するための制御情報を主記憶にキ
ューイングするようにする。該中断されたメッセージ送
出処理を再開するための制御情報をソフトウェアにより
キューイングすることにより、ＮＩＡ内に該中断された
メッセージ送出処理を再開するための制御情報をそのま
ま保持する必要がないため、該ＮＩＡの論理規模という
物理的な制約に関らず任意の数のメッセージ送出処理を
中断および再開することができる。

【０００７】ＮＩＡは、メッセージ送出処理の経過時間
を計測するタイマを有し、該経過時間があらかじめ定め
た時間を超過したことをメッセージ送出処理中断条件と
する。あるいは、ＴＣＷ中にメッセージ送出中断ビット
を設け、該ビットがメッセージ送出中断を示すことをメ
ッセージ送出処理中断条件とする。

【０００８】

【発明の実施の形態】以下、本発明の実施形態を図面に
用い説明する。図１は本発明の並列計算機システムの一
実施形態の全体構成図である。本システムは、計算など
の処理を行う複数のノード０〜３（９００〜９０３）を
ノード間でメッセージを転送するネットワーク７を介し
信号線１４〜１８で接続した構成である。ここで、信号
線１４はノード０（９００）がネットワーク７へ送出す
るメッセージを、信号線１５はノード０（９００）がネ
ットワーク７から受信するメッセージを伝える。ノード
１〜３（９０１〜９０３）の各信号線１６〜１８は、ノ
ード０（９００）の信号線１４と１５をひとつにまとめ
て表した信号線である。図１ではノード数を４個として
いるが、本発明はノード数が２個以上であれば有効であ
る。各ノードの構成、動作は同じであるので、以下では
ノード０（９００）について詳述する。

【０００９】ノード０（９００）は、ＯＳやユーザアプ
リケーションを実行するプロセッシングノード（以降Ｐ
Ｕ）１、データを格納するための主記憶２、ネットワー
ク７とノード０（９００）とのインタフェースを司るネ
ットワークインタフェースアダプタ（以降ＮＩＡ）３、
ＰＵ１と主記憶２とＮＩＡ３とを接続するシステムバス
１０、システムバス１０とＰＵ１とを接続する信号線１
１、システムバス１０と主記憶２とを接続する信号線１
２、システムバス１０とＮＩＡ３とを接続する信号線１
３とから成る。

【００１０】主記憶２は、図２に示すように、ポート番
号で識別されてそれぞれ送受信処理に必要なメッセージ
制御用情報を格納した複数の仮想ポートと、ポート番号
と仮想ポートの先頭アドレス（以降ＶＰＡ）の対応テー
ブル（以降ＰＡＴ）３０を保持している。ここで、該仮
想ポートの中に、メッセージ送信のための制御情報（Ｔ
ＣＷ）を一つ以上連結したメッセージ送出処理情報チェ
イン（ＴＣＷチェイン）があり、仮想ポートの先頭から
ＴＣＷチェインの先頭までのオフセットアドレス（以降
先頭ＴＣＷアドレス）３１が該仮想ポートの先頭（ＶＰ
Ａ）に置かれている。カーネルがＰＡＴ３０を管理し、
かつ仮想ポートの大きさをＮＩＡ３がレジスタに保持し
てあって、該ＮＩＡ３がユーザにより発行された仮想ポ
ート以外の領域をアクセスするリクエストを処理しない
ようにすることで、マルチユーザ間のプロテクションを
保つことが出来る。ＴＣＷ０（３２）には、ＴＣＷ０が
ＴＣＷチェインの最終であるか否かを示す最終ＴＣＷビ
ットと、メッセージ送出処理を中断するための送出中断
ビットと、ＴＣＷチェインにおいて次のＴＣＷのアドレ
スを示す次ＴＣＷアドレスと、ネットワーク７において
メッセージが通るルートを示すルーティング情報と、ノ
ードが送出するメッセージの主記憶上のアドレスを示す
メッセージ先頭アドレスと、ノードが送出するメッセー
ジの長さを示すメッセージ長と、メッセージを受信する
ノードを示す宛て先ノードと、メッセージを受信したノ
ードがメッセージ送信元を識別するためにメッセージに
付加される送信元ノードとがある。後述するメッセージ
ヘッダにはルーティング情報、メッセージ先頭アドレ
ス、メッセージ長、宛て先ノード、送信元ノードが用い
られる。ＴＣＷの内容はＴＣＷ１〜３（３３〜３５）に
ついても同様である。ここで、ＴＣＷ０（３２）の次Ｔ
ＣＷアドレスはＴＣＷ１（３３）のオフセットアドレス
（ポインタ）である。以下、ＴＣＷ１（３３）の次ＴＣ
ＷアドレスはＴＣＷ２（３４）のオフセットアドレスで
あり、ＴＣＷ２（３４）の次ＴＣＷアドレスはＴＣＷ３
（３５）のオフセットアドレスである。図２の場合、Ｔ
ＣＷ０にチェインされたＴＣＷの数は３個であるが、本
発明はＴＣＷの数によらず有効である。

【００１１】図１に戻り、ＮＩＡ３は、システムバス１
０とＮＩＡ３とのインタフェースを司るバス制御部４、
ネットワーク７にメッセージを送出するセンダ５、ネッ
トワーク７からのメッセージを受信するレシーバ６から
成る。バス制御部４とセンダ５との間には、バス制御部
４から送られるデータの種類を識別するためのデータ種
類識別信号の信号線２０と、該バス制御部４から送られ
るデータの信号線２１と、ソフトウェアによりキューイ
ングされる中断されたメッセージ送出処理を再開するた
めの制御情報の信号線２２と、該センダ５が送出要求を
受け付けたか否かを示す送出要求受付結果の信号線２３
と、該センダ５がバス制御部４を介してメモリアクセス
を行うために必要なデータアドレスとデータサイズとリ
ードリクエストかライトリクエストかを区別する信号の
信号線２４と、メッセージ送出処理中断をＰＵ１に報告
する割り込み信号の信号線２５と、中断されたメッセー
ジ送出処理を再開するための制御情報の有効ビットをク
リアするための信号線２６と、メッセージ送出処理中断
前の最後に処理したＴＣＷの次ＴＣＷアドレスの信号線
２７がある。ここで、中断されたメッセージ送出処理を
再開するための制御情報を以降ＳＭＣＷ（Ｓuspended
Ｍessage Ｃontrol Ｗard）と呼び、その有効ビットを
ＳＭＣＷ有効ビットと呼ぶことにする。これらの信号線
２０〜２７については、後でセンダ５の動作説明におい
て詳しく述べる。また、バス制御部４とレシーバ６との
間には、メッセージを受信するためバス制御部４からレ
シーバ６へ伝えられる信号の信号線２８と、レシーバ６
からバス制御部４へ伝えられる受信したメッセージの信
号線２９とがある。なお、バス制御部４およびレシーバ
６の動作は、本発明と直接関係しないため詳細な説明は
省略する。

【００１２】次に、センダ５の構成例を図３で説明す
る。センダ５は、データ種類識別信号デコーダ４０と、
送出要求キュー制御部４１と、ＤＭＡリクエスト制御部
４２と、ＴＣＷレジスタ制御部４３と、送出バッファ制
御部４４と、送出要求キュー４５と、ＴＣＷレジスタ４
６と、ＳＭＣＷレジスタ４７と、ＳＭＣＷレジスタ有効
ビット４８と、データヘッダセレクタ４９と、送出バッ
ファ５０と、内部信号線６０〜１１５からなる。

【００１３】データ種類識別信号デコーダ４０は、信号
線２０により伝えられるデータ種類識別信号から、信号
線２１によりバス制御部４から伝えられるデータがメッ
セージ送出要求か、ＶＰＡか、先頭ＴＣＷアドレスか、
ＴＣＷか、メッセージデータか、タイムアウト時間かの
いずれかを識別し、それぞれの場合に応じて、送出要求
信号、ＶＰＡリプライ信号、先頭ＴＣＷアドレスリプラ
イ信号、ＴＣＷリプライ信号、データリプライ信号、タ
イムアウト時間セット信号を発行する。図３中、信号線
６０は信号線２１のデータがメッセージ送出要求である
ことを示す送出要求信号を伝え、信号線６１は信号線２
１のデータがＶＰＡであることを示すＶＰＡリプライ信
号、先頭ＴＣＷアドレスであることを示す先頭ＴＣＷア
ドレスリプライ信号、信号線２１のデータがネットワー
ク７へ送出するメッセージデータであることを示すデー
タリプライ信号などを伝え、信号線６２はＶＰＡリプラ
イ信号、先頭ＴＣＷアドレスリプライ信号、ＴＣＷリプ
ライ信号、さらに信号線２１のデータがタイムアウト時
間であることを示すタイムアウト時間セット信号などを
伝え、信号線６３はデータリプライ信号を伝え、信号線
６４もデータリプライ信号を伝える。

【００１４】送出要求キュー４５は、信号線２１により
伝えられるメッセージ送出要求を２つ以上保持するキュ
ーである。該送出要求キュー４５は、後述の送出要求キ
ュー制御部４１の制御下でメッセージ送出要求をリード
／ライトする。本実施の形態では、ソフトウエアがメッ
セージ送出を要求する場合、センダ５が信号線２１を通
して受信するデータは仮想ポートであるとする。図３
中、信号線１１０は該送出要求キュー４５から読み出さ
れたメッセージ送出要求である仮想ポート番号を伝え、
信号線１１２は該送出要求キュー４５から読み出された
ＳＭＣＷである仮想ポート番号を伝える。

【００１５】送出要求キュー制御部４１は、送出要求キ
ュー４５のライトアドレス、ライトイネーブル、リード
アドレスを管理し、当該センダ５がメッセージ送出処理
中でない場合にメッセージ送出要求を受け付けた場合
と、ＴＣＷの処理が終了したときに該送出要求キュー４
５にメッセージ送出要求がある場合に、送出開始要求信
号を発行する。また、該送出要求キュー制御部４１は、
該送出要求キュー４５にメッセージ送出要求が２つ以上
あるか否かを検出し、２つ以上ある場合に送出待ち送出
要求検出信号を発行する。図３中、信号線７０は送出要
求キュー４５のライトアドレスとライトネーブルとリー
ドアドレスを伝え、信号線７１はメッセージ送出処理を
開始する信号である送出開始要求信号を伝え、信号線７
２は該送出開始要求信号と、当該センダ５で送出処理を
開始されていないメッセージ送出要求が送出要求キュー
４５にあることを示す送出待ち送出要求検出信号を伝え
る。なお、信号線２３を介してバス制御部４へ、メッセ
ージ送出要求を受け付けたか否かを示す送出要求受付結
果を返すのも該送出要求キュー制御部４１である。

【００１６】ＤＭＡリクエスト制御部４２はメッセージ
送出処理のために必要なメモリアクセスリクエストを発
行する。発行するリクエストはＶＰＡリクエスト、先頭
ＴＣＷアドレスリクエスト、先頭ＴＣＷリクエスト、デ
ータリクエスト、次ＴＣＷリクエスト、先頭ＴＣＷアド
レスライトリクエストである。それぞれのリクエストに
ついて、メモリアクセスリクエストのコマンド信号、リ
ードリクエストかライトリクエストかを区別するリード
ライト信号、リクエストするデータのアドレスであるリ
クエストアドレス、リクエストするデータのサイズであ
るリクエストサイズを、信号線２４を介してバス制御部
４へ発行する。また、ＤＭＡリクエスト制御部４２は、
ＴＣＷレジスタ４６のＴＣＷに示されたデータ長分のデ
ータリクエストが終了したことを示すリクエスト終了信
号を発行する。図３中、信号線８０はデータのリクエス
トが終了したことを示すリクエスト終了信号を伝え、信
号線８１はリクエストしたデータのサイズを示すリクエ
ストサイズを伝える。

【００１７】ＴＣＷレジスタ４６は、ＤＭＡリクエスト
制御部４２のリクエストに対して信号線２１により伝え
られるＶＰＡ、先頭ＴＣＷアドレス及びＴＣＷデータを
保持するレジスタである。該ＴＣＷレジスタ４６は、後
述のＴＣＷレジスタ制御部４３の制御下でこれらデータ
をリード／ライトする。図３中、信号線１１１は該ＴＣ
Ｗレジスタ４６から読み出されるＶＰＡ、先頭ＴＣＷア
ドレス、ＴＣＷ中のメッセージ先頭アドレスとメッセー
ジ長と最終ＴＣＷビットと送出中断ビットと次ＴＣＷア
ドレスなどを伝え、信号線１１３は該ＴＣＷレジスタ４
６から読み出されるＴＣＷ中のメッセージヘッダを伝え
る。

【００１８】ＴＣＷレジスタ制御部４３は、ＴＣＷレジ
スタ４６のライトアドレス、ライトイネーブル、リード
アドレスを管理し、他の制御部でＴＣＷレジスタ４６の
データが必要なときにリードアドレスを調整する。ま
た、データ種類識別信号デコーダ４０よりＴＣＷリプラ
イ信号が返ると、メッセージヘッダを生成し、送出バッ
ファ制御部４４を介して送出バッファ５０へヘッダのラ
イトを要求するヘッダライト信号を発行し、これが終了
すると、ヘッダ完了信号をＤＭＡリクエスト制御部４２
へ発行する。また、ＤＭＡリクエスト制御部４２がリク
エスト終了信号を発行すると、メッセージ送出処理が終
了したのか、次のＴＣＷの処理を開始するのか、メッセ
ージ送出処理を中断するのかを判定する。そして、メッ
セージ送出処理が終了した場合は送出終了信号を、次の
ＴＣＷの処理を開始する場合は次ＴＣＷリクエストを発
行する。メッセージ送出処理を中断する場合は先頭ＴＣ
Ｗアドレスライトリクエストと、ＳＭＣＷをＳＭＣＷレ
ジスタ４７へセットしかつＳＭＣＷ有効ビット４８をセ
ットするＳＭＣＷセット信号と、信号線２５を通してメ
ッセージ送出処理を中断したことをＰＵへ報告する割り
込み信号を発行する。さらに、該ＴＣＷレジスタ制御部
４３はメッセージ送出を開始してからの時間を計測する
タイマ４１０を有し、該タイマ４１０の値がメッセージ
送出処理を開始してからメッセージ送出処理中断条件が
成立するまでの時間（以降タイムアウト時間）を超過し
たこと（以降「タイムアウトした」という）を検出す
る。図３中、信号線９０はメッセージヘッダを送出バッ
ファ５０にライトし終わったことを示すヘッダライト完
了信号、ＴＣＷの処理が終了し次のＴＣＷの取得を要求
する次ＴＣＷリクエスト、ＴＣＷレジスタ４６のＴＣＷ
中の次ＴＣＷアドレスを主記憶上の仮想ポートの先頭に
置かれた先頭ＴＣＷアドレスにライトするための先頭Ｔ
ＣＷアドレスライトリクエスト、データアドレスセット
信号、データ長セット信号などを伝え、信号線９１はＴ
ＣＷチェインの全てのＴＣＷの処理を終了したこと若し
くはメッセージ送出処理を中断したことを示す送出終了
信号を伝え、信号線９２はメッセージヘッダのライトを
要求するヘッダライト信号を伝え、信号線９３はＴＣＷ
レジスタ４６のライトアドレスとライトイネーブルとリ
ードアドレスを伝え、信号線９４はＳＭＣＷセットアド
レスとライトイネーブルとリードアドレスを伝え、信号
線９４はＳＭＣＷセット信号を伝える。

【００１９】送出バッファ５０は、ネットワーク７へ送
出するメッセージヘッダ、メッセージを一時格納するバ
ッファである。該送出バッファ５０は、後述の送出バッ
ファ制御部４４の制御下でメッセージヘッダ、メッセー
ジをリード／ライトする。

【００２０】送出バッファ制御部４４は該送出バッファ
５０のライトアドレス、ライトイネーブル、リードアド
レスを管理する。また、該送出バッファ５０の空き容量
を計算し、ＤＭＡリクエスト制御部４２とＴＣＷレジス
タ制御部４３へ伝える。図３中、信号線１００は送出バ
ッファ５０の空き容量を伝え、信号線１０１は送出バッ
ファ５０のライトアドレスとライトイネーブルとリード
アドレスを伝える。

【００２１】ＳＭＣＷレジスタ４７はＳＭＣＷを保持す
るレジスタであり、ＳＭＣＷレジスタ有効ビット４８は
ＳＭＣＷレジスタ４７の内容が有効であるか否かを示す
ビットである。図中、信号線１１４はＳＭＣＷ有効ビッ
ト４８の値をＴＣＷレジスタ制御部４３へ伝える。な
お、ＳＭＣＷレジスタ４５のＳＭＣＷは、信号線２５に
よる割り込み報告を契機に、ソフトウエアにより信号線
２２を介して読み込まれる。

【００２２】データヘッダセレクタ４９は、ＴＣＷレジ
スタ４６から信号線１１３を介して来るメッセージヘッ
ダと信号線２１を介してバス制御部４から来るメッセー
ジデータとのどちらを送出バッファ５０へライトするか
をセレクトする。該データヘッダセレクタ４９のセレク
ト信号はデータ種類識別信号デコーダ４０から信号線６
３を介して伝えられるデータリプライ信号であり、メッ
セージデータが返る場合にメッセージデータを、それ以
外ではメッセージヘッダをセレクトし、信号線１１５へ
出力する。

【００２３】まず、図１乃至図３と図８のメッセージ送
出処理フローチャートを基にして、本発明の一実施形態
によるメッセージ送出処理と該メッセージ送出処理を中
断および再開する処理を説明する。その後、図３の各制
御部４０〜４４の詳細について述べる。

【００２４】図８に於いて、Ｆ１００はメッセージ送出
処理を開始する信号である送出開始要求信号を発行する
か否かを判定するステージである。Ｆ１０１はＶＰＡ
を、Ｆ１０２は先頭ＴＣＷアドレスを、Ｆ１０３はＴＣ
Ｗを取得するステージである。Ｆ１０４は取得したＴＣ
Ｗからメッセージヘッダを生成し送出バッファ５０へラ
イトするステージである。Ｆ１０５は該メッセージヘッ
ダを送出バッファ５０へライトし終えた後に、データリ
クエストとデータリクエストにより取得したメッセージ
データを送出バッファ５０へライトすることを並行して
行うステージである。Ｆ１０６はデータリクエストが終
了したＴＣＷが、ＴＣＷチェインの最終ＴＣＷであるか
否かを判定するステージである。Ｆ１０７はメッセージ
送出処理を中断する条件が成立したか否かを判定するス
テージである。Ｆ１０８は最後に処理したＴＣＷの次Ｔ
ＣＷアドレスを、主記憶２上の仮想ポートの先頭に置か
れた先頭ＴＣＷアドレスへライトするステージである。
Ｆ１０９はＳＭＣＷをＳＭＣＷレジスタ４７へライトす
るステージである。Ｆ１１０はメッセージ送出処理中断
をＰＵ１に報告する割り込みを発生するステージであ
る。以下、各ステージでの動作を説明する。

【００２５】Ｆ１００はメッセージ送出処理を開始する
信号である送出開始要求信号を発行するか否かを判定す
るステージである。タイムアウトによりメッセージ送出
処理を中断させたい場合は、メッセージ送出処理を開始
する前にセンダ５はタイムアウト時間の設定を行う。バ
ス制御部４から、タイムアウト時間が信号線２１を介し
て、また、該タイムアウト時間を設定することを示すデ
ータ種類識別信号が信号線２０を介してセンダ５に伝え
られると、データ種類識別信号デコーダ４０が、送られ
て来たデータがタイムアウト時間であることを検出し、
タイムアウト時間セット信号を信号線６２を介してＴＣ
Ｗレジスタ制御部４３へ伝え、該ＴＣＷレジスタ制御部
４３は該タイムアウト時間セット信号により、信号線２
１上の該タイムアウト時間を取り込んで保持する。

【００２６】メッセージ送出処理を開始する場合、ＰＵ
１は仮想ポート番号をメッセージ送出要求としてＮＩＡ
３に渡す。ＮＩＡ３がメッセージ送出要求を受けると、
バス制御部４はセンダ５に、信号線２０を介して送出要
求受付要求を、信号線２１を介してメッセージ送出要求
の仮想ポート番号を伝える。データ種類識別信号デコー
ダ４０は信号線２０より送出要求受付要求を受信する
と、送出要求キュー制御部４１へ送出要求信号を信号線
６０を介して伝える。送出要求キュー制御部４１は、送
出要求キュー４５に空きエントリがあるか否かを判定し
て、空エントリがあれば、信号線７０を介して送出要求
キュー４５へライトアドレスとライトイネーブルを伝え
て、信号線２１上の該メッセージ送出要求（仮想ポート
番号）をキューイングし、空エントリがなければ、該メ
ッセージ送出要求をキューイングしない。送出要求キュ
ー制御部４１は、メッセージ送出要求をキューイングし
たか否かを送出要求受付結果信号として信号線２３を介
しバス制御部４経由でＰＵ１へ伝える。次に、送出要求
キュー制御部４１は、送出要求信号を受け取ると、送出
要求キュー４５にメッセージ送出要求があり、メッセー
ジ送出処理中でなければ、送出開始要求信号をＤＭＡリ
クエスト制御部４２とＴＣＷレジスタ制御部４３とへ信
号線７１、７２を介して伝える。ＴＣＷレジスタ制御部
４３は、該送出開始要求信号により、メッセージ送出処
理の経過時間を計測するタイマ（以降送出時間計測タイ
マ）４１０の計測を開始する。そして、図８のフローチ
ャートはＦ１００からＦ１０１ステージに進む。一方、
該送出要求キュー４５にメッセージ送出要求がない場合
は、送出要求信号を受け取ってから、また、メッセージ
送出処理中に送出要求信号を受け取った場合は、処理中
のメッセージ送出処理が終了してから、送出要求キュー
制御部４１は送出開始要求信号を発行する。これらの場
合、図８のフローチャートは、該送出開始要求信号を発
行するまでＦ１００ステージにとどまる。

【００２７】また、Ｆ１００ステージには、後述するＦ
１０６ステージとＦ１１０ステージとから戻る場合があ
る。Ｆ１０６から戻った場合は、送出要求キュー４５に
メッセージ送出要求があればＦ１０１ステージへ進み、
該送出要求キュー４５に送出要求がなければＦ１００に
とどまる。Ｆ１１０から戻った場合は、メッセージ送出
処理を中断する条件が成立した場合であり、該送出要求
キュー４５にメッセージ送出要求があることが該中断の
条件であるため、必ずＦ１０１に進む。

【００２８】Ｆ１０１ステージはＶＰＡリクエストを発
行しＶＰＡを取得するステージである。ＤＭＡリクエス
ト制御部４２は、送出要求キュー制御部４１から信号線
７１を介して送出開始要求信号を受けると、送出要求キ
ュー４５から仮想ポート番号を信号線１１０を介して読
み出し、ＶＰＡ取得のためのＶＰＡリクエストを信号線
２４を介してバス制御部４に発行する。本実施の形態で
は、バス制御部４がＶＰＡリクエストとしてセンダ５か
ら仮想ポート番号を受け取ると、仮想ポート番号をＰＡ
Ｔのアドレスへ変換するものとする。該ＰＡＴを参照し
て、仮想ポート番号に対応するＶＰＡが主記憶２から読
み出されると、バス制御部４は、信号線２０を介してデ
ータ種別識別信号としてＶＰＡ識別信号を、信号線２１
を介して該ＶＰＡを、センダ５に伝える。データ種類識
別信号デコーダ４０は、信号線２０を介してＶＰＡ識別
信号を受信すると、信号線６１、６２にＶＰＡリプライ
信号を発行する。該ＶＰＡリプライ信号を信号線６２を
介して受信したＴＣＷレジスタ制御部４３は、信号線９
３を介してＴＣＷレジスタ４６へライトアドレス、ライ
トイネーブルを発行して、信号線２１のＶＰＡを該ＴＣ
Ｗレジスタ４６へ保持する。さらに、ＴＣＷレジスタ制
御部４３は、信号線９３を介してＴＣＷレジスタ４６へ
リードアドレスを発行し、該ＴＣＷレジスタ４６から該
ＶＰＡを読み出す。図８のフローチャートはＦ１０１か
らＦ１０２に進む。

【００２９】Ｆ１０２ステージは、該ＶＰＡを用いて先
頭ＴＣＷアドレスリクエストを発行し、先頭ＴＣＷアド
レスを取得するステージである。本実施の形態に於いて
は、ＶＰＡと先頭ＴＣＷアドレスが格納されている主記
憶上のアドレスは一致している。ＤＭＡリクエスト制御
部４２は、信号線６１を介してＶＰＡリプライ信号を受
信すると、上記ＴＣＷレジスタ４６から読み出されるＶ
ＰＡを信号線１１１を介して取り込み、該ＶＰＡをリク
エストアドレスとして、先頭ＴＣＷアドレスリクエスト
を信号線２４を介してバス制御部４に発行する。該ＶＰ
Ａ先に基づき、先頭ＴＣＷアドレスが主記憶２から読み
出されると、バス制御部４は先頭ＴＣＷ識別信号と該先
頭ＴＣＷアドレスを信号線２０、２１を介してセンダ５
に伝える。データ種類識別信号デコーダ４０は、信号線
２０を介して先頭ＴＣＷアドレス識別信号を受信する
と、信号線６１、６２に先頭ＴＣＷアドレスリプライ信
号を発行する。ここで、該先頭ＴＣＷアドレスリプライ
信号を受信したＴＣＷレジスタ制御部４３は、再び信号
線９３を介してＴＣＷレジスタ４６へライトアドレス、
ライトイネーブルを発行して、信号線２１の先頭ＴＣＷ
アドレスを該ＴＣＷレジスタ４６に保持する。さらに、
ＴＣＷレジスタ制御部４３は、信号線９３を介してＴＣ
Ｗレジスタ４６へリードアドレスを発行し、該ＴＣＷレ
ジスタ４６から該先頭ＴＣＷアドレスを読み出す。図８
のフローチャートはＦ１０２からＦ１０３へ進む。

【００３０】Ｆ１０３ステージは、該先頭ＴＣＷアドレ
スを用いて先頭ＴＣＷリクエストを発行し、ＴＣＷチェ
インの先頭のＴＣＷを取得するステージである。ＤＭＡ
リクエスト制御部４２は、先頭ＴＣＷアドレスリプライ
信号を信号線６１を介して受信すると、上記ＴＣＷレジ
スタ４６から読み出される先頭ＴＣＷアドレスを信号線
１１１を介して取り込み、、該先頭ＴＣＷアドレスをリ
クエストアドレスとして、先頭ＴＣＷリクエストを信号
線２４を介してバス制御部４に発行する。該先頭ＴＣＷ
アドレスに基づきＴＣＷデータが主記憶２から読み出さ
れると、バス制御部４はＴＣＷ識別信号とＴＣＷデータ
を信号線２０、２１を介してセンダ５に伝える。データ
種類識別信号デコーダ４０は、信号線２０を介してＴＣ
Ｗ識別信号を受信すると、ＴＣＷリプライ信号をＴＣＷ
レジスタ制御部４３へ信号線６２を介して伝える。ＴＣ
Ｗレジスタ制御部４３は該ＴＣＷリプライ信号を受信す
ると、再び信号線９３を介してＴＣＷレジスタ４６へラ
イトアドレス、ライトイネーブルを発行して、信号線２
１のＴＣＷデータを該ＴＣＷレジスタ４６に保持する。
図８のフローチャートはＦ１０３からＦ１０４に進む。

【００３１】Ｆ１０４ステージは、該取得したＴＣＷか
らメッセージヘッダを生成し送出バッファ５０へライト
するヘッダライトステージである。ＴＣＷレジスタ制御
部４３は、信号線９３を介してＴＣＷレジスタ４６へ順
次リードアドレスを発行して、該ＴＣＷレジスタ４６か
らＴＣＷの読み出し制御を開始し、該ＴＣＷ中のメッセ
ージヘッダ部分を読み出す際に、信号線９２を介してヘ
ッダライト信号を送出バッファ制御部４４へ発行する。
データヘッダセレクタ４９は、セレクト信号であるデー
タリプライ信号が信号線６３を介してアサートされてい
ないため、信号線１１３を介して入力されるＴＣＷレジ
スタ４６の出力を選択し、信号線１１５に出力する。送
出バッファ制御部４４は、信号線９２を介してヘッダラ
イト信号を受信すると、信号線１０１を介して送出バッ
ファ５０へライトアドレスとライトイネーブルを発行
し、該送出バッファ５０へ該ＴＣＷレジスタ４６の出力
のメッセージヘッダ部分をライトする。該送出バッファ
５０へライトされたメッセージヘッダはネットワーク７
へ送出される。ここで、送出バッファ制御部４４は送出
バッファ５０の空き容量を計算して、ＴＣＷレジスタ制
御部４３へ信号線１００を介して伝えている。ＴＣＷレ
ジスタ制御部４３は、送出バッファ５０の空き容量がメ
ッセージヘッダのライト単位よりも大きい場合に上記ヘ
ッダライト信号を発行する。また、ＴＣＷレジスタ制御
部４３は、ＴＣＷレジスタ４６からＴＣＷ中のデータ先
頭アドレス（メッセージ先頭アドレス）とデータ長（メ
ッセージ長）を読み出す際に、データアドレスセット信
号とデータ長セット信号信号線９０を介してをＤＭＡリ
クエスト制御部４２へ発行する。該ＤＭＡリクエスト制
御部４２は、該データアドレスセット信号とデータ長セ
ット信号とを受信すると、ＴＣＷレジスタ４６から読み
出されるメッセージデータ先頭アドレスとメッセージデ
ータ長を信号線１１１を介して取り込んで保持する。メ
ッセージヘッダのライトが終了すると、ＴＣＷレジスタ
制御部４３はＤＭＡリクエスト制御部４２へヘッダ完了
信号を信号線９０を介して発行する。図８のフローチャ
ートはＦ１０４からＦ１０５に進む。

【００３２】Ｆ１０５ステージは、メッセージヘッダを
ネットワーク７へ送出し終えた後に、データリクエスト
と該データリクエストにより取得したメッセージデータ
を送出バッファ５０へライトすることを並行して行うス
テージである。ヘッダ完了信号を契機として、ＤＭＡリ
クエスト制御部４２はデータアドレス、リクエストサイ
ズ、リードリクエストを信号線２４を介してバス制御部
４へ順次発行し、メッセージデータの取得するためのメ
モリアクセスを開始する。信号線２０、２１より、メッ
セージデータ識別信号、メッセージデータが到着する
と、データ種類識別信号デコーダ４０はデータリプライ
信号を信号線６１、６３、６４を介して、ＤＭＡリクエ
スト制御部４２とデータヘッダセレクタ４９と送出バッ
ファ制御部４４とに伝える。ＤＭＡリクエスト制御部４
２は、リクエストサイズとデータアドレスとを加算し、
また、リクエストサイズを残りデータ長から減算して保
持しており、データリプライ信号を受信すると、それら
の値を用いて次のメモリアクセスリクエストを発行す
る。また、ＤＭＡリクエスト制御部４２は、リクエスト
サイズ（データサイズ）を信号線８１を介して送出バッ
ファ制御部４４に伝える。データヘッダセレクタ４９
は、データリプライ信号を受信すると、信号線２１のメ
ッセージデータを選択し、信号線１１５へ出力する。送
出バッファ制御部４４は、データリプライ信号により、
信号線１０１の送出バッファ５０のライトアドレスをデ
ータサイズ分更新し、ライトイネーブルをアサートし
て、信号線１１５のメッセージデータを送出バッファ５
０へライトする。ＤＭＡリクエスト制御部４２はＴＣＷ
に示されたメッセージ長分のデータのメモリアクセスリ
クエストを終了すると、リクエスト終了信号を信号線８
０を介してＴＣＷレジスタ制御部４３へ伝える。図８の
フローチャートはＦ１０５からＦ１０６に進む。

【００３３】Ｆ１０６はデータリクエストが終了したＴ
ＣＷが、ＴＣＷチェインの最終ＴＣＷであるか否かを判
定するステージである。ＴＣＷレジスタ制御部４３は、
信号線８０を介してリクエスト終了信号を受信すると、
信号線９３を介してＴＣＷレジスタ４６にリードアドレ
スを発行し、信号線１１１に読み出される該ＴＣＷ中の
最終ＴＣＷビットから、該データリクエストが終了した
ＴＣＷがＴＣＷチェインの最終ＴＣＷであるか否かを判
定する。最終ＴＣＷである場合、メッセージ送出処理が
終了したとみなし、送出時間計測タイマ４１０の計測を
停止およびリセットし、また、送出要求キュー制御部４
１へ送出終了信号を信号線９１を介して伝える。この
時、図８のフローチャートはＦ１００ステージに戻る。
一方、最終ＴＣＷでない場合は、Ｆ１０７ステージへ進
む。

【００３４】Ｆ１０７はメッセージ送出処理を中断する
条件が成立したか否かを判定するステージである。ＴＣ
Ｗレジスタ制御部４３は、信号線７２を介して受け取る
送出待ち送出要求検出信号と、信号線１１４を介して受
け取るＳＭＣＷ有効ビット４８と、タイマ４１０でタイ
ムアウトが発生したか若しくは信号線１１１に読み出さ
れる該ＴＣＷ中のメッセージ中断ビットが中断を示す値
であるかを判定し、ＴＣＷチエインの次のＴＣＷの処理
を開始するのか、メッセージ送出処理を中断するのかを
判定する。ＴＣＷチェインの次のＴＣＷの処理を開始す
る場合には、ＴＣＷレジスタ制御部４３はＤＭＡリクエ
スト制御部４２へ信号線９０を介して次ＴＣＷリクエス
トを伝える。この時、図８のフローチャートはＦ１０３
へ戻り、ＤＭＡリクエスト制御部４２は、信号線１１１
に読み出される該ＴＣＷ中の次ＴＣＷアドレスをリクエ
ストアドレスとして、再びＴＣＷリクエストを信号線２
４を介してバス制御部４に発行する。一方、メッセージ
送出処理を中断する場合には、ＴＣＷレジスタ制御部４
３は、送出時間計測タイマ４１０の計測を停止およびリ
セットし、信号線９１を介して送出終了信号を送出要求
キュー制御部４１へ発行し、図８のフローチャートはＦ
１０８へ進む。

【００３５】Ｆ１０８は最後に処理したＴＣＷの次ＴＣ
Ｗアドレスを、主記憶２上の該当仮想ポートの先頭に置
かれた先頭ＴＣＷアドレスへライトするステージであ
る。ＴＣＷレジスタ制御部４３は、信号線９３を介して
リードアドレスをＴＣＷレジスタ４６を発行して、該Ｔ
ＣＷレジスタ４６が保持しているＶＰＡと該ＴＣＷ中の
次ＴＣＷアドレスの読み出しを制御し、ＤＭＡリクエス
ト制御部４２へ先頭ＴＣＷアドレスライトリクエストを
発行する。ＤＭＡリクエスト制御部４２は、ＴＣＷレジ
スタ４６から読み出されるＶＰＡを信号線１１１を介し
て取り込み、該ＶＰＡを主記憶上のライトアドレスに用
いて、信号線２４を介してバス制御部４へメモリライト
アクセスリクエストを発行する。また、ＴＣＷレジスタ
４６から読み出された次ＴＣＷアドレスをライトデータ
として、信号線２７を介してバス制御部４へ伝える。図
８のフローチャートはＦ１０８からＦ１０９へ進む。

【００３６】Ｆ１０９は送出要求キュー４５に残ってい
るＳＭＣＷをＳＭＣＷレジスタ４７へライトするステー
ジである。送出要求キュー制御部４１は、信号線９１を
介して送出終了信号を受信すると、送出要求キュー４５
に信号線７０を介してリードアドレスを発行し、該送出
要求キュー４５に残っているＳＭＣＷ（仮想ポート番
号）を信号線１１２に出力する。ＴＣＷレジスタ制御部
４３は、信号線９４を介してＳＭＣＷセット信号を発行
して、送出要求キュー４５から信号線１１２へ出力され
る仮想ポート番号をＳＭＣＷレジスタ４７へセットし、
また、該ＳＭＣＷセット信号によりＳＭＣＷ有効ビット
４８を有効にセットする。図８のフローチャートはＦ１
０９からＦ１１０へ進む。

【００３７】Ｆ１１０はメッセージ中断をＰＵ１に報告
する割り込みを発生するステージである。ＴＣＷレジス
タ制御部４３は、メッセージ送出処理中断を示す割り込
み信号を信号線２５を介してバス制御部４に発行する。
図８のフローチャートはＦ１００へ戻る。

【００３８】ＰＵ１は該メッセージ送出処理中断割り込
み信号を検出すると、ＳＭＣＷレジスタ４７からＳＭＣ
Ｗ（仮想ポート番号）を信号線２２を介して読み出し、
信号線２６を介してＳＭＣＷクリア信号を伝えることに
よりＳＭＣＷ有効ビット４８をクリアする。ＰＵ１が読
み出した該ＳＭＣＷとしての仮想ポート番号は、ソフト
ウェアにより主記憶２上の特定領域に順番にキューイン
グされ、該中断されたメッセージ送出処理を再開する場
合は、該キューイングした順番に仮想ポート番号を読み
出し、再びメッセージ送出要求としてＮＩＡ３に伝え
る。これにより、図８のフローチャートは再びＦ１００
から開始する。なお、中断されたメッセージ送出処理を
再開する契機は、本発明では特定しないが、例えば、主
記憶２上の該特定領域を所定時間毎に読みに行くなどが
考えられる。

【００３９】なお、図８の処理シーケンスでは、メッセ
ージ送出処理が中断した時、送出要求キュー４５からＳ
ＭＣＷを一旦ＳＭＣＷレジスタ４７へライトし、その
後、割込みを契機に該ＳＭＣＷを主記憶２の特定領域に
キューイングするとしたが、メッセージ送出処理の中断
時、送出要求キュー４５からＳＭＣＷをあらかじめ主記
憶２内に設けた特定領域にライトし、その後に該主記憶
２の別の領域にソフトウェアによりキューイングするこ
とも可能である。

【００４０】次に、図４乃至図７により送出要求キュー
制御部４１、ＤＭＡリクエスト制御部４２、ＴＣＷレジ
スタ制御部４３、送出バッファ制御部４４の詳細につい
て説明する。

【００４１】図４は送出要求キュー制御部４１の詳細図
である。送出要求キュー制御部４１は、メッセージ送出
要求をセンダ５が受け付けたか否かを示す値を保持する
受付結果レジスタ２００と、送出要求キュー４５のライ
トアドレスとリードアドレスとを保持するライトアドレ
スレジスタ２０１とリードアドレスレジスタ２０２と、
インクリメント回路２１０〜２１１と、比較器２２０〜
２２１と、ライトアドレスの値とリードアドレスの値と
から送出要求キュー４５の送出要求数を計算する送出要
求数計算回路２３０と、信号の立ち上がりを検出する立
ち上がり検出回路２３１と、ＡＮＤ回路２４０〜２４２
と、ＯＲ回路２５０と、信号線２６０〜２７１とから成
る。

【００４２】送出要求キュー制御部４１が信号線６０を
介して送出要求信号を受信すると、比較回路２２０の出
力が“０”であれば、該メッセージ送出要求を受け付け
る。この場合、ＡＮＤ回路２４１は信号線２６１に
“１”を出力し、送出要求キュー４５のライトイネーブ
ルを信号線７０を介してアサートし、インクリメント回
路２１０の出力を信号線２６２を介してライトアドレス
レジスタ２０１にセットし、該ライトアドレスレジスタ
２０１の値をライトアドレスとする。一方、送出要求信
号を受信したときに比較回路２２０の出力が“１”であ
れば、該メッセージ送出要求を受け付けずに、ＡＮＤ回
路２４０の出力“１”を信号線２６０を介して受付結果
レジスタ２００にセットする。ここで比較器２２０は、
信号線２６８を介して伝えられる送出要求数計算回路２
３０が計算した送出要求キュー４５内のメッセージ送出
要求数と信号線２６９を介して伝えられる送出要求キュ
ー４５の面数とを入力とする。本実施の形態に於いては
送出要求キュー４５を４面と仮定しており、図４では信
号線２６９は４の値で示している。該メッセージ送出要
求数と送出要求キュー４５の面数が一致した場合、つま
り送出要求キュー４５がＦＵＬＬの場合に比較器２２０
の出力は“１”となる。本実施の形態に於いては、受付
結果レジスタ２００の値は、メッセージ送出要求が受け
付けられた場合を“０”、メッセージ送出要求が受け付
けられなかった場合を“１”とする。ＰＵ１からのメッ
セージ送出要求に対し、該受付結果レジスタ２００を送
出要求受付結果として信号線２３、バス制御部４を介し
てＰＵ１へ伝える。

【００４３】送出待ち送出要求検出信号は比較器２２１
により発行される。比較器２２１は、信号線２６８を介
して送出要求数計算回路２３０の送出要求数と、信号線
２７１を介して１の値とを入力とする。比較器２２１で
は該送出要求数と１とを比較し、該送出要求数が２以上
の場合に送出待ち送出要求検出信号として“１”を信号
線７２に出力する。即ち、信号線７２の出力“１”は、
送出要求キュー４５にまだ送出処理の開始されていない
メッセージ送出要求があることを示している。

【００４４】送出開始要求信号は立ち上がり検出回路２
３１により発行される。ここで、ＯＲ回路２５０は信号
線２６８を介して入力された送出要求数の各ビットのＯ
Ｒをとり、該送出要求数が１以上の場合に“１”を出力
し、送出要求キュー４５にメッセージ送出要求が有るこ
とを示す。ＡＮＤ回路２４２は、信号線２６６を介して
入力されるＯＲ回路２５０の出力と信号線９１を介して
入力される送出終了信号の否定とをＡＮＤし、信号線２
６７を介して立ち上がり検出回路２３１に伝える。立ち
上がり検出回路２３１は、信号線２６７の信号立ち上が
りを検出し、送出要求数が０から１に変化する場合、つ
まり空の送出要求キュー４５にメッセージ送出要求がキ
ューイングされた場合と、送出要求数が１以上であり信
号線９１の送出終了信号が０→１→０と変化する場合、
つまりメッセージ送出処理が終了したときに送出待ちの
メッセージ送出要求がある場合とに、送出開始要求信号
として“１”を信号線７１、７２に出力する。

【００４５】メッセージ送出処理が終了または中断さ
れ、信号線９１を介して送出終了信号が発行されると、
リードアドレスレジスタ２０２は信号線２６４を介して
入力されるインクリメント回路２１１の出力を保持し、
該リードアドレスレジスタ２０２の値をリードアドレス
として信号線７０に発行する。

【００４６】図５はＤＭＡリクエスト制御部４２の詳細
図である。ＤＭＡリクエスト制御部４２は、リクエスト
したデータのリプライ待ちであることを示すデータリプ
ライ待ちビット３００と、データリクエストを行ってい
ることを示すデータリクエストビット３０１と、リクエ
ストするデータのアドレスを保持するデータアドレスレ
ジスタ３０２と、リクエストすべきデータの残量を保持
する残りデータ長レジスタ３０３と、ＯＲ回路３１０〜
３１３と、ＡＮＤ回路３２０〜３２１と、比較器３３０
と、加算器３４０と、減算器３４１と、データ先頭アド
レスと加算器３４０の出力とをセレクトするデータアド
レスセレクタ３５０と、データ長と減算器３４１の出力
とをセレクトするデータ長セレクタ３５１と、リクエス
トサイズとアドレスを出力するリクエストサイズ・アド
レス選択回路３５２と、信号線３６０〜３８８とから成
る。

【００４７】ＤＭＡリクエスト制御部４２の全体の動作
を説明する前に、まずリクエストサイズ・アドレス選択
回路３５２の動作を説明する。該リクエストサイズ・ア
ドレス選択回路３５２は、信号線６１を構成する信号線
３６３、３６４により伝えられる先頭ＴＣＷアドレスリ
プライ信号とＶＰＡリプライ信号、信号線７１により伝
えられる送出開始要求信号、信号線９０を構成する信号
線３６９、３７０により伝えられる先頭ＴＣＷアドレス
ライトリクエストと次ＴＣＷリクエストなどをセレクト
信号として入力し、また、信号線１１０により伝えられ
る仮想ポート番号、信号線１１１により伝えられるＶＰ
Ａと先頭ＴＣＷアドレスと次ＴＣＷアドレス、信号線３
７７により伝えられるデータアドレスレジスタ３０２の
値、信号線３８１により伝えられる残りデータ長レジス
タ３０３の値などを被セレクト信号として入力し、信号
線３７１にリクエストアドレスを、信号線３７２にリク
エストサイズを出力するセレクタ回路である。ここで、
信号線３７１、３７２は信号線２４の一部を構成し、さ
らに信号線３７２は信号線８１にもなっている。該リク
エストサイズ・アドレス選択回路３５２は、信号線７１
から送出開始要求信号を受信すると、リクエストアドレ
スとして信号線１１０の仮想ポート番号を選択し信号線
３７１へ出力する。ＶＰＡのサイズはシステムで固定長
であるため、該リクエストサイズ・アドレス選択回路３
５２で生成する。信号線６１を構成するの信号線３６４
からＶＰＡリプライ信号を受信すると、リクエストアド
レスとして信号線１１１のＶＰＡを選択し、先頭ＴＣＷ
アドレスのリクエストサイズを生成し、それぞれ信号線
３７１、３７２へ出力する。信号線６１を構成する信号
線３６３より先頭ＴＣＷアドレスリプライ信号を受信す
ると、リクエストアドレスとして信号線１１１の先頭Ｔ
ＣＷアドレスを選択し、ＴＣＷのリクエストサイズを生
成し、それぞれ信号線３７１、３７２へ出力する。先頭
ＴＣＷアドレスのリクエストサイズとＴＣＷのリクエス
トサイズとは、ＶＰＡのサイズと同様固定長であるた
め、該リクエストサイズ・アドレス選択回路３５２で生
成する。信号線３６３の先頭ＴＣＷアドレスリプライ信
号と、信号線３６４のＶＰＡリプライ信号と、信号線７
１の送出開始要求信号と、信号線３６９の先頭ＴＣＷア
ドレスライトリクエストと、信号線３７０の次ＴＣＷリ
クエストとのどれもが受信されない場合、該リクエスト
サイズ・アドレス選択回路３５２は、データアドレスレ
ジスタ３０２の値をリクエストアドレスとして選択し、
信号線３７１へ出力する。また、この場合のリクエスト
サイズとしては、残りデータ長レジスタ３０３の値と１
回のリードリクエストで取得できる最大のデータ長とを
比較し、小さい方の値を信号線３７２へ出力する。該１
回のリードリクエストで取得できる最大のデータ長は固
定長であり、リクエストサイズ・アドレス選択回路３５
２で生成する。

【００４８】次に、ＤＭＡリクエスト制御部４２全体の
動作を説明する。ＤＭＡリクエスト制御部４２が信号線
２４、バス制御部４を介して主記憶２へ発行するリクエ
ストはＶＰＡリクエスト、先頭ＴＣＷアドレスリクエス
ト、先頭ＴＣＷリクエスト、データリクエスト、次ＴＣ
Ｗリクエスト、先頭ＴＣＷアドレスライトリクエストで
ある。主記憶アクセスのための信号線２４は信号線３８
４、３６９、３７１、３７２で構成される。

【００４９】信号線７１を介して送出開始要求信号を受
信すると、ＤＭＡリクエスト制御部４２はＶＰＡリクエ
ストを発行する。該送出開始要求信号は信号線７１を介
してＯＲ回路３１２に入力され、ＯＲ回路３１２は信号
線３８４にメモリアクセスリクエストとして“１を出力
行する。また、リクエストサイズ・アドレス選択回路３
５２は信号線１１０の仮想ポート番号を選択して信号線
３７１にリクエストアドレスとして出力し、さらにＶＰ
Ａのサイズを生成して信号線３７２にリクエストサイズ
として出力する。信号線３６９はリードリクエストとラ
イトリクエストを区別する信号線であるが、該信号線３
６９は信号線９０の一つで、ＴＣＷレジスタ制御部４３
が発行する先頭ＴＣＷアドレスライトリクエストを伝え
るもので、いまの場合は“０”である。本実施の形態で
は、信号線３６９が“０”の場合をリードリクエスト、
“１”の場合をライトリクエストを示すものとする。な
お、ライトリクエストは後述する先頭ＴＣＷアドレスラ
イトリクエストの場合のみである。

【００５０】ＶＰＡが主記憶２から読み出され、信号線
６１を構成する信号線３６４を介してＶＰＡリプライ信
号を受信すると、該ＤＭＡリクエスト制御部４２は先頭
ＴＣＷアドレスリクエストを発行する。リクエストサイ
ズ・アドレス選択回路３５２は信号線１１１で伝えられ
るＶＰＡをリクエストアドレスとして選択し、先頭ＴＣ
Ｗアドレスサイズをリクエストサイズとして生成し、信
号線３７１、３７２に出力する。信号線３８４は
“１”、信号線３６９は“０”である。

【００５１】信号線６１を構成する信号線３６３を介し
て先頭ＴＣＷアドレスリプライ信号を受信すると、該Ｄ
ＭＡリクエスト制御部４２は先頭ＴＣＷリクエストを発
行する。この場合、信号線３７１のリクエストアドレス
は信号線１１１で伝えられる先頭ＴＣＷアドレスをリク
エストサイズ・アドレス選択回路３５２が選択したもの
であり、信号線３７２のリクエストサイズはリクエスト
サイズ・アドレス選択回路３５２で生成した値である。
信号線３８４は“１”、信号線３６９は“０”である。

【００５２】主記憶２から読み出されたＴＣＷが返る
と、ＴＣＷレジスタ制御部４３はＴＣＷレジスタ４６に
該ＴＣＷを保持する。ＴＣＷレジスタ制御部４３は該Ｔ
ＣＷレジスタ４６からのＴＣＷの読出し制御で、データ
アドレスセット信号とデータ長セット信号を、それぞれ
信号線９０を構成する信号線３８５、３８６を介して該
ＤＭＡリクエスト制御部４２へ伝える。信号線３８５の
データアドレスセット信号によりデータアドレスセレク
タ３５０は信号線１１１により、ＴＣＷレジスタ４６か
ら伝えられる該ＴＣＷ中のデータアドレス（メッセージ
先頭アドレス）を選択し、また、ＯＲ回路３１０の出力
は“１”であるため、データアドレスレジスタ３０２は
該データアドレスを信号線３７６を介して保持する。ま
た、信号線３８６のデータ長セット信号により、データ
長セレクタ３５１は信号線１１１によりＴＣＷレジスタ
４６から伝えられる該ＴＣＷ中のデータ長（メッセージ
長）を選択し、また、ＯＲ回路３１３の出力は“１”で
あるため、残りデータ長レジスタ３０３は該データ長を
信号線３８０を介して保持する。

【００５３】信号線９０を構成する信号線３６２を介し
てヘッダ完了信号を受信すると、データリクエストビッ
ト３０１が“１”にセットされる。このとき残りデータ
長レジスタ３０３の値は“０”ではないため、該残りデ
ータ長レジスタ３０３の各ビットのＯＲをとるＯＲ回路
３１１の出力は“１”である。また、信号線１００を介
して伝えられる送出バッファ５０の空き容量が信号線３
７２のリクエストサイズ以上であるときに、比較器３３
０は“１”を出力する。信号線３６０を介してデータリ
プライ待ちビット３００の出力“０”の否定と、信号線
３６５を介してデータリクエストビット３０１の出力
“１”と、信号線３６６を介してＯＲ回路３１１の出力
“１”と、信号線３６７を介して比較器３３０の出力
“１”とがＡＮＤ回路３２１に入力されると、ＡＮＤ回
路３２１は信号線３６８を介して“１”をＯＲ回路３１
２に出力し、信号線３８４を介してメモリアクセスリク
エストをバス制御部４を発行する。このときリクエスト
サイズ・アドレス選択回路３５２はデータアドレスレジ
スタ３０２の値をリクエストアドレスとして選択し、ま
た、リクエストサイズを生成し、信号線３７１、３７２
に出力する。信号線３６９は“０”である。

【００５４】ＡＮＤ回路３２１は信号線３６８を介して
データリプライ待ちビット３００を１にセットするた
め、上記メモリアクセスリクエストは１マシンサイクル
のみアサートされる。このときＴＣＷリプライ信号が来
ないため、データアドレスセレクタ３５０は信号線３７
８を介してデータアドレスレジスタ３０２の値とリクエ
ストサイズ・アドレス選択回路３５２が出力するリクエ
ストサイズとを加算器３４０で加算した値を選択してお
り、また、信号線３６８を介してＯＲ回路３１０の出力
は“１”であるため、データアドレスレジスタ３０２は
次のデータリクエストのデータアドレスとして信号線３
７６を介して伝えられるデータアドレスセレクタ３５０
の出力を保持する。データ長セレクタ３５１は、信号線
３８３を介して伝えられる残りデータ長レジスタ３０３
の値からリクエストサイズ・アドレス選択回路３５２が
出力するリクエストサイズを減算器３４１で減算した値
を選択しており、また、ＯＲ回路３１３の出力は同様に
“１”であるため、残りデータ長レジスタ３０３は次の
残りデータ長として信号線３８０を介して伝えられるデ
ータ長セレクタ３５１の出力を保持する。

【００５５】発行したデータリクエストに対するデータ
（メッセージ）が返ると、信号線６１を構成する信号線
３６１を介してデータリプライ信号がアサートされ、デ
ータリプライ待ちビットが“０”にリセットされる。こ
れにより、残りデータ長が０でなく、かつ、送出バッフ
ァ空き容量がリクエストサイズ以上であれば、ＡＮＤ回
路３２１の出力が“１”となり、該ＤＭＡリクエスト制
御部４２は再びデータリクエストを発行する。ＤＭＡリ
クエスト制御部４２は該データリクエストを残りデータ
長が“０”になるまで行う。残りデータ長レジスタ３０
３の値が０になると、ＯＲ回路３１１の出力は“０”と
なり、データリクエストは発行されない。最後のデータ
が到着すると、データリプライ待ちビット３００が
“０”にリセットされるため、ＡＮＤ回路３２０の出力
が“０”から“１”へ変化する。立ち上がり検出回路３
４２は該ＡＮＤ回路３２０の出力を信号線３７９を介し
て受取り、立ち上がりを検出すると、リクエスト終了信
号を信号線８０を介して発行する。また、該リクエスト
終了信号によりデータリクエストビット３０１は０にリ
セットされる。

【００５６】信号線９０を構成する信号線３７０を介し
て次ＴＣＷリクエストを受信すると、該ＤＭＡリクエス
ト制御部４２は次ＴＣＷメモリアクセスリクエストを発
行する。該次ＴＣＷリクエストを受信すると、ＯＲ回路
３１２の出力が“１”となり、信号線３８４を介してメ
モリアクセスリクエストが発行され、リクエストサイズ
・アドレス選択回路３５２は信号線１１１を介してＴＣ
Ｗレジスタ４６から読み出した次ＴＣＷアドレスを選択
し、またＴＣＷのサイズを生成し、信号線３７１、３７
２に出力する。

【００５７】信号線９０を構成する信号線３６９を介し
て先頭ＴＣＷアドレスライトリクエストを受信すると、
該ＤＭＡリクエスト制御部４２は先頭ＴＣＷアドレスラ
イトのメモリアクセスリクエストを発行する。該ＴＣＷ
アドレスライトリクエストを受信すると、ＯＲ回路３１
２の出力が“１”となり、信号線３８４を介してメモリ
アドレスアクセスリクエストが発行され、また、信号線
３６９の“１”によりライトリクエストが示される。リ
クエストサイズ・アドレス選択回路３５２は、信号線１
１１を介して伝えられるＶＰＡをライトアドレスとして
選択し、信号線３７１に出力する。

【００５８】図６はＴＣＷレジスタ制御部４３の詳細図
である。ＴＣＷレジスタ制御部４３は、タイムアウト時
間を保持するタイムアウト時間レジスタ４００と、タイ
ムアウトしたことを保持するタイムアウトビット４０１
と、メッセージ送出処理を開始してからの経過時間を計
測するタイマ（以降送出時間計測タイマ）４１０と、Ｔ
ＣＷをＴＣＷレジスタ４６に保持する際に使用するＴＣ
Ｗカウンタ４１１と、メッセージヘッダを送出バッファ
５０に何回ライトしたかを示すヘッダライトカウンタ４
１２と、ＴＣＷレジスタ４６のリードアドレスとライト
イネーブルとライトアドレスとを生成し、かつＴＣＷレ
ジスタ４６に保持したＴＣＷからデータアドレスとデー
タ長とをＤＭＡリクエスト制御部４２へセットするため
のデータアドレスセット信号及びデータ長セット信号を
生成するリードアドレスライトイネーブルライトアドレ
ス生成回路（以降ＲＥＷ生成回路）４１３と、比較器４
２０〜４２３と、ＯＲ回路４３０〜４３３と、ＡＮＤ回
路４４０〜４４４と、信号線３６２〜４７３とから成
る。

【００５９】ＴＣＷレジスタ制御部４３は、ＴＣＷレジ
スタ４６のリード／ライト制御と、メッセージヘッダの
ライトと、タイムアウトの検出とを行い、またＴＣＷの
処理が終了した場合にメッセージ送出処理が終了したの
か、次のＴＣＷを処理するのか、メッセージ送出処理を
中断するのかを判定する。

【００６０】まず始めにＴＣＷレジスタ４６のリード／
ライト制御について説明する。さらにＴＣＷレジスタ４
６のリード／ライト制御に関連して、図９を用いてＴＣ
Ｗレジスタ４６を、図１３の表を用いてＲＥＷ生成回路
４１３を、図１０を用いてメッセージを説明する。

【００６１】図９は、ＴＣＷレジスタ４６に信号線２１
を介してＶＰＡ、先頭ＴＣＷアドレス、ＴＣＷが保持さ
れる様子を示している。本実施の形態では、ＴＣＷレジ
スタ４６は８エントリで構成され、ＶＰＡはエントリ０
に、先頭ＴＣＷアドレスはエントリ１に、ＴＣＷはエン
トリ２〜７に保持される。図２に示したように、エント
リ２のＡ、Ｂはそれぞれ最終ＴＣＷビットと送出中断ビ
ットを表わしている。

【００６２】図１３はＲＥＷ生成回路４１３の入出力対
応表である。ＲＥＷ生成回路４１３は、信号線６２を構
成する信号線４５９のＶＰＡリプライ信号と信号線４６
０の先頭ＴＣＷアドレスリプライ信号と信号線４６１の
ＴＣＷリプライ信号、信号線４１１を介してのＴＣＷカ
ウンタ４１１の値、信号線９２のヘッダライト信号、信
号線４６６を介してのヘッダライトカウンタ４１２の
値、信号線８０のリクエスト終了信号、信号線９０の一
部を構成する信号線４７１の次ＴＣＷリクエスト信号と
信号線３６９の先頭ＴＣＷアドレスライトリクエストな
どを入力とし、信号線９３のＴＣＷレジスタ４６のライ
トアドレスとライトイネーブルとリードアドレス、信号
線９０の一部を構成する信号線３８５の該データアドレ
スセット信号と信号線３８６のデータ長セット信号など
を出力とする。図１３で、ライトアドレスとリードアド
レスの列の数字はＴＣＷレジスタ４６のエントリを示
し、ライトイネーブルが“１”の場合にライトアドレス
が示すエントリにデータをライトする。また、データ先
頭アドレスセット信号が“１”である場合にＤＭＡリク
エスト制御部４２のデータアドレスレジスタ３０２にデ
ータ先頭アドレス（メッセージ先頭アドレス）を、デー
タ長セット信号が“１”である場合にＤＭＡリクエスト
制御部４２の残りデータ長レジスタ３０３にデータ長
（メッセージ長）を、それぞれセットする。ここで、
「＊」は“ｄｏｎ'ｔ ｃａｒｅ”でありどんな値でも構
わない。さらに入力のＶＰＡリプライ信号と、先頭ＴＣ
Ｗアドレスリプライ信号と、ＴＣＷリプライ信号と、ヘ
ッダライト信号と、次ＴＣＷリクエスト信号と、先頭Ｔ
ＣＷアドレスライトリクエストとはそれぞれ背反であ
り、同時に２つ以上の信号がアサートされることはな
い。また、本実施の形態では、ＴＣＷリプライデータは
主記憶から数ビートで返ることを仮定しており、ＴＣＷ
リプライの各ビート毎に該ＴＣＷリプライ信号がアサー
トされるとする。以下、図１３の表の順に説明する。

【００６３】信号線６２を構成する信号線４５９を介し
てＶＰＡリプライ信号を受信すると、ＲＥＷ生成回路４
１３により、ＴＣＷレジスタ４６のエントリ０にＶＰＡ
をライトするためライトアドレスが０、ライトイネーブ
ルが“１”となる。同時に該ＶＰＡを用いて先頭ＴＣＷ
アドレスリクエストを発行するため、リードアドレスも
エントリ０となる。信号線４６０を介して先頭ＴＣＷア
ドレスリプライ信号を受信した場合も同様に、ライトア
ドレスが１、ライトイネーブルが“１”、さらに該先頭
ＴＣＷアドレスを用いて先頭ＴＣＷリクエストを発行す
るため、リードアドレスも１となる。信号線４６１を介
してＴＣＷリプライ信号を受信すると、ＴＣＷカウンタ
４１１の値が更新されて、ＴＣＷレジスタ４６のライト
アドレスが更新し、図９のエントリ順にＴＣＷをライト
していく。センダ５は該ＴＣＷのライト中は該ＴＣＷレ
ジスタ４６のデータを使わないため、リードアドレスは
「＊」である。ＴＣＷをＴＣＷレジスタ４６にライトし
終わると、メッセージヘッダを送出バッファ５０にライ
トし始める。図１０は送出バッファ５０にライトされた
メッセージの内容を示している。メッセージはメッセー
ジヘッダとメッセージデータとにより構成され、メッセ
ージヘッダには、メッセージについての情報である、ル
ーティング情報と、メッセージ先頭アドレスと、メッセ
ージ長と、メッセージの宛て先ノードと、メッセージの
送信元ノードとが格納されている。これらは全てＴＣＷ
に含まれている。また、メッセージデータには、ＤＭＡ
リクエスト制御部４２がデータリクエストにより取得し
たデータが格納される。図１３に戻って、ヘッダライト
信号では、ＴＣＷレジスタ４６のリードアドレスは図１
０に示したメッセージヘッダを送出バッファ５０にライ
トするように更新される。リクエスト終了信号を受信す
る場合は、ＴＣＷレジスタ４６から最終ＴＣＷビットＡ
と送出中断ビットＢを読み出すため、リードアドレスを
２とする。更に、次ＴＣＷリクエスト信号を発行する場
合は、リクエストアドレスがＴＣＷの次ＴＣＷアドレス
であるため、やはりリードアドレスを２とする。また、
先頭ＴＣＷアドレスライトリクエストの場合は、ライト
リクエストアドレスがＶＰＡ、ライトデータがＴＣＷの
次ＴＣＷアドレスであるため、リードアドレスは０と２
になる。

【００６４】図６に戻ってＴＣＷカウンタ４１１を説明
する。該ＴＣＷカウンタ４１１は、信号線６２を構成す
る信号線４６１を介してＴＣＷリプライ信号を受信する
ごとに更新するカウンタである。図１３より、本実施の
形態ではＴＣＷをＴＣＷレジスタ４６にライトし終わる
ときにはＴＣＷカウンタ４１１の値は５になっている。
比較器４２１は信号線４６２を介して入力される該ＴＣ
Ｗカウンタ４１１の値と信号線４６３を介して入力され
る値５とを比較し、両者が一致した場合“１”を信号線
４６４に出力し、該ＴＣＷカウンタ４１１をリセットす
る。

【００６５】次に、メッセージヘッダの送出バッファ５
０へのライトについて説明する。前述のように、ＴＣＷ
をＴＣＷレジスタ４６にライトし終わると、比較器４２
１は信号線４６４に１を出力する。これによりＯＲ回路
４３２の出力が“１”となり、ヘッダライトカウンタ４
１２が１に更新され、該ヘッダライトカウンタ４１２の
出力の各ビットのＯＲをとるＯＲ回路４３３は“１”を
信号線４６８に出力する。また、比較器４２２は信号線
１００により伝えられる送出バッファ５０の空き容量
と、信号線４７２のメッセージヘッダを送出バッファ５
０へライトする単位であるヘッダライト単位とを比較
し、該送出バッファ空き容量が該ヘッダライト単位より
も大きい、つまりヘッダをライトしても送出バッファ５
０がオーバーフローしない場合に、比較器４２２は信号
線４６９に“１”を出力する。本実施の形態ではヘッダ
ライト単位を４としてある。ＯＲ回路４３３と比較器４
２２との出力が両方とも“１”である場合に、信号線４
６８、４６９を介してＡＮＤ回路４４４は“１”を出力
し、ヘッダライト信号を信号線９２に出力する。また、
該ヘッダライト信号によりＯＲ回路４３２は“１”を出
力し、ヘッダライトカウンタ４１２を更新する。比較器
４２３は該ヘッダライトカウンタ４１２の値と信号線４
６７を介して伝えられる５とが、ヘッダのライトが完了
して一致した場合に、信号線３６２にヘッダ完了信号と
して“１”を出力し、ヘッダライトカウンタ４２１をリ
セットする。

【００６６】次にタイムアウトを検出する部分を説明す
る。信号線６２を構成する信号線４５６を介してタイム
アウト時間セット信号を受信すると、タイムアウト時間
レジスタ４００は信号線２１を介して伝えられるタイム
アウト時間を保持する。送出時間計測タイマ４１０は、
信号線７２を構成する信号線４５７により送出開始要求
信号を受信すると、送出時間の計測を開始し、後述の信
号線９１により伝えられる送出終了信号を受信すること
で送出時間の計測を止めタイマ４１０をリセットする。
比較器４２０は、タイムアウト時間レジスタ４００と送
出時間計測タイマ４１０の値をそれぞれ信号線４５０、
４５１を介して受取り、両者が一致すると“１”を出力
し、信号線４５２を介してタイムアウトビット４０１を
“１”にセットする。該タイムアウトビット４０１は信
号線９１の送出終了信号により“０”にクリアされる。

【００６７】最後に、信号線８０を介してリクエスト終
了信号を受信した場合に、メッセージ送出処理が終了し
たのか、次のＴＣＷを処理するのか、メッセージ送出処
理を中断するのかを判定する部分を説明する。信号線８
０のリクエスト終了信号が“１”であり、かつＴＣＷレ
ジスタ４６から信号線１１１を構成する信号線４５５を
介して読み出された最終ＴＣＷビットが“１”、つまり
ＴＣＷチェインの最終ＴＣＷのリクエストを終了した場
合には、ＡＮＤ回路４４０は出力“１”を信号線４７０
を介してＯＲ回路４３１に伝え、該ＯＲ回路４３１は信
号線９１を介して送出終了信号を発行する。また、信号
線８０のリクエスト終了信号が“１”であり、かつ信号
線４５５の最終ＴＣＷビットが“０”であり、かつ信号
線７２構成する信号線４７３を介して伝えられる送出待
ち送出要求検出信号が“１”であり、かつ信号線１１４
を介して伝えられるＳＭＣＷ有効ビット４８が“０”で
ＳＭＣＷレジスタ４７にＳＭＣＷをライトできる場合で
あり、かつ信号線４５８を介して伝えられる、タイムア
ウトビット４０１の値と信号線１１１を構成する信号線
４５４を介して伝えられる送出中断ビットとを入力とす
るＯＲ回路４３３の出力が“１”の場合に、ＡＮＤ回路
４４２はメッセージ送出処理中断を示す割り込み信号を
信号線２５を介して、また、ＳＭＣＷレジスタセット信
号を信号線９４を介して、先頭ＴＣＷアドレスライトリ
クエストを信号線３６９を介して、それぞれ発行する。
さらに、ＯＲ回路４３１は、このときも出力“１”を送
出終了信号として信号線９１を介して発行する。信号線
８０のリクエスト終了信号が“１”であり、かつ信号線
４５５の最終ＴＣＷビットが“０”であり、かつ信号線
１１４のＳＭＣＷ有効ビット信号の否定と信号線４７３
の送出待ち送出要求検出信号とＯＲ回路４３０の出力
“１”との３つの値のＡＮＤがＡＮＤ回路４４１で成立
しない場合には、ＡＮＤ回路４４３が信号線３７０を介
して次ＴＣＷリクエストを発行する。

【００６８】図７は送出バッファ制御部４４の詳細図で
ある。送出バッファ制御部４４は送出バッファ５０のラ
イトアドレスを示すライトアドレスレジスタ５００と、
送出バッファ５０のリードアドレスを示すリードアドレ
スレジスタ５０１と、ＯＲ回路５１０〜５１１と、加算
器５２０と、インクリメント回路５２１と、ライトアド
レスレジスタ５００とリードアドレスレジスタ５０１と
の値から送出バッファ５０の空き容量を計算する空き容
量計算回路５２２と、送出バッファ５０にライトするヘ
ッダまたはデータのサイズをセレクトするサイズセレク
タ５２３と、信号線５３０〜５３６とから成る。

【００６９】ＯＲ回路５１０は信号線９２を介してヘッ
ダライト信号を、または信号線６４を介してデータリプ
ライ信号を受信すると、信号線５３３を介して送出バッ
ファ５０のライトイネーブルを出力する。セレクタ５２
３は信号線９２を介して入力されるヘッダライト信号が
“１”の場合に信号線５３６を介して入力されるヘッダ
のライト単位を、信号線９２のヘッダライト信号が
“０”の場合に信号線８１を介して入力されるリクエス
トサイズをセレクトする。本実施の形態ではヘッダのラ
イト単位を４と仮定しており、図７では４で表してい
る。加算器５２０は、ライトアドレスレジスタ５００の
値と信号線５３７を介して伝えられるサイズセレクタ５
２３の出力とを入力とし、信号線５３３のライトイネー
ブルが“１”の場合、該ライトアドレスレジスタ５００
は信号線５３０を介して伝えられる加算器５２０の出力
を新しいライトアドレスとして保持する。信号線５３４
は該ライトアドレスレジスタ５００の値をライトアドレ
スとして出力する。リードアドレスレジスタ５０１は、
信号線５３２を介して伝えられるＯＲ回路５１１の出力
が“１”の場合に、信号線５３１を介して伝えられるイ
ンクリメント回路５２１の出力を保持する。信号線５３
５は該リードアドレスレジスタ５０１の値をリードアド
レスとして出力する。ここでＯＲ回路５１１は、空き容
量計算回路５２２の出力を入力とし、該空き容量計算回
路５２２の値が０でない場合、つまり送出バッファ５０
にネットワークへ送出すべきデータがある場合に“１”
を出力する。空き容量計算回路５２２は、ライトアドレ
スレジスタ５００の値とリードアドレスレジスタ５０１
の値とを入力とし、信号線１００を介して送出バッファ
空き容量を出力する。

【００７０】以上、本発明の実施の形態におけるメッセ
ージ送出処理とメッセージ送出処理を中断および再開す
る動作と、センダ５の詳細構成を説明した。

【００７１】本発明の実施の形態に示したシステムに於
いて、ＴＣＷレジスタ制御部４３内のタイムアウト時間
レジスタ４００にタイムアウト時間を設定しておけば、
多くのＴＣＷが連結された長いＴＣＷチェインを有する
送出要求（送出要求１と呼ぶ）のメッセージ送出処理を
行っており、かつ次の少ないＴＣＷが連結された短いＴ
ＣＷチェインを有する送出要求（送出要求２）が送出処
理の開始を待っている場合でも、タイムアウト時間が経
過するとタイムアウトが発生し、そのときに処理を行っ
ているＴＣＷの処理が終了した時点で送出要求１のメッ
セージ送出処理を中断し送出要求２の処理を開始する。
そのため送出要求１が動的にＴＣＷチェインを連結し続
けるような場合でも、次の送出要求２がいつまでも待た
されることがなくなり、システム全体の処理時間が延び
るのを防ぐことと、１ユーザが不当に長い時間メッセー
ジ送出処理を行い他のユーザに迷惑をかけるのを防ぐこ
とが出来る。さらにメッセージ送出処理を中断されたメ
ッセージ送出要求のＳＭＣＷは、ＳＭＣＷレジスタ４７
から読み出され、ソフトウェアにより主記憶上の所定領
域にキューイングされ、該ＮＩＡ３の内部に留まらない
ため、中断できる送出要求に限りが無い。そのため、例
えば送出要求１〜１０が長いＴＣＷチェインを有し、そ
れ以降の送出要求１１〜２０が短いＴＣＷチェインを有
しているような場合でも、送出要求１〜１０はタイムア
ウトが発生しメッセージ送出処理が中断されるため、送
出要求１１〜２０のメッセージ送出処理を不当に長い時
間待たせることなく開始することが出来る。またＴＣＷ
には該送出処理中断ビットを設けてある。ＴＣＷチェイ
ンが長くなるため、システム全体の処理時間を延ばした
り、他のユーザに迷惑をかけることがあらかじめわかっ
ている場合には、ＴＣＷチェイン中の適当なＴＣＷの該
送出処理中断ビットを“１”に設定しておくことで、メ
ッセージ送出処理を中断することができ、他のユーザに
迷惑をかけずに済む。

【００７２】本発明の実施の形態に於いては、メッセー
ジ送出処理を中断する条件として、ＴＣＷレジスタ制御
部４３内の送出時間計測タイマ４１０の値がタイムアウ
ト時間を超過した場合とＴＣＷの送出中断ビットが
“１”である場合との両方を採用しているが、どちらか
一方のみを採用することでもよい。また本発明の実施の
形態に於いては、ＮＩＡがメッセージ送出処理の中断を
ＰＵに割り込みにより報告したが、他の方法としては、
（１）ＮＩＡ内にＰＵがポーリングするレジスタを設
け、該レジスタにメッセージ送出処理の中断を示す値を
格納する方法と、（２）主記憶上にＰＵがポーリングす
る領域を設け、該領域にＮＩＡがメッセージ送出処理の
中断を示す値を格納する方法などが考えられる。さらに
本発明の実施の形態に於いては一つのＴＣＷにつき１メ
ッセージであったが、メッセージをより細かいパケット
に分割することでもよい。

【００７３】次に、本発明の他の実施の形態について説
明する。今までは、メッセージ送出を要求する場合、セ
ンダ５がメッセージ送出要求として受信するデータは仮
想ポート番号であったが、左程ユーザ間のプロテクショ
ンを保証しなくとも良い場合には、メッセージ送出要求
として先頭ＴＣＷアドレスを渡す方法もある。この場合
には、図２で示した仮想ポート、ＰＡＴが不要であり、
また、ＶＰＡリクエスト、先頭ＴＣＷアドレスリクエス
ト、先頭ＴＣＷアドレスライトリクエストが不要とな
る。それに伴いデータ種類識別信号デコーダ４０、ＤＭ
Ａリクエスト制御部４２、ＴＣＷレジスタ制御部４３の
構成、動作が簡単になる。また、ＳＭＣＷはＴＣＷレジ
スタ４６に保持された次ＴＣＷアドレスであり、ＳＭＣ
Ｗを伝える信号線はＴＣＷレジスタ４６とＳＭＣＷレジ
スタ４７との間で接続される。

【００７４】図１１に、この実施の形態のメッセージ送
出処理フローチャートを示す。Ｆ２００はメッセージ送
出処理を開始する信号である送出開始要求信号を発行す
るか否かを判定するステージである。Ｆ２０１は先頭Ｔ
ＣＷリクエストを発行してＴＣＷを取得するステージで
ある。Ｆ２０２は取得したＴＣＷからメッセージヘッダ
を生成し送出バッファ５０へ送出するステージである。
Ｆ２０３は該メッセージヘッダを送出バッファ５０へラ
イトし終えた後に、データリクエストと該データリクエ
ストにより取得したメッセージデータを送出バッファ５
０へライトすることとを並行して行うステージである。
Ｆ２０４はデータリクエストが終了したＴＣＷが、ＴＣ
Ｗチェインの最終ＴＣＷであるか否かを判定するステー
ジであり、最終ＴＣＷであればＦ２００に戻り、最終Ｔ
ＣＷでなければＦ２０５に行く。Ｆ２０５はメッセージ
送出処理を中断する条件が成立したか否かを判定するス
テージであり、中断条件が成立しなければＦ２００に戻
り、中断条件が成立すればＦ２０６に行く。Ｆ２０６は
ＴＣＷレジスタに保持されているＳＭＣＷ（次ＴＣＷア
ドレス）をＳＭＣＷレジスタへライトするステージであ
る。Ｆ２０７はメッセージ中断をＰＵに報告する割り込
みを発生するステージであり、割り込み処理後、Ｆ２０
０へ戻る。各ステージで行う処理は基本的に先の実施の
形態の場合と同じである。

【００７５】更に、ＴＣＷチェインを考慮しないシステ
ムに於いては、メッセージ送出要求として直接ＴＣＷを
渡す方法もある。この場合、送出要求キュー４５にＴＣ
Ｗが格納されるためＴＣＷレジスタ４６が不要になる。
また、必要なリクエストはデータリクエストのみであ
り、それに伴いデータ種類識別信号デコーダ４０、ＤＭ
Ａリクエスト制御部４２、ＴＣＷレジスタ制御部４３の
構成、動作が更に簡単になる。本実施の形態のシステム
では、ＴＣＷのメッセージをより細かなパケットに分割
することで、メッセージ送出処理の中断ができる。ま
た、ＳＭＣＷはＴＣＷであるが、送出要求として渡され
たＴＣＷと比べて、送出したパケットの分だけデータ先
頭アドレスと残りデータ長が更新されたものとなる。

【００７６】図１２に、この実施の形態のメッセージ送
出処理フローチャートを示す。Ｆ３００はメッセージ送
出処理を開始する信号である送出開始要求信号を発行す
るか否かを判定するステージである。Ｆ３０１はメッセ
ージ送出要求として取得したＴＣＷからメッセージヘッ
ダを生成し送出バッファ５０へライトするステージであ
る。Ｆ３０２はデータリクエストとデータリクエストに
より取得したメッセージデータを送出バッファ５０へラ
イトすることとを並行して行うステージである。Ｆ３０
３はデータリクエストが終了か否かを判定するステージ
であり、終了であればＦ３００に戻り、そうでなければ
Ｆ３０４に行く。Ｆ３０４はメッセージ送出処理を中断
する条件が成立したか否かを判定するステージであり、
中断条件が成立ししなければＦ３００に戻り、中断条件
が成立すればＦ３０５に行く。Ｆ３０５はＳＭＣＷ（Ｔ
ＣＷ）をＳＭＣＷレジスタへライトするステージであ
る。Ｆ３０６はメッセージ中断をＰＵに報告する割り込
みを発生するステージであり、割り込み処理後、Ｆ３０
０へ戻る。なお、本実施の形態でパケットのデータ領域
の大きさは、１回のデータリクエストで取得できるデー
タ量よりも小さいと仮定した。

【００７７】

【発明の効果】本発明によれば、任意の数のメッセージ
送出処理を中断及び再開できる並列計算機システムを実
現し、該並列計算機システムをマルチユーザ環境下で使
用する場合、一人のユーザがメッセージ送出処理を占有
することを防止できる。

【図面の簡単な説明】

【図１】本発明の並列計算機システムの実施の形態の全
体構成図である。

【図２】主記憶上にあるポート番号・仮想ポート先頭ア
ドレス対応テーブル（ＰＡＴ）及び仮想ポートとメッセ
ージ送出制御情報（ＴＣＷ）チェインの例を示す図であ
る。

【図３】ノード内のネットワークインタフェースアダプ
タのセンダの構成図である。

【図４】センダ内の送出要求キュー制御部の詳細図であ
る。

【図５】センダ内のＤＭＡリクエスト制御部の詳細図で
ある。

【図６】センダ内のＴＣＷレジスタ制御部の詳細図であ
る。

【図７】センダ内の送出バッファ制御部の詳細図であ
る。

【図８】本発明による一実施の形態におけるメッセージ
送出処理シーケンスのフローチャートである。

【図９】センダ内のＴＣＷレジスタの詳細図である。

【図１０】センダ内の送出バッファにライトされたメッ
セージの詳細図である。

【図１１】本発明による他の実施の形態におけるメッセ
ージ送出処理シーケンスのフローチャートである。

【図１２】本発明による更に他の実施の形態におけるメ
ッセージ送出処理シーケンスのフローチャートである。

【図１３】ＴＣＷレジスタ制御部内のリードアドレス・
ライトイネーブル・ライトアドレス（ＲＥＷ）生成回路
の入出力対応表である。

【符号の説明】

１ プロセッサユニット ２ 主記憶 ３ ネットワークインタフェースアダプタ（ＮＩＡ） ４ バス制御部 ５ センダ ６ レシーバ ７ ネットワーク ４０ データ種類識別信号デコーダ ４１ 送出要求キュー制御部 ４２ ＤＷＡリクエスト制御部 ４３ ＴＣＷレジスタ制御部 ４４ 送出バッファ制御部 ４５ 送出要求キュー ４６ ＴＣＷレジスタ ４７ ＳＭＣＷレジスタ ４８ ＳＭＣＷ有効ビット ４９ セレクタ ５０ 送出バッファ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プロセッサと、該プロセッサで処理する
   命令列やデータを格納する主記憶と、ネットワークとの
   メッセージ送受信を司どるネットワークインタフェース
   アダプタ（以下、ＮＩＡと称す）を具備する計算機にお
   いて、 ＮＩＡが、メッセージ送出処理中断条件の成立を検出す
   る手段と、前記メッセージ送出処理中断条件の成立を検
   出した場合に該メッセージ送出処理をメッセージ送出単
   位に中断する手段と、該中断されたメッセージ送出処理
   を再開する手段とを有することを特徴とする計算機。
2. 【請求項２】 請求項１記載の計算機において、主記憶
   に、中断されたメッセージ送出処理を再開するための制
   御情報（以下、ＳＭＣＷと称す）をキューイングし、プ
   ロセッサが該主記憶からＳＭＣＷを読み出してＮＩＡに
   送付することにより、該ＮＩＡで中断されたメッセージ
   送出処理を再開することを特徴とする計算機。
3. 【請求項３】 請求項１、２記載の計算機において、Ｎ
   ＩＡが、メッセージ送出処理の経過時間を計測するタイ
   マを有し、該経過時間があらかじめ定めた時間を超過し
   たことをメッセージ送出処理中断条件とすることを特徴
   とする計算機。
4. 【請求項４】 請求項１、２記載の計算機において、メ
   ッセージ送信のための制御情報（以下、ＴＣＷと称す）
   中にメッセージ送出中断ビットを設け、該ビットがメッ
   セージ送出中断を示すことをメッセージ送出処理中断条
   件とすることを特徴とする計算機。
5. 【請求項５】 請求項１乃至４記載の計算機において、
   ＮＩＡが、複数個のメッセージ送出処理要求を受け付け
   る手段を有し、メッセージ送出処理中断条件が成立し、
   かつ、メッセージ送出を行っているメッセージ送出処理
   要求の他にメッセージ送出処理要求がある場合に、メッ
   セージ送出処理を中断することを特徴とする計算機。
6. 【請求項６】 請求項１乃至５記載の計算機において、
   ＮＩＡが、ＳＭＣＷを一時保持する手段と、メッセージ
   送出処理を中断したことをプロセッサに割り込みにより
   報告する手段を有し、該割り込みによりプロセッサが所
   定ソフトウェアを起動し、該ソフトウェアにより前記Ｓ
   ＭＣＷを読み出して主記憶にキューイングすることを特
   徴とする計算機。
7. 【請求項７】 請求項１乃至６記載の構成の計算機が複
   数個、ネットワークを介して接続され、計算機間でメッ
   セージ送受信を行う並列計算機システムであって、各計
   算機において任意の数のメッセージ送出処理の中断およ
   び再開を可能としたことを特徴とする並列計算機システ
   ム。
8. 【請求項８】 複数の計算機がネットワークを介して接
   続され、計算機間でメッセージ送受信を行う並列計算機
   システムにおけるメッセージ送出処理方法であって、 メッセージ送出処理を実行し、該メッセージ送出処理を
   中断する必要があるか否か判定し、該メッセージ送出処
   理を中断する場合に該メッセージ送出処理をメッセージ
   送出単位に中断し、該中断したメッセージ送出処理を再
   開するための制御情報をキューイングすることを特徴と
   するメッセージ送出処理方法。