JPH11134201A - 割込ベクタアドレス生成装置及びマイクロコンピュータ - Google Patents
割込ベクタアドレス生成装置及びマイクロコンピュータInfo
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- JPH11134201A JPH11134201A JP9298432A JP29843297A JPH11134201A JP H11134201 A JPH11134201 A JP H11134201A JP 9298432 A JP9298432 A JP 9298432A JP 29843297 A JP29843297 A JP 29843297A JP H11134201 A JPH11134201 A JP H11134201A
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Abstract
(57)【要約】
【課題】 解析プログラムに従って不具合解析する場合
に、割込を加味した不具合解析を行うことができるよう
にする。 【解決手段】 ＣＰＵ２は、ＲＡＭ３に記憶された解析
プログラムの実行中に割込要因が発生したときは、ＲＯ
Ｍ４に記憶されたユーザプログラムの割込ベクタアドレ
スにアクセスする。デコーダ回路８は、ＣＰＵ２から割
込ベクタアドレスが出力されたときはハイレベル信号を
出力する。ＮＡＮＤ回路９は、割込ベクタ発生切替信号
がハイレベルの状態でデコーダ回路８からハイレベル信
号を入力したときは出力をローレベルとする。これによ
り、ＣＰＵ２から割込ベクタアドレスが出力されたとき
はＡＮＤ回路１０の出力（割込ベクタアドレスの上位４
ビットパターン）がローレベルに切替わるので、ＣＰＵ
２はＲＡＭ３に記憶された解析プログラムの割込ベクタ
アドレスにアクセスするようになる。
に、割込を加味した不具合解析を行うことができるよう
にする。 【解決手段】 ＣＰＵ２は、ＲＡＭ３に記憶された解析
プログラムの実行中に割込要因が発生したときは、ＲＯ
Ｍ４に記憶されたユーザプログラムの割込ベクタアドレ
スにアクセスする。デコーダ回路８は、ＣＰＵ２から割
込ベクタアドレスが出力されたときはハイレベル信号を
出力する。ＮＡＮＤ回路９は、割込ベクタ発生切替信号
がハイレベルの状態でデコーダ回路８からハイレベル信
号を入力したときは出力をローレベルとする。これによ
り、ＣＰＵ２から割込ベクタアドレスが出力されたとき
はＡＮＤ回路１０の出力（割込ベクタアドレスの上位４
ビットパターン）がローレベルに切替わるので、ＣＰＵ
２はＲＡＭ３に記憶された解析プログラムの割込ベクタ
アドレスにアクセスするようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵによる割込
処理に応じて所定の割込ベクタアドレスを発生する割込
ベクタアドレス生成装置及び当該割込ベクタアドレス生
成装置を備えたマイクロコンピュータに関する。
処理に応じて所定の割込ベクタアドレスを発生する割込
ベクタアドレス生成装置及び当該割込ベクタアドレス生
成装置を備えたマイクロコンピュータに関する。
【０００２】
【従来の技術】マイクロコンピュータ（以下、マイコン
と称する）が電子基板上に実装された状態で不具合が発
生した場合は、マイコンを電子基板から取外してマイコ
ン単体で解析を行ったり、マイコン内に内蔵されたシリ
アル通信を利用してＲＡＭ上に解析プログラムを転送
し、ＲＡＭ上の解析プログラムで実行させて不具合箇所
を特定するようにしている。
と称する）が電子基板上に実装された状態で不具合が発
生した場合は、マイコンを電子基板から取外してマイコ
ン単体で解析を行ったり、マイコン内に内蔵されたシリ
アル通信を利用してＲＡＭ上に解析プログラムを転送
し、ＲＡＭ上の解析プログラムで実行させて不具合箇所
を特定するようにしている。
【０００３】
【発明が解決しようとする課題】ところが、マイコン単
体で解析する場合には、システムが複雑化すると不具合
再現が困難となり、解析に長時間を要する。また、ＲＡ
Ｍ上の解析プログラムで不具合箇所を特定する場合に
は、システムに沿った解析を行うことはできるものの、
ＲＡＭ上の制限された解析プログラムで実行されるた
め、既にＲＯＭ上に実装されているユーザプログラムか
ら独立させるには割込処理を除いて解析を行わなくては
ならない。つまり、解析プログラムの実行中に割込要因
が発生したときはマイクロコンピュータのＣＰＵはＲＯ
Ｍ上のユーザプログラムの割込ベクタアドレスにアクセ
スすこるとにより割込処理ルーチンへ分岐し、ＲＡＭ上
の解析プログラムから離れて解析を続行できなくなるの
で、割込を加味した不具合解析を行うことができないと
いう欠点がある。
体で解析する場合には、システムが複雑化すると不具合
再現が困難となり、解析に長時間を要する。また、ＲＡ
Ｍ上の解析プログラムで不具合箇所を特定する場合に
は、システムに沿った解析を行うことはできるものの、
ＲＡＭ上の制限された解析プログラムで実行されるた
め、既にＲＯＭ上に実装されているユーザプログラムか
ら独立させるには割込処理を除いて解析を行わなくては
ならない。つまり、解析プログラムの実行中に割込要因
が発生したときはマイクロコンピュータのＣＰＵはＲＯ
Ｍ上のユーザプログラムの割込ベクタアドレスにアクセ
スすこるとにより割込処理ルーチンへ分岐し、ＲＡＭ上
の解析プログラムから離れて解析を続行できなくなるの
で、割込を加味した不具合解析を行うことができないと
いう欠点がある。
【０００４】本発明は上記事情に鑑みてなされたもの
で、その目的は、解析プログラムに従って不具合解析す
る場合に、割込を加味した不具合解析を行うことができ
る割込ベクタ発生装置及びマイクロコンピュータを提供
することにある。
で、その目的は、解析プログラムに従って不具合解析す
る場合に、割込を加味した不具合解析を行うことができ
る割込ベクタ発生装置及びマイクロコンピュータを提供
することにある。
【０００５】
【課題を解決するための手段】請求項１の発明によれ
ば、ＣＰＵは、割込要因に応じて割込処理を実行すると
きはユーザプログラム記憶用アドレス空間に設定された
所定の割込ベクタアドレスにアクセスする。このとき、
割込ベクタ検出回路は、ＣＰＵからのアドレスが所定の
割込ベクタアドレスであるので、割込検出指令を出力す
る。
ば、ＣＰＵは、割込要因に応じて割込処理を実行すると
きはユーザプログラム記憶用アドレス空間に設定された
所定の割込ベクタアドレスにアクセスする。このとき、
割込ベクタ検出回路は、ＣＰＵからのアドレスが所定の
割込ベクタアドレスであるので、割込検出指令を出力す
る。
【０００６】ここで、割込ベクタアドレス変換回路は、
通常においてはＣＰＵが割込ベクタアドレスにアクセス
することを有効化しているので、上述したようにＣＰＵ
がユーザプログラム記憶用アドレス空間に設定された割
込ベクタアドレスにアクセスしたときはＣＰＵはユーザ
プログラムへ移行する。
通常においてはＣＰＵが割込ベクタアドレスにアクセス
することを有効化しているので、上述したようにＣＰＵ
がユーザプログラム記憶用アドレス空間に設定された割
込ベクタアドレスにアクセスしたときはＣＰＵはユーザ
プログラムへ移行する。
【０００７】さて、ＣＰＵが割込処理を実行するときに
ユーザプログラムではなく解析プログラム上で行わせる
ときは、割込ベクタアドレス変換回路に対して割込ベク
タアドレス発生切替指令を与える。すると、割込ベクタ
アドレス変換回路は、割込ベクタ発生切替指令が与えら
れた状態で割込ベクタ検出回路から割込検出指令が与え
られたときは、ＣＰＵからのアドレスを解析プログラム
記憶用アドレス空間に設定さたれ所定の割込ベクタアド
レスに変換する。
ユーザプログラムではなく解析プログラム上で行わせる
ときは、割込ベクタアドレス変換回路に対して割込ベク
タアドレス発生切替指令を与える。すると、割込ベクタ
アドレス変換回路は、割込ベクタ発生切替指令が与えら
れた状態で割込ベクタ検出回路から割込検出指令が与え
られたときは、ＣＰＵからのアドレスを解析プログラム
記憶用アドレス空間に設定さたれ所定の割込ベクタアド
レスに変換する。
【０００８】これにより、ＣＰＵは、解析プログラム記
憶用アドレス空間に設定された所定の割込ベクタアドレ
スにアクセスするようになるので、割込処理をユーザプ
ログラムから解析プログラムに移行させることができ
る。
憶用アドレス空間に設定された所定の割込ベクタアドレ
スにアクセスするようになるので、割込処理をユーザプ
ログラムから解析プログラムに移行させることができ
る。
【０００９】請求項２の発明によれば、割込ベクタアド
レス変換回路は、割込ベクタ発生切替指令が与えられた
状態で割込ベクタ検出回路から割込検出指令が与えられ
たときは、ＣＰＵからの割込ベクタアドレスの所定の上
位アドレスのビットパターンを反転することにより解析
プログラムの所定の割込ベクタアドレスに変換する。こ
れにより、割込ベクタアドレス変換回路としては、ビッ
トパターンを反転する機能を持たせれば済むので、回路
構成を簡単化することができる。
レス変換回路は、割込ベクタ発生切替指令が与えられた
状態で割込ベクタ検出回路から割込検出指令が与えられ
たときは、ＣＰＵからの割込ベクタアドレスの所定の上
位アドレスのビットパターンを反転することにより解析
プログラムの所定の割込ベクタアドレスに変換する。こ
れにより、割込ベクタアドレス変換回路としては、ビッ
トパターンを反転する機能を持たせれば済むので、回路
構成を簡単化することができる。
【００１０】
【発明の実施の形態】以下、本発明をシングルチップマ
イクロコンピュータに適用した一実施例を図面を参照し
て説明する。図１はワンチップマイクロコンピュータの
構成のうち本発明に関連した構成を概略的に示してい
る。この図１において、マイクロコンピュータ１は１６
ビットのＣＰＵ２を主体として構成されており、そのデ
ータ端子Ｄ１５〜Ｄ０及びアドレス端子Ａ１１〜Ａ０は
内部データバス（アドレスバス及びデータバス）を介し
てＲＡＭ３、ＲＯＭ４、周辺回路５、シリアル通信回路
６と接続されている。
イクロコンピュータに適用した一実施例を図面を参照し
て説明する。図１はワンチップマイクロコンピュータの
構成のうち本発明に関連した構成を概略的に示してい
る。この図１において、マイクロコンピュータ１は１６
ビットのＣＰＵ２を主体として構成されており、そのデ
ータ端子Ｄ１５〜Ｄ０及びアドレス端子Ａ１１〜Ａ０は
内部データバス（アドレスバス及びデータバス）を介し
てＲＡＭ３、ＲＯＭ４、周辺回路５、シリアル通信回路
６と接続されている。
【００１１】シリアル通信回路６は、シリアル送信端子
６ａ及びシリアル受信端子６ｂを有しており、これらの
端子６ａ，６ｂを通じてＲＡＭ３上に解析プログラムを
転送することができる。
６ａ及びシリアル受信端子６ｂを有しており、これらの
端子６ａ，６ｂを通じてＲＡＭ３上に解析プログラムを
転送することができる。
【００１２】また、ＣＰＵ２のアドレス端子Ａ１５〜Ａ
０はベクタアドレス生成回路７と接続されている。この
ベクタアドレス生成回路７は、ＣＰＵ２からのベクタア
ドレスに基づいて所定のベクタアドレスを生成してアド
レスバスに出力するものである。
０はベクタアドレス生成回路７と接続されている。この
ベクタアドレス生成回路７は、ＣＰＵ２からのベクタア
ドレスに基づいて所定のベクタアドレスを生成してアド
レスバスに出力するものである。
【００１３】即ち、ベクタアドレス生成回路７におい
て、割込ベクタＲＯＭ領域デコーダ回路８にはＣＰＵ２
のアドレス端子Ａ１５〜Ａ０が接続されている。この割
込ベクタＲＯＭ領域デコーダ回路８は、アドレス端子Ａ
１５〜Ａ１０が［ＦＦ００］ｈ、「ＦＦ０２］ｈ、［Ｆ
Ｆ０４］ｈとなったときにハイレベルの割込検出指令を
ＮＡＮＤ回路９の一方の入力端子に出力する。
て、割込ベクタＲＯＭ領域デコーダ回路８にはＣＰＵ２
のアドレス端子Ａ１５〜Ａ０が接続されている。この割
込ベクタＲＯＭ領域デコーダ回路８は、アドレス端子Ａ
１５〜Ａ１０が［ＦＦ００］ｈ、「ＦＦ０２］ｈ、［Ｆ
Ｆ０４］ｈとなったときにハイレベルの割込検出指令を
ＮＡＮＤ回路９の一方の入力端子に出力する。
【００１４】ＮＡＮＤ回路９の他方の入力端子は外部端
子と接続されており、この外部端子を通じて割込ベクタ
発生切替信号が与えられるようになっている。４個のＡ
ＮＤ回路１０の一方の入力端子はＣＰＵ２のアドレス端
子Ａ１５〜Ａ１２と夫々接続され、他方の入力端子はＮ
ＡＮＤ回路９の出力端子と接続されている。そして、Ａ
ＮＤ回路１０の出力端子はアドレスバスを介して各回路
と接続されている。
子と接続されており、この外部端子を通じて割込ベクタ
発生切替信号が与えられるようになっている。４個のＡ
ＮＤ回路１０の一方の入力端子はＣＰＵ２のアドレス端
子Ａ１５〜Ａ１２と夫々接続され、他方の入力端子はＮ
ＡＮＤ回路９の出力端子と接続されている。そして、Ａ
ＮＤ回路１０の出力端子はアドレスバスを介して各回路
と接続されている。
【００１５】図２はＣＰＵ２がアクセス可能なアドレス
空間を示している。この図２において、ＣＰＵ２のアド
レス空間において、［００００］ｈ〜［０７ＦＦ］ｈ番
地がＩＯ領域に設定され、［０８００］ｈ〜［３ＦＦ
Ｆ］ｈ番地がＲＡＭ領域に設定され、［４０００］ｈ〜
［ＦＦＦＦ］ｈ番地がＲＯＭ領域に設定されている。
空間を示している。この図２において、ＣＰＵ２のアド
レス空間において、［００００］ｈ〜［０７ＦＦ］ｈ番
地がＩＯ領域に設定され、［０８００］ｈ〜［３ＦＦ
Ｆ］ｈ番地がＲＡＭ領域に設定され、［４０００］ｈ〜
［ＦＦＦＦ］ｈ番地がＲＯＭ領域に設定されている。
【００１６】ＲＯＭ４にはユーザプログラムが格納され
ており、このユーザプログラムにおける［ＦＦ００］ｈ
番地が通常動作時のスタートベクタに設定され、［ＦＦ
０２］ｈ番地が通常動作時のタイマ割込ベクタに設定さ
れ、［ＦＦ０４］ｈ番地が通常動作時のＮＭＩ（Non Ma
skable Interrupt）割込ベクタに設定されている。
ており、このユーザプログラムにおける［ＦＦ００］ｈ
番地が通常動作時のスタートベクタに設定され、［ＦＦ
０２］ｈ番地が通常動作時のタイマ割込ベクタに設定さ
れ、［ＦＦ０４］ｈ番地が通常動作時のＮＭＩ（Non Ma
skable Interrupt）割込ベクタに設定されている。
【００１７】ＲＡＭ３には、ＣＰＵ２によりユーザプロ
グラムが実行されるのに伴ってワーキングデータが格納
される。このＲＡＭ３には、動作解析時は解析プログラ
ムが通信により格納されるようになっており、その解析
プログラムにおける［０Ｆ００］ｈ番地が解析動作時の
スタートベクタに設定され、［０Ｆ０２］ｈ番地が解析
動作時のタイマ割込ベクタに設定され、［０Ｆ０４］ｈ
番地が解析動作時のＮＭＩ割込ベクタに設定されてい
る。
グラムが実行されるのに伴ってワーキングデータが格納
される。このＲＡＭ３には、動作解析時は解析プログラ
ムが通信により格納されるようになっており、その解析
プログラムにおける［０Ｆ００］ｈ番地が解析動作時の
スタートベクタに設定され、［０Ｆ０２］ｈ番地が解析
動作時のタイマ割込ベクタに設定され、［０Ｆ０４］ｈ
番地が解析動作時のＮＭＩ割込ベクタに設定されてい
る。
【００１８】ここで、スタートベクタとは、リセット解
除後に最初に設定されるベクタで、プログラムの先頭番
地にジャンプする処理を実行する。また、タイマ割込ベ
クタは、例えばタイマのカウント値のオーバフロー時に
発生するベクタで、タイマがオーバフローしたときは、
次はシステム的にどのような処理が必要かによってその
動作内容が決まる。ＮＭＩ割込は、ＣＰＵ２が有するＮ
ＭＩ端子から信号が入力したときに発生するベクタで、
割込マスクが無効化されており非常に優先順位の高い割
込であり、システム的に致命的な場合に行われるもので
ある。尚、上述したベクタとは、割込プログラムのジャ
ンプ先のアドレスのことであり、ＣＰＵ２は、ベクタが
示すアドレスにジャンプするようになっている。
除後に最初に設定されるベクタで、プログラムの先頭番
地にジャンプする処理を実行する。また、タイマ割込ベ
クタは、例えばタイマのカウント値のオーバフロー時に
発生するベクタで、タイマがオーバフローしたときは、
次はシステム的にどのような処理が必要かによってその
動作内容が決まる。ＮＭＩ割込は、ＣＰＵ２が有するＮ
ＭＩ端子から信号が入力したときに発生するベクタで、
割込マスクが無効化されており非常に優先順位の高い割
込であり、システム的に致命的な場合に行われるもので
ある。尚、上述したベクタとは、割込プログラムのジャ
ンプ先のアドレスのことであり、ＣＰＵ２は、ベクタが
示すアドレスにジャンプするようになっている。
【００１９】次に上記構成の作用について説明する。Ｃ
ＰＵ２の不具合動作を解析するときは、ＲＡＭ３上に解
析プログラムをシリアル通信回路６を通じて転送して記
憶させてからその解析プログラムを動作させる。
ＰＵ２の不具合動作を解析するときは、ＲＡＭ３上に解
析プログラムをシリアル通信回路６を通じて転送して記
憶させてからその解析プログラムを動作させる。
【００２０】さて、解析プログラムの実行中に周辺回路
５或いはシリアル通信回路６から割込が要求されたとき
は、ＣＰＵ２は、割込要因に対応して割込ベクタを発生
させる。
５或いはシリアル通信回路６から割込が要求されたとき
は、ＣＰＵ２は、割込要因に対応して割込ベクタを発生
させる。
【００２１】即ち、ＣＰＵ２は、割込ベクタとしてスタ
ートベクタ、タイマ割込ベクタ、ＮＭＩ割込ベクタが設
定されており、スタートベクタを発生するときは［ＦＦ
００］ｈをアドレスとして出力し、タイマ割込ベクタを
発生するときは［ＦＦ０２］ｈをアドレスとして出力と
し、ＮＭＩ割込ベクタを発生するときは［ＦＦ０４］ｈ
をアドレスとして出力する。
ートベクタ、タイマ割込ベクタ、ＮＭＩ割込ベクタが設
定されており、スタートベクタを発生するときは［ＦＦ
００］ｈをアドレスとして出力し、タイマ割込ベクタを
発生するときは［ＦＦ０２］ｈをアドレスとして出力と
し、ＮＭＩ割込ベクタを発生するときは［ＦＦ０４］ｈ
をアドレスとして出力する。
【００２２】ここで、ＣＰＵ２がタイマ割込処理を実行
する際の動作について説明する。ＣＰＵ２は、タイマの
カウント値がオーバフローすることによりタイマ割込要
因信号が入力したときは、［ＦＦ０２］ｈをアドレスと
して出力する（図３参照）。すると、割込ベクタＲＯＭ
領域デコーダ回路８は、アドレスが［ＦＦ０２］ｈとな
ることによりＮＡＮＤ回路９にハイレベルの割込検出指
令を出力する。
する際の動作について説明する。ＣＰＵ２は、タイマの
カウント値がオーバフローすることによりタイマ割込要
因信号が入力したときは、［ＦＦ０２］ｈをアドレスと
して出力する（図３参照）。すると、割込ベクタＲＯＭ
領域デコーダ回路８は、アドレスが［ＦＦ０２］ｈとな
ることによりＮＡＮＤ回路９にハイレベルの割込検出指
令を出力する。
【００２３】このとき、ＮＡＮＤ回路９の一方の入力端
子がハイレベルとなるものの、他方の入力端子に入力し
ている割込ベクタ発生切替信号はローレベルのままであ
るので、ＮＡＮＤ回路９からはハイレベル信号が出力さ
れている。従って、ＣＰＵ２からアドレスとして［ＦＦ
０２］ｈが出力されたときは、全てのＡＮＤ回路１０の
入力端子はハイレベルとなるので、ＡＮＤ回路１０から
はハイレベル信号が出力される。
子がハイレベルとなるものの、他方の入力端子に入力し
ている割込ベクタ発生切替信号はローレベルのままであ
るので、ＮＡＮＤ回路９からはハイレベル信号が出力さ
れている。従って、ＣＰＵ２からアドレスとして［ＦＦ
０２］ｈが出力されたときは、全てのＡＮＤ回路１０の
入力端子はハイレベルとなるので、ＡＮＤ回路１０から
はハイレベル信号が出力される。
【００２４】要するに、ＣＰＵ２からアドレスとして
［ＦＦ０２］ｈが出力されたときは、ベクタアドレス生
成回路７の存在にかかわらずアドレスバスに［ＦＦ０
２］ｈが出力されることになる。
［ＦＦ０２］ｈが出力されたときは、ベクタアドレス生
成回路７の存在にかかわらずアドレスバスに［ＦＦ０
２］ｈが出力されることになる。
【００２５】以上の動作により、ＣＰＵ２は、ＲＯＭ領
域の［ＦＦ０２］ｈ番地に記憶されている通常動作時タ
イマ割込ベクタに基づいてタイマ割込処理に移行する。
これにより、タイマがオーバフローしたときの次の処理
に移行するようになる。
域の［ＦＦ０２］ｈ番地に記憶されている通常動作時タ
イマ割込ベクタに基づいてタイマ割込処理に移行する。
これにより、タイマがオーバフローしたときの次の処理
に移行するようになる。
【００２６】ところで、上述したように解析プログラム
の実行時に割込要因が発生したときは、通常の割込処理
に移行してしまい、解析動作が不可能となってしまう。
の実行時に割込要因が発生したときは、通常の割込処理
に移行してしまい、解析動作が不可能となってしまう。
【００２７】そこで、本実施例では、次のようにして割
込要因が発生したときはＣＰＵ２が解析用の割込処理を
実行するようにした。即ち、解析用の割込処理の実行を
希望するときは、ＮＡＮＤ回路９と接続された外部端子
に与えられている割込ベクタ発生切替信号をハイレベル
に切替える（図４参照）。
込要因が発生したときはＣＰＵ２が解析用の割込処理を
実行するようにした。即ち、解析用の割込処理の実行を
希望するときは、ＮＡＮＤ回路９と接続された外部端子
に与えられている割込ベクタ発生切替信号をハイレベル
に切替える（図４参照）。
【００２８】すると、ＮＡＮＤ回路９の出力端子の信号
レベルがローレベルとなるので、上述したようにタイマ
がオーバフローすることによりＣＰＵ２から［ＦＦ０
２］ｈがアドレスとして出力されるにしても、ＡＮＤ回
路１０の出力はローレベルとなる。
レベルがローレベルとなるので、上述したようにタイマ
がオーバフローすることによりＣＰＵ２から［ＦＦ０
２］ｈがアドレスとして出力されるにしても、ＡＮＤ回
路１０の出力はローレベルとなる。
【００２９】以上の動作により、ベクタアドレス生成回
路７からはアドレスＡ１５〜Ａ１２としてローレベルが
出力されるので、アドレスは［０Ｆ０２］ｈに変換され
ることになる。
路７からはアドレスＡ１５〜Ａ１２としてローレベルが
出力されるので、アドレスは［０Ｆ０２］ｈに変換され
ることになる。
【００３０】ここで、図２に示すようにアドレス空間の
［０Ｆ０２］ｈ番地はＲＡＭ領域であり、解析プログラ
ムにおける解析動作時のタイマ割込ベクタに設定されて
いるので、ＣＰＵ２は、解析動作時の割込ベクタによっ
て設定されたアドレスに移行することによりタイマ動作
解析用の処理を実行するようになる。
［０Ｆ０２］ｈ番地はＲＡＭ領域であり、解析プログラ
ムにおける解析動作時のタイマ割込ベクタに設定されて
いるので、ＣＰＵ２は、解析動作時の割込ベクタによっ
て設定されたアドレスに移行することによりタイマ動作
解析用の処理を実行するようになる。
【００３１】同様にして、ＣＰＵ２は、割込要因の発生
によりスタート割込或いはＮＭＩ割込処理を実行すると
きは、割込ベクタ発生切替信号の信号レベルに基づいて
通常動作用の割込と解析用の割込とを選択的に実行する
ことができる。
によりスタート割込或いはＮＭＩ割込処理を実行すると
きは、割込ベクタ発生切替信号の信号レベルに基づいて
通常動作用の割込と解析用の割込とを選択的に実行する
ことができる。
【００３２】上記構成のものによれば、ベクタアドレス
生成回路７は、ＣＰＵ２から割込用のアドレスが出力さ
れたときは、割込ベクタ発生切替信号の信号レベルに応
じてユーザプログラム中の割込処理若しくは解析プログ
ラム中の割込処理を選択的に実行するので、ＣＰＵ２に
よる割込処理を任意に切替えることができる。従って、
割込要因に応じてＣＰＵが割込処理を実行するときは通
常動作時の割込処理しか実行できない構成とは違って、
割込処理に応じた解析が可能となり、ＣＰＵ２の動作解
析の精度を高めることができる。
生成回路７は、ＣＰＵ２から割込用のアドレスが出力さ
れたときは、割込ベクタ発生切替信号の信号レベルに応
じてユーザプログラム中の割込処理若しくは解析プログ
ラム中の割込処理を選択的に実行するので、ＣＰＵ２に
よる割込処理を任意に切替えることができる。従って、
割込要因に応じてＣＰＵが割込処理を実行するときは通
常動作時の割込処理しか実行できない構成とは違って、
割込処理に応じた解析が可能となり、ＣＰＵ２の動作解
析の精度を高めることができる。
【００３３】また、ベクタアドレス生成回路７は、割込
ベクタＲＯＭ領域デコーダ回路８及びＮＡＮＤ回路９並
びにＡＮＤ回路１０という簡単なデジタル回路から構成
されているので、回路構成を簡単化することができる。
ベクタＲＯＭ領域デコーダ回路８及びＮＡＮＤ回路９並
びにＡＮＤ回路１０という簡単なデジタル回路から構成
されているので、回路構成を簡単化することができる。
【００３４】本発明は上記実施例にのみ限定されるもの
ではなく、次のように変形または拡張できる。割込ベク
タＲＯＭ発生切替信号入力用の外部端子を設ける構成に
代えて、マイクロコンピュータ内にベクタ発生切替制御
レジスタを設け、ＣＰＵ２からデータ（１ｏｒ０）を書
込むことによりベクタアドレス生成回路７にレベル信号
を与えるように構成してもよい。アドレス空間として
は、ＲＡＭ領域をＲＯＭ領域よりも上位アドレスに設定
するようにしてもよい。
ではなく、次のように変形または拡張できる。割込ベク
タＲＯＭ発生切替信号入力用の外部端子を設ける構成に
代えて、マイクロコンピュータ内にベクタ発生切替制御
レジスタを設け、ＣＰＵ２からデータ（１ｏｒ０）を書
込むことによりベクタアドレス生成回路７にレベル信号
を与えるように構成してもよい。アドレス空間として
は、ＲＡＭ領域をＲＯＭ領域よりも上位アドレスに設定
するようにしてもよい。
【図１】本発明の一実施例における全体構成を示す概略
図
図
【図２】ＣＰＵのアドレス空間を示す模式図
【図３】割込ベクタ発生切替信号がローレベルの場合の
信号波形図
信号波形図
【図４】割込ベクタ発生切替信号がハイレベルの場合の
信号波形図
信号波形図
１はシングルチップコンピュータ、２はＣＰＵ、３はＲ
ＡＭ、４はＲＯＭ、５は周辺回路、６はシリアル通信回
路、７はベクタアドレス生成回路、８は割込ベクタＲＯ
Ｍ領域デコーダ回路（割込ベクタ検出回路）、９はＮＡ
ＮＤ回路（割込ベクタアドレス変換回路）、１０はＡＮ
Ｄ回路（割込ベクタアドレス変換回路）である。
ＡＭ、４はＲＯＭ、５は周辺回路、６はシリアル通信回
路、７はベクタアドレス生成回路、８は割込ベクタＲＯ
Ｍ領域デコーダ回路（割込ベクタ検出回路）、９はＮＡ
ＮＤ回路（割込ベクタアドレス変換回路）、１０はＡＮ
Ｄ回路（割込ベクタアドレス変換回路）である。
Claims (3)
- 【請求項１】 ＣＰＵがアクセスしたアドレスがユーザ
プログラム記憶用アドレス空間に設定された所定の割込
ベクタアドレスであったときは割込検出指令を出力する
割込ベクタ検出回路と、 通常においては前記ＣＰＵが割込ベクタアドレスにアク
セスすることを有効化すると共に、外部から割込ベクタ
発生切替指令が与えられた状態で前記割込ベクタ検出回
路から割込検出指令が与えられたときは、前記ＣＰＵか
らの割込ベクタアドレスを解析プログラム記憶用アドレ
ス空間に設定された所定の割込ベクタアドレスに変換す
る割込ベクタアドレス変換回路とを備えたことを特徴と
する割込ベクタアドレス生成装置。 - 【請求項２】 前記割込アドレス変換回路は、前記ＣＰ
Ｕからの割込ベクタアドレスの所定の上位ビットパター
ンを反転することにより解析プログラムの所定の割込ベ
クタアドレスに変換することを特徴とする請求項１記載
の割込ベクタアドレス生成装置。 - 【請求項３】 請求項１または２の割込ベクタアドレス
生成装置を備えたことを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29843297A JP3820707B2 (ja) | 1997-10-30 | 1997-10-30 | 割込ベクタアドレス生成装置及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29843297A JP3820707B2 (ja) | 1997-10-30 | 1997-10-30 | 割込ベクタアドレス生成装置及びマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134201A true JPH11134201A (ja) | 1999-05-21 |
| JP3820707B2 JP3820707B2 (ja) | 2006-09-13 |
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ID=17859639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29843297A Expired - Fee Related JP3820707B2 (ja) | 1997-10-30 | 1997-10-30 | 割込ベクタアドレス生成装置及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3820707B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
-
1997
- 1997-10-30 JP JP29843297A patent/JP3820707B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3820707B2 (ja) | 2006-09-13 |
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