JPH11126884A - 容量素子およびその製造方法 - Google Patents
容量素子およびその製造方法Info
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- JPH11126884A JPH11126884A JP9293045A JP29304597A JPH11126884A JP H11126884 A JPH11126884 A JP H11126884A JP 9293045 A JP9293045 A JP 9293045A JP 29304597 A JP29304597 A JP 29304597A JP H11126884 A JPH11126884 A JP H11126884A
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Landscapes
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Abstract
(57)【要約】
【課題】 高誘電体薄膜を用いた容量素子において、高
誘電体薄膜の高温焼結時や容量素子形成後の高温アニー
ル時に上下電極の周辺エッジ部分で発生する強いストレ
スが高誘電体薄膜にかかることを防止し、容量素子自体
の特性が劣化することを抑制する。 【解決手段】 高誘電体薄膜４の周囲を、高温処理時の
ストレスの発生が、高誘電体薄膜４に比べて小さい材質
の絶縁体薄膜５で覆い、第一の白金膜３および第二の白
金膜６の周辺エッジ部分を高誘電体薄膜４と接すること
なく、絶縁体薄膜５上に位置させる構成とする。
誘電体薄膜の高温焼結時や容量素子形成後の高温アニー
ル時に上下電極の周辺エッジ部分で発生する強いストレ
スが高誘電体薄膜にかかることを防止し、容量素子自体
の特性が劣化することを抑制する。 【解決手段】 高誘電体薄膜４の周囲を、高温処理時の
ストレスの発生が、高誘電体薄膜４に比べて小さい材質
の絶縁体薄膜５で覆い、第一の白金膜３および第二の白
金膜６の周辺エッジ部分を高誘電体薄膜４と接すること
なく、絶縁体薄膜５上に位置させる構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、高い誘電率を有する誘
電体薄膜（以下、高誘電体薄膜と記す）を上電極および
下電極で挟んで形成した容量素子およびその製造方法に
関するものである。
電体薄膜（以下、高誘電体薄膜と記す）を上電極および
下電極で挟んで形成した容量素子およびその製造方法に
関するものである。
【０００２】
【従来の技術】近年、高誘電体薄膜は、不揮発性ＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や高集
積ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓＭｅｍｏｒｙ）におけるデータ保持のための容量素
子に用いる容量絶縁膜としての応用を目指して研究が盛
んに行われている。高誘電体薄膜のうち、特に高い誘電
率（従来のシリコン酸化膜に比べて誘電率が１〜２桁以
上大きいもの）及び自発分極を有するものについては、
強誘電体薄膜と呼ばれ、高集積化、微細化に有利である
こと、また電圧が０でも電荷を保持しているため不揮発
性のメモリを実現できることなどから、特に注目を集め
ている。
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や高集
積ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓＭｅｍｏｒｙ）におけるデータ保持のための容量素
子に用いる容量絶縁膜としての応用を目指して研究が盛
んに行われている。高誘電体薄膜のうち、特に高い誘電
率（従来のシリコン酸化膜に比べて誘電率が１〜２桁以
上大きいもの）及び自発分極を有するものについては、
強誘電体薄膜と呼ばれ、高集積化、微細化に有利である
こと、また電圧が０でも電荷を保持しているため不揮発
性のメモリを実現できることなどから、特に注目を集め
ている。
【０００３】以下に、従来の容量素子について説明す
る。図８は従来の容量素子の要部断面図であり、集積回
路が形成された半導体基板上に形成した例について示す
ものである。図８に示すように従来の素子は、集積回路
が作り込まれた支持基板１の上に選択的にチタニウム
（以下、Ｔｉと記す）膜２および第一の白金（以下、Ｐ
ｔと記す）膜３が蒸着法またはスパッタ法を用いて形成
されており、その上に例えば（Ｂａx Ｓｒ1-x ）ＴｉＯ
3 膜からなる高誘電体薄膜４が塗布法、スパッタ法また
はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法を用いて形成されている。この高誘電体
薄膜４は高温で焼成されたものである。その上に第二の
Ｐｔ膜６が第一のＰｔ膜３および高誘電体薄膜４と同一
の形状で形成されている。
る。図８は従来の容量素子の要部断面図であり、集積回
路が形成された半導体基板上に形成した例について示す
ものである。図８に示すように従来の素子は、集積回路
が作り込まれた支持基板１の上に選択的にチタニウム
（以下、Ｔｉと記す）膜２および第一の白金（以下、Ｐ
ｔと記す）膜３が蒸着法またはスパッタ法を用いて形成
されており、その上に例えば（Ｂａx Ｓｒ1-x ）ＴｉＯ
3 膜からなる高誘電体薄膜４が塗布法、スパッタ法また
はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法を用いて形成されている。この高誘電体
薄膜４は高温で焼成されたものである。その上に第二の
Ｐｔ膜６が第一のＰｔ膜３および高誘電体薄膜４と同一
の形状で形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、第一のＰｔ膜３および第二のＰｔ膜６の
の周辺エッジ部分は、高誘電体薄膜４に接するように形
成されている。このため、第一のＰｔ膜３および第二の
Ｐｔ膜６は、高誘電体薄膜４の高温焼結時あるいは容量
素子形成後の高温アニール処理時において、特にそのエ
ッジ部分で強いストレスが発生することが知られてい
る。したがって、このストレスにより高誘電体薄膜の特
性が劣化するという課題を有している。
来の構成では、第一のＰｔ膜３および第二のＰｔ膜６の
の周辺エッジ部分は、高誘電体薄膜４に接するように形
成されている。このため、第一のＰｔ膜３および第二の
Ｐｔ膜６は、高誘電体薄膜４の高温焼結時あるいは容量
素子形成後の高温アニール処理時において、特にそのエ
ッジ部分で強いストレスが発生することが知られてい
る。したがって、このストレスにより高誘電体薄膜の特
性が劣化するという課題を有している。
【０００５】本発明はこのような従来の容量素子の特性
が劣化するという課題を考慮し、金属膜のエッジ部分に
発生する強いストレスが高誘電体薄膜にかからないよう
にすることによって、特性が劣化することを抑制する容
量素子およびその製造方法を提供することを目的とする
ものである。
が劣化するという課題を考慮し、金属膜のエッジ部分に
発生する強いストレスが高誘電体薄膜にかからないよう
にすることによって、特性が劣化することを抑制する容
量素子およびその製造方法を提供することを目的とする
ものである。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の本発明は、支持基板の一表面に形成
された第一の金属膜と、前記第一の金属膜上に形成され
た高誘電体薄膜と、前記高誘電体薄膜上に形成された第
二の金属膜とを備え、前記第一および第二の金属膜の周
辺エッジ部分は、前記高誘電体薄膜と接していないこと
を特徴とする容量素子である。
ために、請求項１の本発明は、支持基板の一表面に形成
された第一の金属膜と、前記第一の金属膜上に形成され
た高誘電体薄膜と、前記高誘電体薄膜上に形成された第
二の金属膜とを備え、前記第一および第二の金属膜の周
辺エッジ部分は、前記高誘電体薄膜と接していないこと
を特徴とする容量素子である。
【０００７】すなわち、高誘電体薄膜が第一および第二
の金属膜のいずれの膜の周辺エッジ部分とも接していな
い構成を備えていることによって、金属膜の周辺エッジ
部分で発生する強いストレスが高誘電体薄膜にかかるこ
とを防止し、高誘電体薄膜の特性が劣化することを抑制
することができる。
の金属膜のいずれの膜の周辺エッジ部分とも接していな
い構成を備えていることによって、金属膜の周辺エッジ
部分で発生する強いストレスが高誘電体薄膜にかかるこ
とを防止し、高誘電体薄膜の特性が劣化することを抑制
することができる。
【０００８】また、請求項４の本発明は、支持基板の一
表面に第一の金属膜を形成し、その上に高誘電体薄膜を
形成する高誘電体薄膜形成工程と、前記高誘電体薄膜形
成工程の後、前記高誘電体薄膜をパターンニングするパ
ターンニング工程と、前記パターンニング工程の後、前
記高誘電体薄膜の周囲を取り囲むように絶縁体薄膜を形
成する絶縁体薄膜形成工程と、前記絶縁体薄膜形成工程
の後、前記高誘電体薄膜を高温焼結する高温焼結工程
と、前記高温焼結工程の後、第二の金属膜を形成する第
二金属膜形成工程とを備え、前記絶縁体薄膜の材質は、
高温処理時に前記第一および第二の金属膜の周辺エッジ
部分に発生するストレスが、前記高誘電体薄膜にかかる
ことを抑制するものであることを特徴とする容量素子の
製造方法である。
表面に第一の金属膜を形成し、その上に高誘電体薄膜を
形成する高誘電体薄膜形成工程と、前記高誘電体薄膜形
成工程の後、前記高誘電体薄膜をパターンニングするパ
ターンニング工程と、前記パターンニング工程の後、前
記高誘電体薄膜の周囲を取り囲むように絶縁体薄膜を形
成する絶縁体薄膜形成工程と、前記絶縁体薄膜形成工程
の後、前記高誘電体薄膜を高温焼結する高温焼結工程
と、前記高温焼結工程の後、第二の金属膜を形成する第
二金属膜形成工程とを備え、前記絶縁体薄膜の材質は、
高温処理時に前記第一および第二の金属膜の周辺エッジ
部分に発生するストレスが、前記高誘電体薄膜にかかる
ことを抑制するものであることを特徴とする容量素子の
製造方法である。
【０００９】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００１０】図１は、本発明の第一の実施の形態におけ
る容量素子の要部断面図である。
る容量素子の要部断面図である。
【００１１】図２は、本発明の第一の実施の形態におけ
る容量素子の高誘電体薄膜および絶縁体薄膜表面での要
部平面図である。
る容量素子の高誘電体薄膜および絶縁体薄膜表面での要
部平面図である。
【００１２】図１および図２において、１は集積回路が
作り込まれた支持基板、２は支持基板１上に形成された
Ｔｉ膜、３はＴｉ膜２上にＴｉ膜と同一形状で形成され
た第一のＰｔ膜、４は第一のＰｔ膜３上に形成された高
誘電体薄膜、５は第一のＰｔ膜３上に形成された高誘電
体薄膜４の周囲を取り囲むように形成された絶縁体薄
膜、６は高誘電体薄膜４および絶縁体薄膜５上に形成さ
れた第二のＰｔ膜である。高誘電体薄膜４の材質は、例
えば（Ｂａx Ｓｒ1-x ）ＴｉＯ3 である。絶縁体薄膜５
の材質は、例えばＣＶＤ法を用いてＴＥＯＳ等から生成
されるものであり、後述する製造時の高温処理時に、Ｔ
ｉ膜２、第一のＰｔ膜３および第二のＰｔ膜６の周辺エ
ッジ部分に発生するストレスが、高誘電体薄膜４にかか
ることを抑制するものである。なお、Ｔｉ膜２は、支持
基板１と第一のＰｔ膜３との接合性が悪いときの対策と
して形成されるものであり、前記接合性が良好な場合
は、省略されても差し支えない。
作り込まれた支持基板、２は支持基板１上に形成された
Ｔｉ膜、３はＴｉ膜２上にＴｉ膜と同一形状で形成され
た第一のＰｔ膜、４は第一のＰｔ膜３上に形成された高
誘電体薄膜、５は第一のＰｔ膜３上に形成された高誘電
体薄膜４の周囲を取り囲むように形成された絶縁体薄
膜、６は高誘電体薄膜４および絶縁体薄膜５上に形成さ
れた第二のＰｔ膜である。高誘電体薄膜４の材質は、例
えば（Ｂａx Ｓｒ1-x ）ＴｉＯ3 である。絶縁体薄膜５
の材質は、例えばＣＶＤ法を用いてＴＥＯＳ等から生成
されるものであり、後述する製造時の高温処理時に、Ｔ
ｉ膜２、第一のＰｔ膜３および第二のＰｔ膜６の周辺エ
ッジ部分に発生するストレスが、高誘電体薄膜４にかか
ることを抑制するものである。なお、Ｔｉ膜２は、支持
基板１と第一のＰｔ膜３との接合性が悪いときの対策と
して形成されるものであり、前記接合性が良好な場合
は、省略されても差し支えない。
【００１３】すなわち、本実施の形態の構成において
は、金属膜のエッジ部分に発生する強いストレスが高誘
電体薄膜にかからないようにすることによって、特性が
劣化することを抑制する以下に、本実施の形態における
容量素子の製造方法を図面を参照して説明する。
は、金属膜のエッジ部分に発生する強いストレスが高誘
電体薄膜にかからないようにすることによって、特性が
劣化することを抑制する以下に、本実施の形態における
容量素子の製造方法を図面を参照して説明する。
【００１４】図３〜図７は、本実施の形態における容量
素子の製造方法における工程順断面図である。
素子の製造方法における工程順断面図である。
【００１５】図３に示すように、集積回路が作り込まれ
た支持基板１の上に例えば膜厚１０〜４０ｎｍのＴｉ膜
２と膜厚１００〜３００ｎｍの第一のＰｔ膜３を連続的
に蒸着法またはスパッタ法により形成する。続いてこの
第一のＰｔ膜３を覆って例えば（Ｂａx Ｓｒ1-x ）Ｔｉ
Ｏ3 膜等の高誘電体薄膜４を塗布法、ＣＶＤ法またはス
パッタ法を用いて２０〜３００ｎｍの厚さに形成する。
た支持基板１の上に例えば膜厚１０〜４０ｎｍのＴｉ膜
２と膜厚１００〜３００ｎｍの第一のＰｔ膜３を連続的
に蒸着法またはスパッタ法により形成する。続いてこの
第一のＰｔ膜３を覆って例えば（Ｂａx Ｓｒ1-x ）Ｔｉ
Ｏ3 膜等の高誘電体薄膜４を塗布法、ＣＶＤ法またはス
パッタ法を用いて２０〜３００ｎｍの厚さに形成する。
【００１６】次に、図４に示すように、通常のフォトレ
ジストを用いたリソグラフィー技術もしくは酸化膜等を
マスキング材として用いたリソグラフィー技術と、ドラ
イエッチング技術とを駆使して、高誘電体薄膜４をパタ
ーニングする。
ジストを用いたリソグラフィー技術もしくは酸化膜等を
マスキング材として用いたリソグラフィー技術と、ドラ
イエッチング技術とを駆使して、高誘電体薄膜４をパタ
ーニングする。
【００１７】次に、図５に示すように、例えばＣＶＤ法
を用いて、ＴＥＯＳ等から生成される絶縁体薄膜５を３
０〜５００ｎｍの厚さに形成する。ここでレジストを用
いたエッチバック法を利用して高誘電体薄膜４の表面が
現れるまでエッチバックを行い、高誘電体薄膜４の周囲
を取り囲むように絶縁体薄膜５を残す。その後５００〜
９００℃程度で高誘電体薄膜４の高温焼結を行う。
を用いて、ＴＥＯＳ等から生成される絶縁体薄膜５を３
０〜５００ｎｍの厚さに形成する。ここでレジストを用
いたエッチバック法を利用して高誘電体薄膜４の表面が
現れるまでエッチバックを行い、高誘電体薄膜４の周囲
を取り囲むように絶縁体薄膜５を残す。その後５００〜
９００℃程度で高誘電体薄膜４の高温焼結を行う。
【００１８】次に、図６に示すように、高誘電体薄膜４
および絶縁体薄膜５の上に、例えば膜厚１００〜３００
ｎｍの第二のＰｔ膜６を蒸着法またはスパッタ法により
形成する。
および絶縁体薄膜５の上に、例えば膜厚１００〜３００
ｎｍの第二のＰｔ膜６を蒸着法またはスパッタ法により
形成する。
【００１９】次に、図７に示すように、再度フォトレジ
ストを用いたリソグラフィー技術もしくは酸化膜等をマ
スキング材として用いたリソグラフィー技術と、ドライ
エッチング技術とを駆使して、先にパターニングした高
誘電体薄膜４を完全に覆い、かつ、その周囲を取り囲む
絶縁体薄膜５領域上に容量素子のパターンエッジ部が位
置するように、第二のＰｔ膜６からＴｉ膜２までを連続
的にエッチングする。このようにして第一のＰｔ膜３、
第二のＰｔ膜６、高誘電体薄膜４および絶縁体薄膜５を
同一形状に形成する。その後は通常の集積回路形成プロ
セス処理に従うが、高誘電体薄膜４に与えるダメージ回
復のため適当な工程で９００℃以下の高温アニール処理
が行われる。
ストを用いたリソグラフィー技術もしくは酸化膜等をマ
スキング材として用いたリソグラフィー技術と、ドライ
エッチング技術とを駆使して、先にパターニングした高
誘電体薄膜４を完全に覆い、かつ、その周囲を取り囲む
絶縁体薄膜５領域上に容量素子のパターンエッジ部が位
置するように、第二のＰｔ膜６からＴｉ膜２までを連続
的にエッチングする。このようにして第一のＰｔ膜３、
第二のＰｔ膜６、高誘電体薄膜４および絶縁体薄膜５を
同一形状に形成する。その後は通常の集積回路形成プロ
セス処理に従うが、高誘電体薄膜４に与えるダメージ回
復のため適当な工程で９００℃以下の高温アニール処理
が行われる。
【００２０】なお、上述した第一の実施の形態において
は、第一のＰｔ膜３、第二のＰｔ膜６、高誘電体薄膜４
および絶縁体薄膜５を同一形状に形成したが、第一のＰ
ｔ膜３、第二のＰｔ膜６、高誘電体薄膜４および絶縁体
薄膜５の形状が一致していなくても、高誘電体薄膜４が
第一のＰｔ膜３および第二のＰｔ膜６の周辺エッジ部分
に接していない形状でさえあれば同様の効果が得られ
る。
は、第一のＰｔ膜３、第二のＰｔ膜６、高誘電体薄膜４
および絶縁体薄膜５を同一形状に形成したが、第一のＰ
ｔ膜３、第二のＰｔ膜６、高誘電体薄膜４および絶縁体
薄膜５の形状が一致していなくても、高誘電体薄膜４が
第一のＰｔ膜３および第二のＰｔ膜６の周辺エッジ部分
に接していない形状でさえあれば同様の効果が得られ
る。
【００２１】また、上述した第一の実施の形態において
は、本発明の高誘電体薄膜の周囲を取り囲むように本発
明の絶縁体薄膜が配置されているとして説明したが、こ
れに限らず、絶縁体薄膜を省略した構成としてもよい、
要するに、本発明の第一および第二の金属膜の周辺エッ
ジ部分が、本発明の高誘電体薄膜と接してさえいなけれ
ばよい。
は、本発明の高誘電体薄膜の周囲を取り囲むように本発
明の絶縁体薄膜が配置されているとして説明したが、こ
れに限らず、絶縁体薄膜を省略した構成としてもよい、
要するに、本発明の第一および第二の金属膜の周辺エッ
ジ部分が、本発明の高誘電体薄膜と接してさえいなけれ
ばよい。
【００２２】また、本発明の高誘電体薄膜は、上述した
第一の実施の形態においては、（Ｂａx Ｓｒ1-x ）Ｔｉ
Ｏ3 膜であるとして説明したが、これに限らず、強誘電
体薄膜を含む、高い誘電率を有する誘電体薄膜でありさ
えすればよい。
第一の実施の形態においては、（Ｂａx Ｓｒ1-x ）Ｔｉ
Ｏ3 膜であるとして説明したが、これに限らず、強誘電
体薄膜を含む、高い誘電率を有する誘電体薄膜でありさ
えすればよい。
【００２３】また、本発明の絶縁体薄膜は、上述した第
一の実施の形態においては、ＣＶＤ法を用いて、ＴＥＯ
Ｓ等から生成される絶縁体薄膜として説明したが、これ
に限らず、本発明の高誘電体薄膜に比べて高温処理時の
ストレスの発生が小さくなるような材質のものでありさ
えすればよい。
一の実施の形態においては、ＣＶＤ法を用いて、ＴＥＯ
Ｓ等から生成される絶縁体薄膜として説明したが、これ
に限らず、本発明の高誘電体薄膜に比べて高温処理時の
ストレスの発生が小さくなるような材質のものでありさ
えすればよい。
【００２４】さらに、本発明の第一および第二の金属膜
は、上述した第一の実施の形態においては、第一の金属
膜がＴｉとＰｔ二層の金属膜層であり、第二の金属膜が
Ｐｔ膜であるとして説明したが、これに限るものではな
く、本発明の高誘電体薄膜および支持基板との接合性が
良好な金属から構成されたものでありさえすればよい。
は、上述した第一の実施の形態においては、第一の金属
膜がＴｉとＰｔ二層の金属膜層であり、第二の金属膜が
Ｐｔ膜であるとして説明したが、これに限るものではな
く、本発明の高誘電体薄膜および支持基板との接合性が
良好な金属から構成されたものでありさえすればよい。
【００２５】
【発明の効果】以上説明したところから明らかなよう
に、本発明は、金属膜のエッジ部分に発生する強いスト
レスが高誘電体薄膜にかからないようにすることによっ
て、高誘電体薄膜の特性が劣化することを抑制する容量
素子およびその製造方法を提供することができる。
に、本発明は、金属膜のエッジ部分に発生する強いスト
レスが高誘電体薄膜にかからないようにすることによっ
て、高誘電体薄膜の特性が劣化することを抑制する容量
素子およびその製造方法を提供することができる。
【図１】本発明の第一の実施の形態における容量素子の
要部断面図。
要部断面図。
【図２】本発明の第一の実施の形態における容量素子の
要部平面図。
要部平面図。
【図３】本発明の第一の実施の形態の容量素子の製造方
法における工程順断面図。
法における工程順断面図。
【図４】本発明の第一の実施の形態の容量素子の製造方
法における工程順断面図。
法における工程順断面図。
【図５】本発明の第一の実施の形態の容量素子の製造方
法における工程順断面図。
法における工程順断面図。
【図６】本発明の第一の実施の形態の容量素子の製造方
法における工程順断面図。
法における工程順断面図。
【図７】本発明の第一の実施の形態の容量素子の製造方
法における工程順断面図。
法における工程順断面図。
【図８】従来の容量素子の要部断面図。
１ 集積回路が作り込まれた支持基板 ２ チタニウム膜 ３ 第一の白金膜 ４ 高誘電体薄膜 ５ 絶縁体薄膜 ６ 第二の白金膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４５１
Claims (5)
- 【請求項１】 支持基板の一表面に形成された第一の金
属膜と、前記第一の金属膜上に形成された高誘電体薄膜
と、前記高誘電体薄膜上に形成された第二の金属膜とを
備え、前記第一および第二の金属膜の周辺エッジ部分
は、前記高誘電体薄膜と接していないことを特徴とする
容量素子。 - 【請求項２】 前記高誘電体薄膜の周囲を取り囲むよう
に配置された絶縁体薄膜を備え、前記絶縁体薄膜の材質
は、高温処理時に前記第一および第二の金属膜の周辺エ
ッジ部分に発生するストレスが、前記高誘電体薄膜にか
かることを抑制するものであることを特徴とする請求項
１に記載の容量素子。 - 【請求項３】 前記第一の金属膜は、二層の金属膜層で
形成されていることを特徴とする請求項１または２に記
載の容量素子。 - 【請求項４】 支持基板の一表面に第一の金属膜を形成
し、その上に高誘電体薄膜を形成する高誘電体薄膜形成
工程と、前記高誘電体薄膜形成工程の後、前記高誘電体
薄膜をパターンニングするパターンニング工程と、前記
パターンニング工程の後、前記高誘電体薄膜の周囲を取
り囲むように絶縁体薄膜を形成する絶縁体薄膜形成工程
と、前記絶縁体薄膜形成工程の後、前記高誘電体薄膜を
高温焼結する高温焼結工程と、前記高温焼結工程の後、
第二の金属膜を形成する第二金属膜形成工程とを備え、
前記絶縁体薄膜の材質は、高温処理時に前記第一および
第二の金属膜の周辺エッジ部分に発生するストレスが、
前記高誘電体薄膜にかかることを抑制するものであるこ
とを特徴とする容量素子の製造方法。 - 【請求項５】 前記第二金属膜形成工程の後、前記高誘
電体薄膜に高温アニール処理を行う高温アニール処理工
程を備えることを特徴とする請求項４に記載の容量素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293045A JPH11126884A (ja) | 1997-10-24 | 1997-10-24 | 容量素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293045A JPH11126884A (ja) | 1997-10-24 | 1997-10-24 | 容量素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11126884A true JPH11126884A (ja) | 1999-05-11 |
Family
ID=17789776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9293045A Pending JPH11126884A (ja) | 1997-10-24 | 1997-10-24 | 容量素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11126884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005513A (ja) * | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 強誘電体メモリ装置 |
-
1997
- 1997-10-24 JP JP9293045A patent/JPH11126884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005513A (ja) * | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 強誘電体メモリ装置 |
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