JPH11126479A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11126479A JPH11126479A JP9287343A JP28734397A JPH11126479A JP H11126479 A JPH11126479 A JP H11126479A JP 9287343 A JP9287343 A JP 9287343A JP 28734397 A JP28734397 A JP 28734397A JP H11126479 A JPH11126479 A JP H11126479A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】本発明は、１クロックサイクルの期間内でデー
タ変化を許容して、変化後の信号レベルをデータとして
読み込み可能な半導体集積回路を提供することを目的と
する。 【解決手段】半導体集積回路は、所定期間内に信号レベ
ルが変化する複数の入力信号に関して所定期間内で最も
遅い信号変化タイミングを検出するタイミング検出回路
と、最も遅い信号変化タイミングに信号変化タイミング
が一致するように、複数の入力信号を遅延させて遅延入
力信号を生成する第１の遅延調整回路と、遅延入力信号
を同一のタイミングで読み込むラッチ回路を含むことを
特徴とする。
タ変化を許容して、変化後の信号レベルをデータとして
読み込み可能な半導体集積回路を提供することを目的と
する。 【解決手段】半導体集積回路は、所定期間内に信号レベ
ルが変化する複数の入力信号に関して所定期間内で最も
遅い信号変化タイミングを検出するタイミング検出回路
と、最も遅い信号変化タイミングに信号変化タイミング
が一致するように、複数の入力信号を遅延させて遅延入
力信号を生成する第１の遅延調整回路と、遅延入力信号
を同一のタイミングで読み込むラッチ回路を含むことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体集積回
路に関し、詳しくはクロック信号に同期させ入力信号を
ラッチする半導体集積回路に関する。
路に関し、詳しくはクロック信号に同期させ入力信号を
ラッチする半導体集積回路に関する。
【０００２】
【従来の技術】クロック信号に同期して動作する半導体
装置は、クロック信号ＣＬＫを入力として受け取り、ク
ロック信号ＣＬＫを同期信号として用いて、他の信号の
データ取り込みを行う。この際、クロック信号ＣＬＫの
立ち上がりエッジで確実にデータを取り込むためには、
立ち上がりエッジよりセットアップタイムＴｓ前にはデ
ータが確定していなければならず、また立ち上がりエッ
ジの後少なくともホールドタイムＴｈの間はデータを保
たなければならない。これらセットアップタイムＴｓ及
びホールドタイムＴｈは、カタログに記載されており、
ユーザはこのカタログ記載のセットアップタイムＴｓ及
びホールドタイムＴｈが確保されるように、クロック信
号ＣＬＫ及び他の信号を半導体装置に供給する必要があ
る。
装置は、クロック信号ＣＬＫを入力として受け取り、ク
ロック信号ＣＬＫを同期信号として用いて、他の信号の
データ取り込みを行う。この際、クロック信号ＣＬＫの
立ち上がりエッジで確実にデータを取り込むためには、
立ち上がりエッジよりセットアップタイムＴｓ前にはデ
ータが確定していなければならず、また立ち上がりエッ
ジの後少なくともホールドタイムＴｈの間はデータを保
たなければならない。これらセットアップタイムＴｓ及
びホールドタイムＴｈは、カタログに記載されており、
ユーザはこのカタログ記載のセットアップタイムＴｓ及
びホールドタイムＴｈが確保されるように、クロック信
号ＣＬＫ及び他の信号を半導体装置に供給する必要があ
る。
【０００３】例えば、クロックサイクルが10ｎｓであ
り、セットアップタイムＴｓ及びホールドタイムＴｈが
各々3 ｎｓである場合、クロック信号ＣＬＫの立ち上が
りエッジを中心として前後6 ｎｓの間は、データ信号の
有効な値を持続させる必要がある。
り、セットアップタイムＴｓ及びホールドタイムＴｈが
各々3 ｎｓである場合、クロック信号ＣＬＫの立ち上が
りエッジを中心として前後6 ｎｓの間は、データ信号の
有効な値を持続させる必要がある。
【０００４】
【発明が解決しようとする課題】半導体装置の動作速度
を向上させるためには、クロック信号ＣＬＫの周波数を
高くして、データ入出力速度を速くする必要がある。し
かしながら例えば、クロックサイクルを5 ｎｓにした場
合に、セットアップタイムＴｓ及びホールドタイムＴｈ
は比例的に各々1.5 ｎｓになり、クロックサイクル5 ｎ
ｓのうちの3 ｎｓの期間に、ユーザはデータ有効期間を
一致させなければならない。逆に言えば、クロックサイ
クル5 ｎｓのうちの2 ｎｓの間に、データ変化を行わな
ければならない。このように、クロック信号ＣＬＫの周
波数が高くなるにつれて、データ供給タイミングに関し
てユーザ側に要求される精度が厳しくなるので、システ
ムを構築するのが難しくなる。
を向上させるためには、クロック信号ＣＬＫの周波数を
高くして、データ入出力速度を速くする必要がある。し
かしながら例えば、クロックサイクルを5 ｎｓにした場
合に、セットアップタイムＴｓ及びホールドタイムＴｈ
は比例的に各々1.5 ｎｓになり、クロックサイクル5 ｎ
ｓのうちの3 ｎｓの期間に、ユーザはデータ有効期間を
一致させなければならない。逆に言えば、クロックサイ
クル5 ｎｓのうちの2 ｎｓの間に、データ変化を行わな
ければならない。このように、クロック信号ＣＬＫの周
波数が高くなるにつれて、データ供給タイミングに関し
てユーザ側に要求される精度が厳しくなるので、システ
ムを構築するのが難しくなる。
【０００５】従って、ユーザ側にとっては、このように
セットアップタイムＴｓ及びホールドタイムＴｈで要求
されるデータ供給タイミングではなく、より緩やかな条
件でデータ供給可能であることが望ましい。例えば、ク
ロックサイクルが5 ｎｓである場合に、要求されるデー
タ変化タイミングが、このクロックサイクルと同一の5
ｎｓの範囲内で許容されるならば、ユーザ側にとっては
最も緩やかな条件となる。即ち、１クロックサイクル期
間内で任意のタイミングでのデータ変化を許容して、変
化後の信号レベルをデータとして読み込む構成とすれ
ば、ユーザ側はデータ変化のタイミングを１クロックサ
イクル期間内にさえ納めればよく、システムを構築する
のが容易になる。
セットアップタイムＴｓ及びホールドタイムＴｈで要求
されるデータ供給タイミングではなく、より緩やかな条
件でデータ供給可能であることが望ましい。例えば、ク
ロックサイクルが5 ｎｓである場合に、要求されるデー
タ変化タイミングが、このクロックサイクルと同一の5
ｎｓの範囲内で許容されるならば、ユーザ側にとっては
最も緩やかな条件となる。即ち、１クロックサイクル期
間内で任意のタイミングでのデータ変化を許容して、変
化後の信号レベルをデータとして読み込む構成とすれ
ば、ユーザ側はデータ変化のタイミングを１クロックサ
イクル期間内にさえ納めればよく、システムを構築する
のが容易になる。
【０００６】従って本発明は、１クロックサイクルの期
間内でデータ変化を許容して、変化後の信号レベルをデ
ータとして読み込み可能な半導体集積回路を提供するこ
とを目的とする。
間内でデータ変化を許容して、変化後の信号レベルをデ
ータとして読み込み可能な半導体集積回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に於て
は、半導体集積回路は、所定期間内に信号レベルが変化
する複数の入力信号に関して該所定期間内で最も遅い信
号変化タイミングを検出するタイミング検出回路と、該
最も遅い信号変化タイミングに信号変化タイミングが一
致するように、該複数の入力信号を遅延させて遅延入力
信号を生成する第１の遅延調整回路と、該遅延入力信号
を同一のタイミングで読み込むラッチ回路を含むことを
特徴とする。
は、半導体集積回路は、所定期間内に信号レベルが変化
する複数の入力信号に関して該所定期間内で最も遅い信
号変化タイミングを検出するタイミング検出回路と、該
最も遅い信号変化タイミングに信号変化タイミングが一
致するように、該複数の入力信号を遅延させて遅延入力
信号を生成する第１の遅延調整回路と、該遅延入力信号
を同一のタイミングで読み込むラッチ回路を含むことを
特徴とする。
【０００８】上記発明に於いては、所定期間内で信号レ
ベル変化を許容して、最も信号変化タイミングが遅い信
号に全ての入力信号のタイミングを合わせ、タイミング
の合った入力信号をラッチに取り込むことが出来る。従
って、所定期間内で信号レベルが変化する際に、信号レ
ベル変化後のデータを確実に読み込むことが可能にな
る。
ベル変化を許容して、最も信号変化タイミングが遅い信
号に全ての入力信号のタイミングを合わせ、タイミング
の合った入力信号をラッチに取り込むことが出来る。従
って、所定期間内で信号レベルが変化する際に、信号レ
ベル変化後のデータを確実に読み込むことが可能にな
る。
【０００９】請求項２の発明に於ては、請求項１記載の
半導体集積回路に於て、クロック信号を受け取り、前記
最も遅い信号変化タイミングに信号変化タイミングが一
致するように、該クロック信号を遅延させる第２の遅延
調整回路と、該第２の遅延調整回路から遅延されたクロ
ック信号を受け取り、更に所定遅延量だけ遅延させて遅
延クロック信号を生成するクロック遅延回路を含み、前
記ラッチ回路は該遅延クロック信号を同期信号として用
いて前記遅延入力信号を読み込むことを特徴とする。
半導体集積回路に於て、クロック信号を受け取り、前記
最も遅い信号変化タイミングに信号変化タイミングが一
致するように、該クロック信号を遅延させる第２の遅延
調整回路と、該第２の遅延調整回路から遅延されたクロ
ック信号を受け取り、更に所定遅延量だけ遅延させて遅
延クロック信号を生成するクロック遅延回路を含み、前
記ラッチ回路は該遅延クロック信号を同期信号として用
いて前記遅延入力信号を読み込むことを特徴とする。
【００１０】上記発明に於いては、ラッチによるデータ
読み込みを、最も信号変化タイミングが遅い信号のタイ
ミングから更に所定時間遅延したクロック信号を用いて
行う。従って、所定のセットアップタイム及びホールド
タイムを確保して、確実なデータ読み込みを行うことが
出来る。請求項３の発明に於ては、請求項２記載の半導
体集積回路に於て、前記第１の遅延調整回路及び前記第
２の遅延調整回路の各々は、遅延対象の信号を受け取り
可変遅延量だけ遅延させる信号遅延回路と、該信号遅延
回路で遅延された信号の信号変化タイミングと前記最も
遅い信号変化タイミングとを比較する位相比較回路と、
該位相比較回路の比較結果に基づいて、該信号遅延回路
で遅延された信号の信号変化タイミングと該最も遅い信
号変化タイミングとが略同タイミングとなるように、該
信号遅延回路の該可変遅延量を調整する遅延量制御回路
を含むことを特徴とする。
読み込みを、最も信号変化タイミングが遅い信号のタイ
ミングから更に所定時間遅延したクロック信号を用いて
行う。従って、所定のセットアップタイム及びホールド
タイムを確保して、確実なデータ読み込みを行うことが
出来る。請求項３の発明に於ては、請求項２記載の半導
体集積回路に於て、前記第１の遅延調整回路及び前記第
２の遅延調整回路の各々は、遅延対象の信号を受け取り
可変遅延量だけ遅延させる信号遅延回路と、該信号遅延
回路で遅延された信号の信号変化タイミングと前記最も
遅い信号変化タイミングとを比較する位相比較回路と、
該位相比較回路の比較結果に基づいて、該信号遅延回路
で遅延された信号の信号変化タイミングと該最も遅い信
号変化タイミングとが略同タイミングとなるように、該
信号遅延回路の該可変遅延量を調整する遅延量制御回路
を含むことを特徴とする。
【００１１】上記発明に於いては、フィードバック制御
によって、信号間のタイミング合わせを確実に行うこと
が出来る。請求項４の発明に於ては、請求項２記載の半
導体集積回路に於て、前記タイミング検出回路は、前記
複数の入力信号の各々に対応して設けられ対応する入力
信号の信号レベルが変化するとセットされる複数のラッ
チ回路と、該複数のラッチ回路が全てセットされると出
力を変化させる回路を含むことを特徴とする。
によって、信号間のタイミング合わせを確実に行うこと
が出来る。請求項４の発明に於ては、請求項２記載の半
導体集積回路に於て、前記タイミング検出回路は、前記
複数の入力信号の各々に対応して設けられ対応する入力
信号の信号レベルが変化するとセットされる複数のラッ
チ回路と、該複数のラッチ回路が全てセットされると出
力を変化させる回路を含むことを特徴とする。
【００１２】上記発明に於いては、単純な回路構成によ
って、最も遅い信号変化タイミングを検出することが出
来る。請求項５の発明に於ては、請求項２記載の半導体
集積回路に於て、前記所定期間は、前記クロック信号の
１サイクルであることを特徴とする。上記発明に於いて
は、１クロックサイクルの期間内でデータ変化を許容し
て、変化後の信号レベルをデータとして確実に読み込む
ことが出来る。
って、最も遅い信号変化タイミングを検出することが出
来る。請求項５の発明に於ては、請求項２記載の半導体
集積回路に於て、前記所定期間は、前記クロック信号の
１サイクルであることを特徴とする。上記発明に於いて
は、１クロックサイクルの期間内でデータ変化を許容し
て、変化後の信号レベルをデータとして確実に読み込む
ことが出来る。
【００１３】請求項６の発明に於ては、請求項２記載の
半導体集積回路に於て、前記第１の遅延調整回路及び前
記第２の遅延調整回路は、キャリブレーションモードに
於いて動作することを特徴とする。上記発明に於いて
は、キャリブレーションモードに於いて入力信号の遅延
量及びクロック信号の遅延量を適切な値に設定し、その
後の通常動作モードで既に設定された遅延量を用いて確
実なデータ読み込みを実現することが出来る。
半導体集積回路に於て、前記第１の遅延調整回路及び前
記第２の遅延調整回路は、キャリブレーションモードに
於いて動作することを特徴とする。上記発明に於いて
は、キャリブレーションモードに於いて入力信号の遅延
量及びクロック信号の遅延量を適切な値に設定し、その
後の通常動作モードで既に設定された遅延量を用いて確
実なデータ読み込みを実現することが出来る。
【００１４】請求項７の発明に於ては、請求項６記載の
半導体集積回路に於て、コマンド入力により前記キャリ
ブレーションモードを設定するコマンド検出回路を更に
含むことを特徴とする。上記発明に於いては、キャリブ
レーションモードをコマンド入力により設定することが
出来る。
半導体集積回路に於て、コマンド入力により前記キャリ
ブレーションモードを設定するコマンド検出回路を更に
含むことを特徴とする。上記発明に於いては、キャリブ
レーションモードをコマンド入力により設定することが
出来る。
【００１５】請求項８の発明に於ては、請求項６記載の
半導体集積回路に於て、電源投入を検出することにより
前記キャリブレーションモードを設定する電源投入検出
回路を更に含むことを特徴とする。上記発明に於いて
は、キャリブレーションモードを電源投入により設定す
ることが出来る。
半導体集積回路に於て、電源投入を検出することにより
前記キャリブレーションモードを設定する電源投入検出
回路を更に含むことを特徴とする。上記発明に於いて
は、キャリブレーションモードを電源投入により設定す
ることが出来る。
【００１６】請求項９の発明に於ては、請求項６記載の
半導体集積回路に於て、電源電圧及び温度を監視して変
化を検出することにより前記キャリブレーションモード
を設定する検出・設定回路を更に含むことを特徴とす
る。上記発明に於いては、電源電圧或いは温度に変動が
あった場合に、自動的にキャリブレーションモードを設
定することが出来る。
半導体集積回路に於て、電源電圧及び温度を監視して変
化を検出することにより前記キャリブレーションモード
を設定する検出・設定回路を更に含むことを特徴とす
る。上記発明に於いては、電源電圧或いは温度に変動が
あった場合に、自動的にキャリブレーションモードを設
定することが出来る。
【００１７】請求項１０の発明に於ては、請求項９記載
の半導体集積回路に於て、前記検出・設定回路は、電源
電圧及び温度を監視して変化を検出する検出回路と、該
検出回路からの通知により前記キャリブレーションモー
ドを設定すると共に、前記タイミング検出回路が前記最
も遅い信号変化タイミングを検出した回数を計数して、
計数値が所定値になると前記キャリブレーションモード
を解除する設定回路を含むことを特徴とする。
の半導体集積回路に於て、前記検出・設定回路は、電源
電圧及び温度を監視して変化を検出する検出回路と、該
検出回路からの通知により前記キャリブレーションモー
ドを設定すると共に、前記タイミング検出回路が前記最
も遅い信号変化タイミングを検出した回数を計数して、
計数値が所定値になると前記キャリブレーションモード
を解除する設定回路を含むことを特徴とする。
【００１８】上記発明に於いては、電源電圧或いは温度
に変動があった場合に、自動的にキャリブレーションモ
ードを設定すると共に、遅延量調整を所定回数実行した
段階でキャリブレーションモードを解除することが出来
る。請求項１１の発明に於ては、半導体集積回路は、複
数の入力信号のうちで最もタイミングの遅い信号を検出
するタイミング検出回路と、該最もタイミングの遅い信
号と同期するように該複数の入力信号を遅延させて遅延
入力信号を生成する第１の遅延調整回路と、該遅延入力
信号を同一のタイミングで読み込むラッチ回路を含むこ
とを特徴とする。
に変動があった場合に、自動的にキャリブレーションモ
ードを設定すると共に、遅延量調整を所定回数実行した
段階でキャリブレーションモードを解除することが出来
る。請求項１１の発明に於ては、半導体集積回路は、複
数の入力信号のうちで最もタイミングの遅い信号を検出
するタイミング検出回路と、該最もタイミングの遅い信
号と同期するように該複数の入力信号を遅延させて遅延
入力信号を生成する第１の遅延調整回路と、該遅延入力
信号を同一のタイミングで読み込むラッチ回路を含むこ
とを特徴とする。
【００１９】上記発明に於いては、所定期間内で信号レ
ベル変化を許容して、最も信号変化タイミングが遅い信
号に全ての入力信号のタイミングを合わせ、タイミング
の合った入力信号をラッチに取り込むことが出来る。従
って、所定期間内で信号レベルが変化する際に、信号レ
ベル変化後のデータを確実に読み込むことが可能にな
る。
ベル変化を許容して、最も信号変化タイミングが遅い信
号に全ての入力信号のタイミングを合わせ、タイミング
の合った入力信号をラッチに取り込むことが出来る。従
って、所定期間内で信号レベルが変化する際に、信号レ
ベル変化後のデータを確実に読み込むことが可能にな
る。
【００２０】請求項１２の発明に於ては、請求項１１記
載の半導体集積回路に於て、クロック信号を受け取り、
前記最もタイミングの遅い信号に同期するように、該ク
ロック信号を遅延させる第２の遅延調整回路と、該第２
の遅延調整回路から遅延されたクロック信号を受け取
り、更に所定遅延量だけ遅延させて遅延クロック信号を
生成するクロック遅延回路を含み、前記ラッチ回路は該
遅延クロック信号を同期信号として用いて前記遅延入力
信号を読み込むことを特徴とする。
載の半導体集積回路に於て、クロック信号を受け取り、
前記最もタイミングの遅い信号に同期するように、該ク
ロック信号を遅延させる第２の遅延調整回路と、該第２
の遅延調整回路から遅延されたクロック信号を受け取
り、更に所定遅延量だけ遅延させて遅延クロック信号を
生成するクロック遅延回路を含み、前記ラッチ回路は該
遅延クロック信号を同期信号として用いて前記遅延入力
信号を読み込むことを特徴とする。
【００２１】上記発明に於いては、ラッチによるデータ
読み込みを、最も信号変化タイミングが遅い信号のタイ
ミングから更に所定時間遅延したクロック信号を用いて
行う。従って、所定のセットアップタイム及びホールド
タイムを確保して、確実なデータ読み込みを行うことが
出来る。
読み込みを、最も信号変化タイミングが遅い信号のタイ
ミングから更に所定時間遅延したクロック信号を用いて
行う。従って、所定のセットアップタイム及びホールド
タイムを確保して、確実なデータ読み込みを行うことが
出来る。
【００２２】
【発明の実施の形態】以下に於いて、本発明の実施例を
添付の図面を用いて説明する。図１は、本発明による信
号入力回路の第１の実施例を示す。図１の信号入力回路
は、ラッチ１１−１及び１１−２、ＮＡＮＤ回路１２、
ＤＬＬ回路１３−１乃至１３−３、遅延回路１４、及び
ラッチ１５−１及び１５−２を含む。ＤＬＬ回路１３−
１乃至１３−３の各々は、信号の遅延量を調整する遅延
調整回路であり、位相比較回路２０、遅延制御回路２
１、及び遅延回路２２を含む。ラッチ１１−１及び１１
−２の各々は、ＮＡＮＤ回路２３及び２４を含む。
添付の図面を用いて説明する。図１は、本発明による信
号入力回路の第１の実施例を示す。図１の信号入力回路
は、ラッチ１１−１及び１１−２、ＮＡＮＤ回路１２、
ＤＬＬ回路１３−１乃至１３−３、遅延回路１４、及び
ラッチ１５−１及び１５−２を含む。ＤＬＬ回路１３−
１乃至１３−３の各々は、信号の遅延量を調整する遅延
調整回路であり、位相比較回路２０、遅延制御回路２
１、及び遅延回路２２を含む。ラッチ１１−１及び１１
−２の各々は、ＮＡＮＤ回路２３及び２４を含む。
【００２３】図１の信号入力回路に於いては、クロック
信号ＣＬＫの立ち下がりでラッチ１１−１及び１１−２
をリセットして、ラッチ１１−１及び１１−２の出力を
全てＬＯＷにする。リセットされた後、ラッチ１１−１
は入力信号Ａの立ち下がりでセットされて、出力をＨＩ
ＧＨにする。またラッチ１１−２は入力信号Ｂの立ち下
がりでセットされて、出力をＨＩＧＨにする。ラッチ１
１−１及び１１−２の出力は、ＮＡＮＤ回路１２に入力
される。従って、ラッチ１１−１及び１１−２が共にセ
ットされたタイミングで、ＮＡＮＤ回路１２はＬＯＷを
出力する。即ち、ＮＡＮＤ回路１２の出力がＨＩＧＨか
らＬＯＷに変化するタイミングが、入力信号Ａ及びＢの
うちで最も遅い信号の変化タイミングに一致することに
なる。
信号ＣＬＫの立ち下がりでラッチ１１−１及び１１−２
をリセットして、ラッチ１１−１及び１１−２の出力を
全てＬＯＷにする。リセットされた後、ラッチ１１−１
は入力信号Ａの立ち下がりでセットされて、出力をＨＩ
ＧＨにする。またラッチ１１−２は入力信号Ｂの立ち下
がりでセットされて、出力をＨＩＧＨにする。ラッチ１
１−１及び１１−２の出力は、ＮＡＮＤ回路１２に入力
される。従って、ラッチ１１−１及び１１−２が共にセ
ットされたタイミングで、ＮＡＮＤ回路１２はＬＯＷを
出力する。即ち、ＮＡＮＤ回路１２の出力がＨＩＧＨか
らＬＯＷに変化するタイミングが、入力信号Ａ及びＢの
うちで最も遅い信号の変化タイミングに一致することに
なる。
【００２４】このようにラッチ１１−１及び１１−２と
ＮＡＮＤ回路１２とは、最も遅い信号の変化タイミング
を検出するタイミング検出回路を構成する。なお図１で
は入力信号の数は２つとして示されるが、入力信号の数
は２つ以上の任意の数ｎであってよい。この場合、ｎ入
力のＮＡＮＤ回路１２が出力する立ち下がりエッジは、
ｎ個の信号のうちで最も遅い信号の変化タイミングに一
致することになる。
ＮＡＮＤ回路１２とは、最も遅い信号の変化タイミング
を検出するタイミング検出回路を構成する。なお図１で
は入力信号の数は２つとして示されるが、入力信号の数
は２つ以上の任意の数ｎであってよい。この場合、ｎ入
力のＮＡＮＤ回路１２が出力する立ち下がりエッジは、
ｎ個の信号のうちで最も遅い信号の変化タイミングに一
致することになる。
【００２５】ＮＡＮＤ回路１２から出力される立ち下が
りエッジは、ＤＬＬ回路１３−１乃至１３−３に入力さ
れる。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫ
を入力として受け取り、クロック信号ＣＬＫの立ち上が
りエッジとＮＡＮＤ回路１２出力の立ち下がりエッジと
が一致するように、クロック信号ＣＬＫを遅延させて位
相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａ
を入力として受け取り、入力信号Ａの立ち下がりエッジ
とＮＡＮＤ回路１２出力の立ち下がりエッジとが一致す
るように、入力信号Ａを遅延させて位相を調整する。ま
たＤＬＬ回路１３−３は、更に入力信号Ｂを入力として
受け取り、入力信号Ｂの立ち下がりエッジとＮＡＮＤ回
路１２出力の立ち下がりエッジとが一致するように、入
力信号Ｂを遅延させて位相を調整する。
りエッジは、ＤＬＬ回路１３−１乃至１３−３に入力さ
れる。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫ
を入力として受け取り、クロック信号ＣＬＫの立ち上が
りエッジとＮＡＮＤ回路１２出力の立ち下がりエッジと
が一致するように、クロック信号ＣＬＫを遅延させて位
相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａ
を入力として受け取り、入力信号Ａの立ち下がりエッジ
とＮＡＮＤ回路１２出力の立ち下がりエッジとが一致す
るように、入力信号Ａを遅延させて位相を調整する。ま
たＤＬＬ回路１３−３は、更に入力信号Ｂを入力として
受け取り、入力信号Ｂの立ち下がりエッジとＮＡＮＤ回
路１２出力の立ち下がりエッジとが一致するように、入
力信号Ｂを遅延させて位相を調整する。
【００２６】なおＤＬＬ回路１３−１乃至１３−３は、
立ち下がりエッジと立ち上がりエッジのどの組み合わせ
に対して位相調整を行うかで、厳密には回路構成が異な
る。しかし後述するように、殆ど同一の回路構成である
ので、説明の簡略化のために、その構成要素である位相
比較回路２０、遅延制御回路２１、及び遅延回路２２は
同一の番号で参照してある。
立ち下がりエッジと立ち上がりエッジのどの組み合わせ
に対して位相調整を行うかで、厳密には回路構成が異な
る。しかし後述するように、殆ど同一の回路構成である
ので、説明の簡略化のために、その構成要素である位相
比較回路２０、遅延制御回路２１、及び遅延回路２２は
同一の番号で参照してある。
【００２７】ＤＬＬ回路１３−１で位相の調整されたク
ロック信号ＣＬＫは、遅延回路１４を介して、遅延クロ
ック信号ＣＬＫ１としてラッチ１５−１及び１５−２に
供給される。またＤＬＬ回路１３−２及び１３−３で位
相の調整された入力信号Ａ及びＢは、各々遅延入力信号
Ａ１及びＢ１として、ラッチ１５−１及び１５−２に供
給される。
ロック信号ＣＬＫは、遅延回路１４を介して、遅延クロ
ック信号ＣＬＫ１としてラッチ１５−１及び１５−２に
供給される。またＤＬＬ回路１３−２及び１３−３で位
相の調整された入力信号Ａ及びＢは、各々遅延入力信号
Ａ１及びＢ１として、ラッチ１５−１及び１５−２に供
給される。
【００２８】ＤＬＬ回路１３−１から出力される位相の
調整されたクロック信号ＣＬＫは、入力信号Ａ及びＢの
うちで最も遅い信号に同期がとれている。また入力信号
Ａ及びＢを位相調整して得られる遅延入力信号Ａ１及び
Ｂ１もまた、入力信号Ａ及びＢのうちで最も遅い信号に
同期がとれている。この位相の調整されたクロック信号
ＣＬＫを、遅延回路１４で所定のセットアップタイムＴ
ｓ分だけ遅延させて、遅延クロック信号ＣＬＫ１として
ラッチ１５−１及び１５−２に供給している。従って、
ラッチ１５−１及び１５−２は、この遅延クロック信号
ＣＬＫ１を同期信号として用いて、全ての入力信号を確
実に読み込むことが出来る。
調整されたクロック信号ＣＬＫは、入力信号Ａ及びＢの
うちで最も遅い信号に同期がとれている。また入力信号
Ａ及びＢを位相調整して得られる遅延入力信号Ａ１及び
Ｂ１もまた、入力信号Ａ及びＢのうちで最も遅い信号に
同期がとれている。この位相の調整されたクロック信号
ＣＬＫを、遅延回路１４で所定のセットアップタイムＴ
ｓ分だけ遅延させて、遅延クロック信号ＣＬＫ１として
ラッチ１５−１及び１５−２に供給している。従って、
ラッチ１５−１及び１５−２は、この遅延クロック信号
ＣＬＫ１を同期信号として用いて、全ての入力信号を確
実に読み込むことが出来る。
【００２９】なお上記動作は、図１の信号入力回路を組
み込んだ半導体装置に於いて、キャリブレーションモー
ド中に行われる。即ち、キャリブレーションモード中に
ＤＬＬ回路１３−１乃至１３−３の位相調整量を適切な
値に設定することで、キャリブレーションモード後の通
常動作モードに於いて、入力信号を確実に読み込むこと
が可能になる。ラッチ１５−１及び１５−２に読み込ま
れたデータは、半導体装置内部の内部回路に供給され
る。
み込んだ半導体装置に於いて、キャリブレーションモー
ド中に行われる。即ち、キャリブレーションモード中に
ＤＬＬ回路１３−１乃至１３−３の位相調整量を適切な
値に設定することで、キャリブレーションモード後の通
常動作モードに於いて、入力信号を確実に読み込むこと
が可能になる。ラッチ１５−１及び１５−２に読み込ま
れたデータは、半導体装置内部の内部回路に供給され
る。
【００３０】図２は、図１の信号入力回路の動作を説明
するためのタイミングチャートである。図２に示される
ように、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変
化する１サイクル内で変化する信号が、入力信号Ａ及び
Ｂとして供給される。入力信号Ａ及びＢは、信号線の配
線長の違い、配線容量の違い、信号出力側の回路特性の
違い等の理由で、図２に示されるように、異なったタイ
ミングで信号入力回路に供給される。
するためのタイミングチャートである。図２に示される
ように、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変
化する１サイクル内で変化する信号が、入力信号Ａ及び
Ｂとして供給される。入力信号Ａ及びＢは、信号線の配
線長の違い、配線容量の違い、信号出力側の回路特性の
違い等の理由で、図２に示されるように、異なったタイ
ミングで信号入力回路に供給される。
【００３１】信号入力回路は、ＤＬＬ回路１３−２及び
１３−３によって入力信号Ａ及びＢの位相を調整して、
図２に示されるように最も遅い入力信号にタイミングの
合った遅延入力信号Ａ１及びＢ１を生成する。またＤＬ
Ｌ回路１３−１及び遅延回路１４を用いて、最も遅い入
力信号のタイミングからセットアップタイムＴｓだけ遅
延した遅延クロック信号ＣＬＫ１を生成する。この遅延
クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１及び
Ｂ１を読み込む。従って、遅延回路１４が設定する適切
なセットアップタイムＴｓとホールドタイムＴｈを確保
しながら、遅延入力信号Ａ１及びＢ１を読み込むことが
出来る。
１３−３によって入力信号Ａ及びＢの位相を調整して、
図２に示されるように最も遅い入力信号にタイミングの
合った遅延入力信号Ａ１及びＢ１を生成する。またＤＬ
Ｌ回路１３−１及び遅延回路１４を用いて、最も遅い入
力信号のタイミングからセットアップタイムＴｓだけ遅
延した遅延クロック信号ＣＬＫ１を生成する。この遅延
クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１及び
Ｂ１を読み込む。従って、遅延回路１４が設定する適切
なセットアップタイムＴｓとホールドタイムＴｈを確保
しながら、遅延入力信号Ａ１及びＢ１を読み込むことが
出来る。
【００３２】このようにして図１の信号入力回路は、最
も遅い入力信号のタイミングに全ての入力信号のタイミ
ングを合わせ、更に最も遅い入力信号のタイミングから
セットアップタイムＴｓだけ遅れた遅延クロック信号を
用いて、これらの入力信号を読み込む。従って、入力信
号がクロック信号ＣＬＫの１サイクル内の何処のタイミ
ングで変化しようとも、所定のセットアップタイムＴｓ
及びホールドタイムＴｈを確保しながら確実に入力信号
を取り込むことが出来る。
も遅い入力信号のタイミングに全ての入力信号のタイミ
ングを合わせ、更に最も遅い入力信号のタイミングから
セットアップタイムＴｓだけ遅れた遅延クロック信号を
用いて、これらの入力信号を読み込む。従って、入力信
号がクロック信号ＣＬＫの１サイクル内の何処のタイミ
ングで変化しようとも、所定のセットアップタイムＴｓ
及びホールドタイムＴｈを確保しながら確実に入力信号
を取り込むことが出来る。
【００３３】図３は、位相比較回路２０の回路構成を示
す回路図である。図３の位相比較回路２０は、エッジタ
イミング比較回路３０、バイナリカウンタ６０、及びパ
ルス生成回路８０を含む。エッジタイミング比較回路３
０は、ＮＡＮＤ回路３１乃至４５、インバータ４６乃至
５１、容量５２及び５３、及びＮＯＲ回路５４を含む。
バイナリカウンタ６０は、ＮＡＮＤ回路６１乃至６８及
びインバータ６９乃至７１を含む。パルス生成回路８０
は、ＮＡＮＤ回路８１乃至８６、複数のインバータ８７
乃至９２を含む。
す回路図である。図３の位相比較回路２０は、エッジタ
イミング比較回路３０、バイナリカウンタ６０、及びパ
ルス生成回路８０を含む。エッジタイミング比較回路３
０は、ＮＡＮＤ回路３１乃至４５、インバータ４６乃至
５１、容量５２及び５３、及びＮＯＲ回路５４を含む。
バイナリカウンタ６０は、ＮＡＮＤ回路６１乃至６８及
びインバータ６９乃至７１を含む。パルス生成回路８０
は、ＮＡＮＤ回路８１乃至８６、複数のインバータ８７
乃至９２を含む。
【００３４】エッジタイミング比較回路３０は、入力信
号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何
れの立ち上がりエッジが先であるかを判断する。なお立
ち下がりエッジ間の時間的前後関係を判定する場合に
は、入力信号Ｓ１及びＳ２をインバータで反転してか
ら、エッジタイミング比較回路３０に入力すればよい。
また立ち上がりエッジ及び立ち下がりエッジ間の前後関
係を判定したい場合には、入力信号Ｓ１及びＳ２の一方
をインバータで反転してから、図３のエッジタイミング
比較回路に入力すればよい。入力信号Ｓ１及びＳ２の一
方が図１のＮＡＮＤ回路１２の出力に対応し、もう一方
がクロック信号ＣＬＫ、入力信号Ａ、或いは入力信号Ｂ
に対応する。
号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何
れの立ち上がりエッジが先であるかを判断する。なお立
ち下がりエッジ間の時間的前後関係を判定する場合に
は、入力信号Ｓ１及びＳ２をインバータで反転してか
ら、エッジタイミング比較回路３０に入力すればよい。
また立ち上がりエッジ及び立ち下がりエッジ間の前後関
係を判定したい場合には、入力信号Ｓ１及びＳ２の一方
をインバータで反転してから、図３のエッジタイミング
比較回路に入力すればよい。入力信号Ｓ１及びＳ２の一
方が図１のＮＡＮＤ回路１２の出力に対応し、もう一方
がクロック信号ＣＬＫ、入力信号Ａ、或いは入力信号Ｂ
に対応する。
【００３５】例えば入力信号Ｓ１の立ち上がりエッジが
先行する場合には、ＮＡＮＤ回路３１及び３２からなる
ラッチの出力Ｌ１及びＬ２は、それぞれＨＩＧＨ及びＬ
ＯＷとなる。またＮＡＮＤ回路３３及び３４からなるラ
ッチの出力Ｌ３及びＬ４もまた、それぞれＨＩＧＨ及び
ＬＯＷとなる。その後、両方の入力信号Ｓ１及びＳ２が
ＨＩＧＨになると、ＮＡＮＤ回路３７の出力がＬＯＷと
なり、ＮＯＲ回路５４の出力が所定の期間だけＨＩＧＨ
になる。このＮＯＲ回路５４からの出力は、ＮＡＮＤ回
路３８乃至４１からなるゲートを開き、ラッチ出力Ｌ１
乃至Ｌ４が反転されてＮＡＮＤ回路４２乃至４５からな
る２つのラッチに入力される。従って、ＮＡＮＤ回路４
２及び４３からなるラッチの出力Ｍ１及びＭ２は、ラッ
チ出力Ｌ１及びＬ２と同様に、それぞれＨＩＧＨ及びＬ
ＯＷとなる。またＮＡＮＤ回路４４及び４５からなるラ
ッチの出力Ｍ３及びＭ４は、ラッチ出力Ｌ３及びＬ４と
同様に、それぞれＨＩＧＨ及びＬＯＷとなる。
先行する場合には、ＮＡＮＤ回路３１及び３２からなる
ラッチの出力Ｌ１及びＬ２は、それぞれＨＩＧＨ及びＬ
ＯＷとなる。またＮＡＮＤ回路３３及び３４からなるラ
ッチの出力Ｌ３及びＬ４もまた、それぞれＨＩＧＨ及び
ＬＯＷとなる。その後、両方の入力信号Ｓ１及びＳ２が
ＨＩＧＨになると、ＮＡＮＤ回路３７の出力がＬＯＷと
なり、ＮＯＲ回路５４の出力が所定の期間だけＨＩＧＨ
になる。このＮＯＲ回路５４からの出力は、ＮＡＮＤ回
路３８乃至４１からなるゲートを開き、ラッチ出力Ｌ１
乃至Ｌ４が反転されてＮＡＮＤ回路４２乃至４５からな
る２つのラッチに入力される。従って、ＮＡＮＤ回路４
２及び４３からなるラッチの出力Ｍ１及びＭ２は、ラッ
チ出力Ｌ１及びＬ２と同様に、それぞれＨＩＧＨ及びＬ
ＯＷとなる。またＮＡＮＤ回路４４及び４５からなるラ
ッチの出力Ｍ３及びＭ４は、ラッチ出力Ｌ３及びＬ４と
同様に、それぞれＨＩＧＨ及びＬＯＷとなる。
【００３６】従って入力信号Ｓ１の立ち上がりエッジが
先行する場合には、パルス生成回路８０のＮＡＮＤ回路
８２が出力をＬＯＷに変化させることになる。逆に入力
信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上が
りエッジよりも十分に先行する場合には、ラッチ出力Ｍ
１及びＭ２はＬＯＷ及びＨＩＧＨとなり、またラッチ出
力Ｍ３及びＭ４もまたＬＯＷ及びＨＩＧＨとなる。従っ
て、パルス生成回路８０のＮＡＮＤ回路８１が出力をＬ
ＯＷに変化させることになる。
先行する場合には、パルス生成回路８０のＮＡＮＤ回路
８２が出力をＬＯＷに変化させることになる。逆に入力
信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上が
りエッジよりも十分に先行する場合には、ラッチ出力Ｍ
１及びＭ２はＬＯＷ及びＨＩＧＨとなり、またラッチ出
力Ｍ３及びＭ４もまたＬＯＷ及びＨＩＧＨとなる。従っ
て、パルス生成回路８０のＮＡＮＤ回路８１が出力をＬ
ＯＷに変化させることになる。
【００３７】入力信号Ｓ２の立ち上がりエッジが入力信
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路３５及びインバータ４９に
よる信号遅延の影響で、ＮＡＮＤ回路３３及び３４から
なるラッチの出力Ｌ３及びＬ４は、それぞれＨＩＧＨ及
びＬＯＷとなる。この場合、ラッチ出力Ｍ１及びＭ２は
ＬＯＷ及びＨＩＧＨであり、ラッチ出力Ｍ３及びＭ４は
ＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路８
０のＮＡＮＤ回路８１及び８２は、出力をＨＩＧＨのま
ま変化させない。
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路３５及びインバータ４９に
よる信号遅延の影響で、ＮＡＮＤ回路３３及び３４から
なるラッチの出力Ｌ３及びＬ４は、それぞれＨＩＧＨ及
びＬＯＷとなる。この場合、ラッチ出力Ｍ１及びＭ２は
ＬＯＷ及びＨＩＧＨであり、ラッチ出力Ｍ３及びＭ４は
ＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路８
０のＮＡＮＤ回路８１及び８２は、出力をＨＩＧＨのま
ま変化させない。
【００３８】このように、入力信号Ｓ１及びＳ２の立ち
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図３の位
相比較回路は出力を生成しない構成となっている。バイ
ナリカウンタ６０は、エッジタイミング比較回路３０の
ＮＡＮＤ回路３６からの信号を１／２分周して、分周信
号Ｄ１をインバータ７１から出力すると共に、この分周
信号の反転信号Ｄ２をインバータ７０から出力する。Ｎ
ＡＮＤ回路３６からの信号は、入力信号Ｓ１及びＳ２と
同一の周期の信号である。従ってバイナリカウンタ６０
から出力される分周信号Ｄ１が、例えば入力信号の偶数
番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ
２は奇数番目のサイクルでＨＩＧＨになる。
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図３の位
相比較回路は出力を生成しない構成となっている。バイ
ナリカウンタ６０は、エッジタイミング比較回路３０の
ＮＡＮＤ回路３６からの信号を１／２分周して、分周信
号Ｄ１をインバータ７１から出力すると共に、この分周
信号の反転信号Ｄ２をインバータ７０から出力する。Ｎ
ＡＮＤ回路３６からの信号は、入力信号Ｓ１及びＳ２と
同一の周期の信号である。従ってバイナリカウンタ６０
から出力される分周信号Ｄ１が、例えば入力信号の偶数
番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ
２は奇数番目のサイクルでＨＩＧＨになる。
【００３９】パルス信号生成回路８０に於いては、上述
のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回
路８２の出力がＬＯＷになり、入力信号Ｓ２が十分に先
行する場合にはＮＡＮＤ回路８１の出力がＬＯＷにな
る。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路８
２の出力が複数のインバータ８８によって反転されて、
ＨＩＧＨの信号がＮＡＮＤ回路８５及び８６に供給され
る。ＮＡＮＤ回路８５には更に分周信号Ｄ１が供給さ
れ、ＮＡＮＤ回路８６には更に分周信号Ｄ２が供給され
る。従ってこの場合、パルス信号生成回路８０は、信号
Ａ及びＢとして、交互にＨＩＧＨパルスを出力すること
になる。
のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回
路８２の出力がＬＯＷになり、入力信号Ｓ２が十分に先
行する場合にはＮＡＮＤ回路８１の出力がＬＯＷにな
る。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路８
２の出力が複数のインバータ８８によって反転されて、
ＨＩＧＨの信号がＮＡＮＤ回路８５及び８６に供給され
る。ＮＡＮＤ回路８５には更に分周信号Ｄ１が供給さ
れ、ＮＡＮＤ回路８６には更に分周信号Ｄ２が供給され
る。従ってこの場合、パルス信号生成回路８０は、信号
Ａ及びＢとして、交互にＨＩＧＨパルスを出力すること
になる。
【００４０】入力信号Ｓ２が十分に先行する場合には、
ＮＡＮＤ回路８１の出力が複数のインバータ８７によっ
て反転されて、ＨＩＧＨの信号がＮＡＮＤ回路８３及び
８４に供給される。ＮＡＮＤ回路８３には更に分周信号
Ｄ１が供給され、ＮＡＮＤ回路８４には更に分周信号Ｄ
２が供給される。従ってこの場合には、パルス信号生成
回路８０は、信号Ｃ及びＤとして、交互にＨＩＧＨパル
スを出力することになる。
ＮＡＮＤ回路８１の出力が複数のインバータ８７によっ
て反転されて、ＨＩＧＨの信号がＮＡＮＤ回路８３及び
８４に供給される。ＮＡＮＤ回路８３には更に分周信号
Ｄ１が供給され、ＮＡＮＤ回路８４には更に分周信号Ｄ
２が供給される。従ってこの場合には、パルス信号生成
回路８０は、信号Ｃ及びＤとして、交互にＨＩＧＨパル
スを出力することになる。
【００４１】これらの信号Ａ乃至Ｄが、図１の遅延制御
回路２１に供給される。図４は、遅延制御回路２１の回
路構成を示す回路図である。遅延制御回路２１は、ＮＯ
Ｒ回路１０１−０乃至１０１−ｎ、インバータ１０２−
１乃至１０２−ｎ、ＮＡＮＤ回路１０３−１乃至１０３
−ｎ、ＮＭＯＳトランジスタ１０４−１乃至１０４−
ｎ、ＮＭＯＳトランジスタ１０５−１乃至１０５−ｎ、
ＮＭＯＳトランジスタ１０６−１乃至１０６−ｎ、及び
ＮＭＯＳトランジスタ１０７−１乃至１０７−ｎを含
む。リセット信号ＲＥＳＥＴがＬＯＷにされると、遅延
制御回路２１はリセットされる。即ち、リセット信号Ｒ
ＥＳＥＴがＬＯＷになると、ＮＡＮＤ回路１０３−１乃
至１０３−ｎの出力がＨＩＧＨになり、インバータ１０
２−１乃至１０２−ｎの出力がＬＯＷになる。ＮＡＮＤ
回路１０３−１乃至１０３−ｎとインバータ１０２−１
乃至１０２−ｎとの各ペアは、互いの出力を互いの入力
とすることでラッチを形成する。従って、上記リセット
信号ＲＥＳＥＴで設定された初期状態は、リセット信号
ＲＥＳＥＴがＨＩＧＨに戻っても保持される。
回路２１に供給される。図４は、遅延制御回路２１の回
路構成を示す回路図である。遅延制御回路２１は、ＮＯ
Ｒ回路１０１−０乃至１０１−ｎ、インバータ１０２−
１乃至１０２−ｎ、ＮＡＮＤ回路１０３−１乃至１０３
−ｎ、ＮＭＯＳトランジスタ１０４−１乃至１０４−
ｎ、ＮＭＯＳトランジスタ１０５−１乃至１０５−ｎ、
ＮＭＯＳトランジスタ１０６−１乃至１０６−ｎ、及び
ＮＭＯＳトランジスタ１０７−１乃至１０７−ｎを含
む。リセット信号ＲＥＳＥＴがＬＯＷにされると、遅延
制御回路２１はリセットされる。即ち、リセット信号Ｒ
ＥＳＥＴがＬＯＷになると、ＮＡＮＤ回路１０３−１乃
至１０３−ｎの出力がＨＩＧＨになり、インバータ１０
２−１乃至１０２−ｎの出力がＬＯＷになる。ＮＡＮＤ
回路１０３−１乃至１０３−ｎとインバータ１０２−１
乃至１０２−ｎとの各ペアは、互いの出力を互いの入力
とすることでラッチを形成する。従って、上記リセット
信号ＲＥＳＥＴで設定された初期状態は、リセット信号
ＲＥＳＥＴがＨＩＧＨに戻っても保持される。
【００４２】この初期状態では、図１４に示されるよう
に、ＮＯＲ回路１０１−０の出力Ｐ０はＨＩＧＨであ
り、ＮＯＲ回路１０１−１乃至１０１−ｎの出力Ｐ１乃
至ＰｎはＬＯＷである。即ち出力Ｐ０だけがＨＩＧＨで
ある。位相調整対象の信号に関して、遅延量を大きくす
る必要がある場合には、信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給する。まず信号線ＡにＨＩＧＨパルスが
供給されると、ＮＭＯＳトランジスタ１０４−１がオン
になる。このときＮＭＯＳトランジスタ１０６−１がオ
ンであるので、ＮＡＮＤ回路１０３−１の出力がグラン
ドに接続されて、強制的にＨＩＧＨからＬＯＷに変化さ
せられる。従ってインバータ１０２−１の出力はＨＩＧ
Ｈになり、この状態がＮＡＮＤ回路１０３−１とインバ
ータ１０２−１からなるラッチに保持される。またこの
時出力Ｐ０はＨＩＧＨからＬＯＷに変化し、出力Ｐ１は
ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、
出力Ｐ１のみがＨＩＧＨになる。
に、ＮＯＲ回路１０１−０の出力Ｐ０はＨＩＧＨであ
り、ＮＯＲ回路１０１−１乃至１０１−ｎの出力Ｐ１乃
至ＰｎはＬＯＷである。即ち出力Ｐ０だけがＨＩＧＨで
ある。位相調整対象の信号に関して、遅延量を大きくす
る必要がある場合には、信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給する。まず信号線ＡにＨＩＧＨパルスが
供給されると、ＮＭＯＳトランジスタ１０４−１がオン
になる。このときＮＭＯＳトランジスタ１０６−１がオ
ンであるので、ＮＡＮＤ回路１０３−１の出力がグラン
ドに接続されて、強制的にＨＩＧＨからＬＯＷに変化さ
せられる。従ってインバータ１０２−１の出力はＨＩＧ
Ｈになり、この状態がＮＡＮＤ回路１０３−１とインバ
ータ１０２−１からなるラッチに保持される。またこの
時出力Ｐ０はＨＩＧＨからＬＯＷに変化し、出力Ｐ１は
ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、
出力Ｐ１のみがＨＩＧＨになる。
【００４３】次に信号線ＢにＨＩＧＨパルスが供給され
ると、ＮＭＯＳトランジスタ１０４−２がオンになる。
このときＮＭＯＳトランジスタ１０６−２がオンになっ
ているので、ＮＡＮＤ回路１０３−２の出力がグランド
に接続されて、強制的にＨＩＧＨからＬＯＷに変化させ
られる。従ってインバータ１０２−２の出力はＨＩＧＨ
になり、この状態がＮＡＮＤ回路１０３−２とインバー
タ１０２−２からなるラッチに保持される。またこの時
出力Ｐ１はＨＩＧＨからＬＯＷに変化し、出力Ｐ２はＬ
ＯＷからＨＩＧＨに変化する。従ってこの状態では、出
力Ｐ２だけがＨＩＧＨになる。
ると、ＮＭＯＳトランジスタ１０４−２がオンになる。
このときＮＭＯＳトランジスタ１０６−２がオンになっ
ているので、ＮＡＮＤ回路１０３−２の出力がグランド
に接続されて、強制的にＨＩＧＨからＬＯＷに変化させ
られる。従ってインバータ１０２−２の出力はＨＩＧＨ
になり、この状態がＮＡＮＤ回路１０３−２とインバー
タ１０２−２からなるラッチに保持される。またこの時
出力Ｐ１はＨＩＧＨからＬＯＷに変化し、出力Ｐ２はＬ
ＯＷからＨＩＧＨに変化する。従ってこの状態では、出
力Ｐ２だけがＨＩＧＨになる。
【００４４】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力Ｐ０乃至Ｐｎのうちで
一つだけＨＩＧＨである出力を一つずつ右にずらしてい
くことが出来る。遅延量を小さくする必要がある場合に
は、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給す
る。この場合の動作は、上述の動作と逆であるので、詳
細な説明は省略する。
Ｈパルスを供給することで、出力Ｐ０乃至Ｐｎのうちで
一つだけＨＩＧＨである出力を一つずつ右にずらしてい
くことが出来る。遅延量を小さくする必要がある場合に
は、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給す
る。この場合の動作は、上述の動作と逆であるので、詳
細な説明は省略する。
【００４５】信号線Ｃ及びＤに交互にＨＩＧＨパルスを
供給することで、出力Ｐ０乃至Ｐｎのうちで一つだけＨ
ＩＧＨである出力Ｐを一つずつ左にずらしていくことが
出来る。これらの出力信号Ｐ０乃至Ｐｎを遅延回路２２
に供給することで、位相調整対象である信号の遅延量を
調整する。
供給することで、出力Ｐ０乃至Ｐｎのうちで一つだけＨ
ＩＧＨである出力Ｐを一つずつ左にずらしていくことが
出来る。これらの出力信号Ｐ０乃至Ｐｎを遅延回路２２
に供給することで、位相調整対象である信号の遅延量を
調整する。
【００４６】図５は、図１の遅延回路２２の回路構成を
示す回路図である。図５の遅延回路２２は、ＮＡＮＤ回
路１１１−０乃至１１１−ｎ、インバータ１１２−０乃
至１１２−ｎ、ＮＡＮＤ回路１１３−０乃至１１３−
ｎ、及びインバータ１１４を含む。ＮＡＮＤ回路１１３
−０乃至１１３−ｎの一方の入力には、遅延制御回路２
１の出力Ｐ０乃至Ｐｎが入力され、もう一方の入力に
は、入力信号ＳＩをインバータ１１４で反転した信号が
供給される。この入力信号ＳＩが、位相調整対象の信号
である。
示す回路図である。図５の遅延回路２２は、ＮＡＮＤ回
路１１１−０乃至１１１−ｎ、インバータ１１２−０乃
至１１２−ｎ、ＮＡＮＤ回路１１３−０乃至１１３−
ｎ、及びインバータ１１４を含む。ＮＡＮＤ回路１１３
−０乃至１１３−ｎの一方の入力には、遅延制御回路２
１の出力Ｐ０乃至Ｐｎが入力され、もう一方の入力に
は、入力信号ＳＩをインバータ１１４で反転した信号が
供給される。この入力信号ＳＩが、位相調整対象の信号
である。
【００４７】出力Ｐ０乃至Ｐｎのうちで一つだけがＨＩ
ＧＨであるので、このＨＩＧＨ信号を受け取るＮＡＮＤ
回路１１３−０乃至１１３−ｎのうちの一つが、入力信
号ＳＩを出力する。それ以外のＮＡＮＤ回路１１３−０
乃至１１３−ｎは、常にＨＩＧＨを出力する。このＨＩ
ＧＨ出力を一方の入力に受け取るＮＡＮＤ回路１１１−
０乃至１１１−ｎは、もう一方の入力に対するインバー
タとして動作する。
ＧＨであるので、このＨＩＧＨ信号を受け取るＮＡＮＤ
回路１１３−０乃至１１３−ｎのうちの一つが、入力信
号ＳＩを出力する。それ以外のＮＡＮＤ回路１１３−０
乃至１１３−ｎは、常にＨＩＧＨを出力する。このＨＩ
ＧＨ出力を一方の入力に受け取るＮＡＮＤ回路１１１−
０乃至１１１−ｎは、もう一方の入力に対するインバー
タとして動作する。
【００４８】従って、例えば出力Ｐｎ−１がＨＩＧＨで
あり、ＮＡＮＤ回路１１３−ｎ−１が入力信号ＳＩを出
力するとする。この場合、この入力信号ＳＩは、ＮＡＮ
Ｄ回路１１１−ｎ−１、インバータ１１２−ｎ−１、・
・・、ＮＡＮＤ回路１１１−０、インバータ１１２−０
を伝播して、出力信号ＳＯとして出力される。従って、
出力信号Ｐ０乃至Ｐｎのうちで唯一ＨＩＧＨである信号
の位置に応じて、出力信号ＳＯの遅延量は変化すること
になる。出力信号Ｐ０がＨＩＧＨである場合には、遅延
量は最小であり、出力信号ＰｎがＨＩＧＨである場合に
は、遅延量は最大である。
あり、ＮＡＮＤ回路１１３−ｎ−１が入力信号ＳＩを出
力するとする。この場合、この入力信号ＳＩは、ＮＡＮ
Ｄ回路１１１−ｎ−１、インバータ１１２−ｎ−１、・
・・、ＮＡＮＤ回路１１１−０、インバータ１１２−０
を伝播して、出力信号ＳＯとして出力される。従って、
出力信号Ｐ０乃至Ｐｎのうちで唯一ＨＩＧＨである信号
の位置に応じて、出力信号ＳＯの遅延量は変化すること
になる。出力信号Ｐ０がＨＩＧＨである場合には、遅延
量は最小であり、出力信号ＰｎがＨＩＧＨである場合に
は、遅延量は最大である。
【００４９】このように、図３の位相比較回路２０を用
いて２つの信号間でエッジの前後関係を比較し、この前
後関係に応じて、図４の遅延制御回路２１によって図５
の遅延回路２２の遅延量を制御する。これによって、２
つの信号のエッジタイミングが一致するように、一方の
信号の遅延量を調整することが出来る。即ち、図１のＤ
ＬＬ回路１３−１乃至１３−３に於いて、クロック信号
ＣＬＫ、入力信号Ａ、入力信号Ｂを、最も遅い信号のタ
イミングに合わせることが出来る。
いて２つの信号間でエッジの前後関係を比較し、この前
後関係に応じて、図４の遅延制御回路２１によって図５
の遅延回路２２の遅延量を制御する。これによって、２
つの信号のエッジタイミングが一致するように、一方の
信号の遅延量を調整することが出来る。即ち、図１のＤ
ＬＬ回路１３−１乃至１３−３に於いて、クロック信号
ＣＬＫ、入力信号Ａ、入力信号Ｂを、最も遅い信号のタ
イミングに合わせることが出来る。
【００５０】図６は、本発明による信号入力回路の第２
の実施例を示す。図６の信号入力回路は、図１のラッチ
１１−１及び１１−２及びＮＡＮＤ回路１２の代わり
に、ラッチ１１Ａ−１及び１１Ａ−２及びＮＯＲ回路１
２Ａを含む。図６のラッチ１１Ａ−１及び１１Ａ−２の
各々は、ＮＯＲ回路２５及び２６を含む。
の実施例を示す。図６の信号入力回路は、図１のラッチ
１１−１及び１１−２及びＮＡＮＤ回路１２の代わり
に、ラッチ１１Ａ−１及び１１Ａ−２及びＮＯＲ回路１
２Ａを含む。図６のラッチ１１Ａ−１及び１１Ａ−２の
各々は、ＮＯＲ回路２５及び２６を含む。
【００５１】図７は、図６の信号入力回路の動作を説明
するためのタイミングチャートである。図７を参照しな
がら、図６の信号入力回路の動作を説明する。図７に示
されるように、クロック信号ＣＬＫがＨＩＧＨからＬＯ
Ｗに変化する１サイクル内で変化する信号が、入力信号
Ａ及びＢとして供給される。入力信号Ａ及びＢは、信号
線の配線長の違い、配線容量の違い、信号出力側の回路
特性の違い等の理由で、図７に示されるように、異なっ
たタイミングで信号入力回路に供給される。
するためのタイミングチャートである。図７を参照しな
がら、図６の信号入力回路の動作を説明する。図７に示
されるように、クロック信号ＣＬＫがＨＩＧＨからＬＯ
Ｗに変化する１サイクル内で変化する信号が、入力信号
Ａ及びＢとして供給される。入力信号Ａ及びＢは、信号
線の配線長の違い、配線容量の違い、信号出力側の回路
特性の違い等の理由で、図７に示されるように、異なっ
たタイミングで信号入力回路に供給される。
【００５２】図６の信号入力回路に於いては、クロック
信号ＣＬＫの立ち上がりでラッチ１１Ａ−１及び１１Ａ
−２をリセットして、ラッチ１１Ａ−１及び１１Ａ−２
の出力を全てＨＩＧＨにする。リセットされた後、ラッ
チ１１Ａ−１は入力信号Ａの立ち上がりでセットされ
て、出力をＬＯＷにする。またラッチ１１Ａ−２は入力
信号Ｂの立ち上がりでセットされて、出力をＬＯＷにす
る。ラッチ１１Ａ−１及び１１Ａ−２の出力は、ＮＯＲ
回路１２Ａに入力される。従って、ラッチ１１Ａ−１及
び１１Ａ−２が共にセットされたタイミングで、ＮＯＲ
回路１２ＡはＨＩＧＨを出力する。即ち、ＮＯＲ回路１
２Ａの出力がＬＯＷからＨＩＧＨに変化するタイミング
が、入力信号Ａ及びＢのうちで最も遅い信号の変化タイ
ミングに一致することになる。
信号ＣＬＫの立ち上がりでラッチ１１Ａ−１及び１１Ａ
−２をリセットして、ラッチ１１Ａ−１及び１１Ａ−２
の出力を全てＨＩＧＨにする。リセットされた後、ラッ
チ１１Ａ−１は入力信号Ａの立ち上がりでセットされ
て、出力をＬＯＷにする。またラッチ１１Ａ−２は入力
信号Ｂの立ち上がりでセットされて、出力をＬＯＷにす
る。ラッチ１１Ａ−１及び１１Ａ−２の出力は、ＮＯＲ
回路１２Ａに入力される。従って、ラッチ１１Ａ−１及
び１１Ａ−２が共にセットされたタイミングで、ＮＯＲ
回路１２ＡはＨＩＧＨを出力する。即ち、ＮＯＲ回路１
２Ａの出力がＬＯＷからＨＩＧＨに変化するタイミング
が、入力信号Ａ及びＢのうちで最も遅い信号の変化タイ
ミングに一致することになる。
【００５３】ＮＯＲ回路１２Ａから出力される立ち上が
りエッジは、ＤＬＬ回路１３−１乃至１３−３に入力さ
れる。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫ
を入力として受け取り、クロック信号ＣＬＫの立ち上が
りエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジと
が一致するように、クロック信号ＣＬＫを遅延させて位
相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａ
を入力として受け取り、入力信号Ａの立ち上がりエッジ
とＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致す
るように、入力信号Ａを遅延させて位相を調整する。ま
たＤＬＬ回路１３−３は、更に入力信号Ｂを入力として
受け取り、入力信号Ｂの立ち上がりエッジとＮＯＲ回路
１２Ａ出力の立ち上がりエッジとが一致するように、入
力信号Ｂを遅延させて位相を調整する。
りエッジは、ＤＬＬ回路１３−１乃至１３−３に入力さ
れる。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫ
を入力として受け取り、クロック信号ＣＬＫの立ち上が
りエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジと
が一致するように、クロック信号ＣＬＫを遅延させて位
相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａ
を入力として受け取り、入力信号Ａの立ち上がりエッジ
とＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致す
るように、入力信号Ａを遅延させて位相を調整する。ま
たＤＬＬ回路１３−３は、更に入力信号Ｂを入力として
受け取り、入力信号Ｂの立ち上がりエッジとＮＯＲ回路
１２Ａ出力の立ち上がりエッジとが一致するように、入
力信号Ｂを遅延させて位相を調整する。
【００５４】即ち信号入力回路は、ＤＬＬ回路１３−２
及び１３−３によって入力信号Ａ及びＢの位相を調整し
て、図７に示されるように最も遅い入力信号にタイミン
グの合った遅延入力信号Ａ１及びＢ１を生成する。また
ＤＬＬ回路１３−１及び遅延回路１４を用いて、最も遅
い入力信号のタイミングからセットアップタイムＴｓだ
け遅延した遅延クロック信号ＣＬＫ１を生成する。この
遅延クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１
及びＢ１を読み込む。従って、遅延回路１４が設定する
適切なセットアップタイムＴｓとホールドタイムＴｈを
確保しながら、遅延入力信号Ａ１及びＢ１を読み込むこ
とが出来る。
及び１３−３によって入力信号Ａ及びＢの位相を調整し
て、図７に示されるように最も遅い入力信号にタイミン
グの合った遅延入力信号Ａ１及びＢ１を生成する。また
ＤＬＬ回路１３−１及び遅延回路１４を用いて、最も遅
い入力信号のタイミングからセットアップタイムＴｓだ
け遅延した遅延クロック信号ＣＬＫ１を生成する。この
遅延クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１
及びＢ１を読み込む。従って、遅延回路１４が設定する
適切なセットアップタイムＴｓとホールドタイムＴｈを
確保しながら、遅延入力信号Ａ１及びＢ１を読み込むこ
とが出来る。
【００５５】第１の実施例の場合には、クロック信号の
１サイクル内にＨＩＧＨからＬＯＷになる信号を入力し
たが、図２の実施例の場合には、クロック信号の１サイ
クル内にＬＯＷからＨＩＧＨになる信号を用いて、クロ
ック信号及び入力信号の位相調整を行うことが出来る。
図８は、本発明による信号入力回路の第３の実施例を示
す。図８に於いて、図１と同一の構成要素は同一の符号
で参照され、その説明は省略する。
１サイクル内にＨＩＧＨからＬＯＷになる信号を入力し
たが、図２の実施例の場合には、クロック信号の１サイ
クル内にＬＯＷからＨＩＧＨになる信号を用いて、クロ
ック信号及び入力信号の位相調整を行うことが出来る。
図８は、本発明による信号入力回路の第３の実施例を示
す。図８に於いて、図１と同一の構成要素は同一の符号
で参照され、その説明は省略する。
【００５６】図８の信号入力回路は、図１の信号入力回
路に加えて、コマンド検出回路１６が設けられる。コマ
ンド検出回路１６は、キャリブレーションモードを指定
するコマンド入力が外部からなされると、位相比較回路
２０及び遅延制御回路２１を駆動させる。その後通常動
作モードを指定するコマンド入力がなされると、位相比
較回路２０及び遅延制御回路２１を停止させる。コマン
ド検出回路１６の構成は通常のコマンドデコーダ等の構
成でよく、また位相比較回路２０及び遅延制御回路２１
の駆動・停止に関する制御は、例えば回路の電源供給を
制御すればよく、従来技術の範囲内であるので説明を省
略する。
路に加えて、コマンド検出回路１６が設けられる。コマ
ンド検出回路１６は、キャリブレーションモードを指定
するコマンド入力が外部からなされると、位相比較回路
２０及び遅延制御回路２１を駆動させる。その後通常動
作モードを指定するコマンド入力がなされると、位相比
較回路２０及び遅延制御回路２１を停止させる。コマン
ド検出回路１６の構成は通常のコマンドデコーダ等の構
成でよく、また位相比較回路２０及び遅延制御回路２１
の駆動・停止に関する制御は、例えば回路の電源供給を
制御すればよく、従来技術の範囲内であるので説明を省
略する。
【００５７】なお図８のコマンド検出回路１６の代わり
に、半導体装置の電源が投入されたことを検知するパワ
ーアップ検出回路を設けてもよい。この場合、電源投入
検出から例えば所定期間の間をキャリブレーションモー
ドとし、この期間だけ位相比較回路２０及び遅延制御回
路２１を駆動させる構成とすればよい。図９は、本発明
による信号入力回路の第４の実施例を示す。図９に於い
て、図１と同一の構成要素は同一の符号で参照され、そ
の説明は省略する。
に、半導体装置の電源が投入されたことを検知するパワ
ーアップ検出回路を設けてもよい。この場合、電源投入
検出から例えば所定期間の間をキャリブレーションモー
ドとし、この期間だけ位相比較回路２０及び遅延制御回
路２１を駆動させる構成とすればよい。図９は、本発明
による信号入力回路の第４の実施例を示す。図９に於い
て、図１と同一の構成要素は同一の符号で参照され、そ
の説明は省略する。
【００５８】図９の信号入力回路は、制御信号生成回路
１７及び温度・電源変動検出回路１８を含む。温度・電
源変動検出回路１８は、温度の変化及び半導体装置の電
源電圧の変化を監視し、変化が検出された場合には、制
御信号生成回路１７にこれを通知する。制御信号生成回
路１７は、温度変化或いは電源電圧の変化を通知される
と、動作モードをキャリブレーションモードにして、位
相比較回路２０及び遅延制御回路２１を駆動させる。制
御信号生成回路１７は、ＮＡＮＤ回路１２から出力され
る立ち下がりエッジをカウントし、計数値が所定値とな
るとキャリブレーションモードを終了して、位相比較回
路２０及び遅延制御回路２１を停止させる。
１７及び温度・電源変動検出回路１８を含む。温度・電
源変動検出回路１８は、温度の変化及び半導体装置の電
源電圧の変化を監視し、変化が検出された場合には、制
御信号生成回路１７にこれを通知する。制御信号生成回
路１７は、温度変化或いは電源電圧の変化を通知される
と、動作モードをキャリブレーションモードにして、位
相比較回路２０及び遅延制御回路２１を駆動させる。制
御信号生成回路１７は、ＮＡＮＤ回路１２から出力され
る立ち下がりエッジをカウントし、計数値が所定値とな
るとキャリブレーションモードを終了して、位相比較回
路２０及び遅延制御回路２１を停止させる。
【００５９】温度変化或いは電源電圧の変化が生じた場
合には、遅延回路２２の遅延量が最適値でなくなる可能
性が高い。図９の構成に於いては、このような場合に、
自動的にキャリブレーションモードに設定することで、
遅延回路２２の遅延量を再び最適値に設定し直すことが
可能である。なおこの場合、温度・電源変動検出回路１
８の出力を、半導体装置外部に出力する構成とすること
が望ましい。これによって、ユーザは、キャリブレーシ
ョンモードが設定されたことを知り、キャリブレーショ
ンのための入力信号を半導体装置に供給することが出来
る。
合には、遅延回路２２の遅延量が最適値でなくなる可能
性が高い。図９の構成に於いては、このような場合に、
自動的にキャリブレーションモードに設定することで、
遅延回路２２の遅延量を再び最適値に設定し直すことが
可能である。なおこの場合、温度・電源変動検出回路１
８の出力を、半導体装置外部に出力する構成とすること
が望ましい。これによって、ユーザは、キャリブレーシ
ョンモードが設定されたことを知り、キャリブレーショ
ンのための入力信号を半導体装置に供給することが出来
る。
【００６０】なお制御信号生成回路１７はカウンタを含
む単純な論理回路で構成可能であり、また温度・電源変
動検出回路１８のように温度変動或いは電源変動を検出
する回路は、従来技術でよく知られた回路であるので、
詳細な説明は省略する。以上本発明は実施例に基づいて
説明されたが、本発明は上述の実施例に限定されること
なく、特許請求の範囲に記載される範囲内で、自由に変
形・変更が可能である。
む単純な論理回路で構成可能であり、また温度・電源変
動検出回路１８のように温度変動或いは電源変動を検出
する回路は、従来技術でよく知られた回路であるので、
詳細な説明は省略する。以上本発明は実施例に基づいて
説明されたが、本発明は上述の実施例に限定されること
なく、特許請求の範囲に記載される範囲内で、自由に変
形・変更が可能である。
【００６１】
【発明の効果】請求項１の発明に於ては、所定期間内で
信号レベル変化を許容して、最も信号変化タイミングが
遅い信号に全ての入力信号のタイミングを合わせ、タイ
ミングの合った入力信号をラッチに取り込むことが出来
る。従って、所定期間内で信号レベルが変化する際に、
信号レベル変化後のデータを確実に読み込むことが可能
になる。
信号レベル変化を許容して、最も信号変化タイミングが
遅い信号に全ての入力信号のタイミングを合わせ、タイ
ミングの合った入力信号をラッチに取り込むことが出来
る。従って、所定期間内で信号レベルが変化する際に、
信号レベル変化後のデータを確実に読み込むことが可能
になる。
【００６２】請求項２の発明に於ては、ラッチによるデ
ータ読み込みを、最も信号変化タイミングが遅い信号の
タイミングから更に所定時間遅延したクロック信号を用
いて行う。従って、所定のセットアップタイム及びホー
ルドタイムを確保して、確実なデータ読み込みを行うこ
とが出来る。請求項３の発明に於ては、フィードバック
制御によって、信号間のタイミング合わせを確実に行う
ことが出来る。
ータ読み込みを、最も信号変化タイミングが遅い信号の
タイミングから更に所定時間遅延したクロック信号を用
いて行う。従って、所定のセットアップタイム及びホー
ルドタイムを確保して、確実なデータ読み込みを行うこ
とが出来る。請求項３の発明に於ては、フィードバック
制御によって、信号間のタイミング合わせを確実に行う
ことが出来る。
【００６３】請求項４の発明に於ては、単純な回路構成
によって、最も遅い信号変化タイミングを検出すること
が出来る。請求項５の発明に於ては、１クロックサイク
ルの期間内でデータ変化を許容して、変化後の信号レベ
ルをデータとして確実に読み込むことが出来る。請求項
６の発明に於ては、キャリブレーションモードに於いて
入力信号の遅延量及びクロック信号の遅延量を適切な値
に設定し、その後の通常動作モードで既に設定された遅
延量を用いて確実なデータ読み込みを実現することが出
来る。
によって、最も遅い信号変化タイミングを検出すること
が出来る。請求項５の発明に於ては、１クロックサイク
ルの期間内でデータ変化を許容して、変化後の信号レベ
ルをデータとして確実に読み込むことが出来る。請求項
６の発明に於ては、キャリブレーションモードに於いて
入力信号の遅延量及びクロック信号の遅延量を適切な値
に設定し、その後の通常動作モードで既に設定された遅
延量を用いて確実なデータ読み込みを実現することが出
来る。
【００６４】請求項７の発明に於ては、キャリブレーシ
ョンモードをコマンド入力により設定することが出来
る。請求項８の発明に於ては、キャリブレーションモー
ドを電源投入により設定することが出来る。請求項９の
発明に於ては、電源電圧或いは温度に変動があった場合
に、自動的にキャリブレーションモードを設定すること
が出来る。
ョンモードをコマンド入力により設定することが出来
る。請求項８の発明に於ては、キャリブレーションモー
ドを電源投入により設定することが出来る。請求項９の
発明に於ては、電源電圧或いは温度に変動があった場合
に、自動的にキャリブレーションモードを設定すること
が出来る。
【００６５】請求項１０の発明に於ては、電源電圧或い
は温度に変動があった場合に、自動的にキャリブレーシ
ョンモードを設定すると共に、遅延量調整を所定回数実
行した段階でキャリブレーションモードを解除すること
が出来る。請求項１１の発明に於ては、所定期間内で信
号レベル変化を許容して、最も信号変化タイミングが遅
い信号に全ての入力信号のタイミングを合わせ、タイミ
ングの合った入力信号をラッチに取り込むことが出来
る。従って、所定期間内で信号レベルが変化する際に、
信号レベル変化後のデータを確実に読み込むことが可能
になる。
は温度に変動があった場合に、自動的にキャリブレーシ
ョンモードを設定すると共に、遅延量調整を所定回数実
行した段階でキャリブレーションモードを解除すること
が出来る。請求項１１の発明に於ては、所定期間内で信
号レベル変化を許容して、最も信号変化タイミングが遅
い信号に全ての入力信号のタイミングを合わせ、タイミ
ングの合った入力信号をラッチに取り込むことが出来
る。従って、所定期間内で信号レベルが変化する際に、
信号レベル変化後のデータを確実に読み込むことが可能
になる。
【００６６】請求項１２の発明に於ては、ラッチによる
データ読み込みを、最も信号変化タイミングが遅い信号
のタイミングから更に所定時間遅延したクロック信号を
用いて行う。従って、所定のセットアップタイム及びホ
ールドタイムを確保して、確実なデータ読み込みを行う
ことが出来る。
データ読み込みを、最も信号変化タイミングが遅い信号
のタイミングから更に所定時間遅延したクロック信号を
用いて行う。従って、所定のセットアップタイム及びホ
ールドタイムを確保して、確実なデータ読み込みを行う
ことが出来る。
【図１】本発明による信号入力回路の第１の実施例を示
す図である。
す図である。
【図２】図１の信号入力回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】位相比較回路２０の回路構成を示す回路図であ
る。
る。
【図４】遅延制御回路２１の回路構成を示す回路図であ
る。
る。
【図５】図１の遅延回路２２の回路構成を示す回路図で
ある。
ある。
【図６】本発明による信号入力回路の第２の実施例を示
す図である。
す図である。
【図７】図６の信号入力回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】本発明による信号入力回路の第３の実施例を示
す図である。
す図である。
【図９】本発明による信号入力回路の第４の実施例を示
す図である。
す図である。
１１−１、１１−２ ラッチ １２ ＮＡＮＤ回路 １３−１、１３−２、１３−３ ＤＬＬ回路 １４ 遅延回路 １５−１、１５−２ ラッチ １６ コマンド検出回路 １７ 制御信号生成回路 １８ 温度・電源変動検出回路 ２０ 位相比較回路 ２１ 遅延制御回路 ２２ 遅延回路 ２３、２４ ＮＡＮＤ回路 ３０ エッジタイミング比較回路 ６０ バイナリカウンタ ８０ パルス生成回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｌ 7/08 Ｊ
Claims (12)
- 【請求項１】所定期間内に信号レベルが変化する複数の
入力信号に関して該所定期間内で最も遅い信号変化タイ
ミングを検出するタイミング検出回路と、 該最も遅い信号変化タイミングに信号変化タイミングが
一致するように、該複数の入力信号を遅延させて遅延入
力信号を生成する第１の遅延調整回路と、 該遅延入力信号を同一のタイミングで読み込むラッチ回
路を含むことを特徴とする半導体集積回路。 - 【請求項２】クロック信号を受け取り、前記最も遅い信
号変化タイミングに信号変化タイミングが一致するよう
に、該クロック信号を遅延させる第２の遅延調整回路
と、 該第２の遅延調整回路から遅延されたクロック信号を受
け取り、更に所定遅延量だけ遅延させて遅延クロック信
号を生成するクロック遅延回路を含み、前記ラッチ回路
は該遅延クロック信号を同期信号として用いて前記遅延
入力信号を読み込むことを特徴とする請求項１記載の半
導体集積回路。 - 【請求項３】前記第１の遅延調整回路及び前記第２の遅
延調整回路の各々は、 遅延対象の信号を受け取り可変遅延量だけ遅延させる信
号遅延回路と、 該信号遅延回路で遅延された信号の信号変化タイミング
と前記最も遅い信号変化タイミングとを比較する位相比
較回路と、 該位相比較回路の比較結果に基づいて、該信号遅延回路
で遅延された信号の信号変化タイミングと該最も遅い信
号変化タイミングとが略同タイミングとなるように、該
信号遅延回路の該可変遅延量を調整する遅延量制御回路
を含むことを特徴とする請求項２記載の半導体集積回
路。 - 【請求項４】前記タイミング検出回路は、 前記複数の入力信号の各々に対応して設けられ対応する
入力信号の信号レベルが変化するとセットされる複数の
ラッチ回路と、 該複数のラッチ回路が全てセットされると出力を変化さ
せる回路を含むことを特徴とする請求項２記載の半導体
集積回路。 - 【請求項５】前記所定期間は、前記クロック信号の１サ
イクルであることを特徴とする請求項２記載の半導体集
積回路。 - 【請求項６】前記第１の遅延調整回路及び前記第２の遅
延調整回路は、キャリブレーションモードに於いて動作
することを特徴とする請求項２記載の半導体集積回路。 - 【請求項７】コマンド入力により前記キャリブレーショ
ンモードを設定するコマンド検出回路を更に含むことを
特徴とする請求項６記載の半導体集積回路。 - 【請求項８】電源投入を検出することにより前記キャリ
ブレーションモードを設定する電源投入検出回路を更に
含むことを特徴とする請求項６記載の半導体集積回路。 - 【請求項９】電源電圧及び温度を監視して変化を検出す
ることにより前記キャリブレーションモードを設定する
検出・設定回路を更に含むことを特徴とする請求項６記
載の半導体集積回路。 - 【請求項１０】前記検出・設定回路は、 電源電圧及び温度を監視して変化を検出する検出回路
と、 該検出回路からの通知により前記キャリブレーションモ
ードを設定すると共に、前記タイミング検出回路が前記
最も遅い信号変化タイミングを検出した回数を計数し
て、計数値が所定値になると前記キャリブレーションモ
ードを解除する設定回路を含むことを特徴とする請求項
９記載の半導体集積回路。 - 【請求項１１】複数の入力信号のうちで最もタイミング
の遅い信号を検出するタイミング検出回路と、 該最もタイミングの遅い信号と同期するように該複数の
入力信号を遅延させて遅延入力信号を生成する第１の遅
延調整回路と、 該遅延入力信号を同一のタイミングで読み込むラッチ回
路を含むことを特徴とする半導体集積回路。 - 【請求項１２】クロック信号を受け取り、前記最もタイ
ミングの遅い信号に同期するように、該クロック信号を
遅延させる第２の遅延調整回路と、 該第２の遅延調整回路から遅延されたクロック信号を受
け取り、更に所定遅延量だけ遅延させて遅延クロック信
号を生成するクロック遅延回路を含み、前記ラッチ回路
は該遅延クロック信号を同期信号として用いて前記遅延
入力信号を読み込むことを特徴とする請求項１１記載の
半導体集積回路。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
| US6498765B2 (en) | 2000-08-08 | 2002-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2004516591A (ja) * | 2000-05-12 | 2004-06-03 | マイクロン テクノロジー インコーポレイテッド | メモリデバイスのための較正技術 |
| KR100511912B1 (ko) * | 2002-03-13 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리에 사용되는 데이터 출력 구동 장치 |
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| KR100652394B1 (ko) | 2005-01-07 | 2006-12-01 | 삼성전자주식회사 | 트랜스미터의 출력 신호의 라이징/폴링 타임 제어 장치 |
| JP2007531959A (ja) * | 2004-03-31 | 2007-11-08 | マイクロン テクノロジー、インコーポレイテッド | 集積回路における信号タイミングの再構成 |
| JP2010510720A (ja) * | 2006-11-15 | 2010-04-02 | クゥアルコム・インコーポレイテッド | 遅延線の較正 |
| JP2011008903A (ja) * | 2009-06-29 | 2011-01-13 | Hynix Semiconductor Inc | 半導体メモリ装置のデータ整列回路及び方法 |
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|---|---|---|---|---|
| JP3349943B2 (ja) * | 1998-03-03 | 2002-11-25 | 日本電気株式会社 | 半導体装置 |
| DE69939291D1 (de) * | 1998-04-28 | 2008-09-25 | Matsushita Electric Ind Co Ltd | Eingangsschaltung |
| US6147531A (en) * | 1998-07-09 | 2000-11-14 | Analog Devices, Inc. | Sampled delay locked loop insensitive to clock duty cycle |
| US6715093B1 (en) * | 2000-04-28 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method for triggering an asynchronous event by creating a lowest common denominator clock |
| US6469555B1 (en) * | 2000-08-18 | 2002-10-22 | Rambus, Inc | Apparatus and method for generating multiple clock signals from a single loop circuit |
| US6877100B1 (en) * | 2000-08-25 | 2005-04-05 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit |
| US6486721B2 (en) * | 2001-03-02 | 2002-11-26 | Sun Microsystems, Inc. | Latch control circuit for crossing clock domains |
| JP4021693B2 (ja) * | 2002-03-26 | 2007-12-12 | 富士通株式会社 | 半導体集積回路 |
| JP4168439B2 (ja) * | 2002-09-17 | 2008-10-22 | 富士ゼロックス株式会社 | 信号伝送システム |
| US7512201B2 (en) * | 2005-06-14 | 2009-03-31 | International Business Machines Corporation | Multi-channel synchronization architecture |
| EP1912108A1 (en) * | 2006-10-12 | 2008-04-16 | Rohde & Schwarz GmbH & Co. KG | Device for providing a plurality of clock signals |
| DE102007006374B3 (de) * | 2007-02-08 | 2008-08-28 | Texas Instruments Deutschland Gmbh | Digitaler Datenbuffer |
| US9337817B2 (en) * | 2014-06-17 | 2016-05-10 | Via Alliance Semiconductor Co., Ltd. | Hold-time optimization circuit and receiver with the same |
Family Cites Families (3)
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|---|---|---|---|---|
| JP2629028B2 (ja) * | 1988-08-10 | 1997-07-09 | 株式会社日立製作所 | クロック信号供給方法および装置 |
| JP3487309B2 (ja) * | 1993-06-30 | 2004-01-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5486783A (en) * | 1994-10-31 | 1996-01-23 | At&T Corp. | Method and apparatus for providing clock de-skewing on an integrated circuit board |
-
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- 1997-10-20 JP JP28734397A patent/JP3908356B2/ja not_active Expired - Fee Related
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
| JP2004516591A (ja) * | 2000-05-12 | 2004-06-03 | マイクロン テクノロジー インコーポレイテッド | メモリデバイスのための較正技術 |
| US6498765B2 (en) | 2000-08-08 | 2002-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| KR100511912B1 (ko) * | 2002-03-13 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리에 사용되는 데이터 출력 구동 장치 |
| JP2007531959A (ja) * | 2004-03-31 | 2007-11-08 | マイクロン テクノロジー、インコーポレイテッド | 集積回路における信号タイミングの再構成 |
| US7099232B2 (en) | 2004-05-06 | 2006-08-29 | Hynix Semiconductor Inc. | Delay locked loop device |
| KR100652394B1 (ko) | 2005-01-07 | 2006-12-01 | 삼성전자주식회사 | 트랜스미터의 출력 신호의 라이징/폴링 타임 제어 장치 |
| JP2010510720A (ja) * | 2006-11-15 | 2010-04-02 | クゥアルコム・インコーポレイテッド | 遅延線の較正 |
| JP2011008903A (ja) * | 2009-06-29 | 2011-01-13 | Hynix Semiconductor Inc | 半導体メモリ装置のデータ整列回路及び方法 |
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