JPH11122813A - 電源電圧印加方法及びその回路 - Google Patents
電源電圧印加方法及びその回路Info
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- JPH11122813A JPH11122813A JP9277529A JP27752997A JPH11122813A JP H11122813 A JPH11122813 A JP H11122813A JP 9277529 A JP9277529 A JP 9277529A JP 27752997 A JP27752997 A JP 27752997A JP H11122813 A JPH11122813 A JP H11122813A
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- power supply
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Abstract
(57)【要約】
【課題】 電源投入時、定常流の下に電源電圧を漸増さ
せて回路に供給し、かつ回路構成のレイアウト面積を縮
小する。 【解決手段】 電源４と回路３との間にＰＭＯＳトラン
ドスタ５を配設し、電源投入時、抵抗１と容量２とによ
り決定される時定数をもたせた制御電圧でＰＭＯＳトラ
ンジスタ５のゲート電圧を制御する。
せて回路に供給し、かつ回路構成のレイアウト面積を縮
小する。 【解決手段】 電源４と回路３との間にＰＭＯＳトラン
ドスタ５を配設し、電源投入時、抵抗１と容量２とによ
り決定される時定数をもたせた制御電圧でＰＭＯＳトラ
ンジスタ５のゲート電圧を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧印加方法
及びその回路に関する。
及びその回路に関する。
【０００２】
【従来の技術】電源電圧を回路に供給するには、その回
路の特性によっては、急激な電圧の立上りが原因となっ
て誤動作を生じてしまう場合がある。このような特性を
もつ回路としては、帰還をかける帰還回路、バンドキャ
ップ回路等が存在する。
路の特性によっては、急激な電圧の立上りが原因となっ
て誤動作を生じてしまう場合がある。このような特性を
もつ回路としては、帰還をかける帰還回路、バンドキャ
ップ回路等が存在する。
【０００３】そのため、急激な電圧の立上りが原因とな
って誤動作を生じる回路に対しては、電圧の立上りをな
だらかにして電源電圧を供給する必要がある。
って誤動作を生じる回路に対しては、電圧の立上りをな
だらかにして電源電圧を供給する必要がある。
【０００４】この種の電源電圧印加回路の従来例を図５
に示す。図５に示す従来例の電源電圧印加回路では、抵
抗１と容量２とを用いて回路３に電圧を漸増させて供給
することが行われていた。図５において、電源４が投入
されると、抵抗１と容量値２とによりノードＮ1のノー
ド電圧Ｖ2が時定数をもって変化する。
に示す。図５に示す従来例の電源電圧印加回路では、抵
抗１と容量２とを用いて回路３に電圧を漸増させて供給
することが行われていた。図５において、電源４が投入
されると、抵抗１と容量値２とによりノードＮ1のノー
ド電圧Ｖ2が時定数をもって変化する。
【０００５】抵抗１の抵抗値をＲ2、容量２の容量値
Ｃ2、回路３の電流値ｉとすると、そのノード電圧Ｖ
2は、 式（１）で表わされる。
Ｃ2、回路３の電流値ｉとすると、そのノード電圧Ｖ
2は、 式（１）で表わされる。
【０００６】図６に示すようにノード電圧Ｖ2は、電源
電圧の立上がりに対して、抵抗１と容量２との時定数に
よりなだらかに（漸増）立上がる。
電圧の立上がりに対して、抵抗１と容量２との時定数に
よりなだらかに（漸増）立上がる。
【０００７】
【発明が解決しようとする課題】しかしながら、図５に
示す従来例では、式（１）から明らかなように、回路３
に供給される電流ｉと抵抗１とにより電圧降下を生じて
しまう。この電圧降下を少なくするためには、抵抗１の
抵抗値Ｒ2を小さくし、容量２の容量値Ｃ2を大きくしな
ければならない。この容量値Ｃ2を大きくするというこ
とは、容量２の外形寸法を拡大することとなり、レイア
ウト面積が大きくなってしまうという課題があった。
示す従来例では、式（１）から明らかなように、回路３
に供給される電流ｉと抵抗１とにより電圧降下を生じて
しまう。この電圧降下を少なくするためには、抵抗１の
抵抗値Ｒ2を小さくし、容量２の容量値Ｃ2を大きくしな
ければならない。この容量値Ｃ2を大きくするというこ
とは、容量２の外形寸法を拡大することとなり、レイア
ウト面積が大きくなってしまうという課題があった。
【０００８】ところで、電源立上げ時における電源立上
り開始から回部回路の安定動作電圧に達するまでを安定
状態に保つ技術が特開平６−７５６６８号公報に開示さ
れている。
り開始から回部回路の安定動作電圧に達するまでを安定
状態に保つ技術が特開平６−７５６６８号公報に開示さ
れている。
【０００９】特開平６−７５６６８号公報に開示された
技術は図７に示すように、レベル検出回路１１、容量１
３、Ｎｃｈトランジスタ１４、Ｎｃｈ出力バッファ１
５、Ｎｃｈ出力バッファ制御部１６とから構成されてい
るが、その回路構成が複雑であるため、そのレイアウト
の面積を縮小するには、限界があった。
技術は図７に示すように、レベル検出回路１１、容量１
３、Ｎｃｈトランジスタ１４、Ｎｃｈ出力バッファ１
５、Ｎｃｈ出力バッファ制御部１６とから構成されてい
るが、その回路構成が複雑であるため、そのレイアウト
の面積を縮小するには、限界があった。
【００１０】また特開平６−９７７９７号公報には図８
に示す半導体集積回路装置の技術が開示されている。図
８において、１７はＰＭＯＳトランジスタ、１８，２０
は容量、１９は電流源である。
に示す半導体集積回路装置の技術が開示されている。図
８において、１７はＰＭＯＳトランジスタ、１８，２０
は容量、１９は電流源である。
【００１１】図８に示す技術では、レイアウト面積を縮
小させることはできるが、電圧源を対象とするものであ
り、電圧を変化させて回路に印加するようになってい
た。
小させることはできるが、電圧源を対象とするものであ
り、電圧を変化させて回路に印加するようになってい
た。
【００１２】しかしながら、図８に示す従来例では、電
圧を漸増させて電圧の立上りをなだらかにすることはで
きるが、電流値の変化を無視したものであるため、定電
流の下で電源電圧を漸増させて供給する回路には、その
まま適用することができなかった。
圧を漸増させて電圧の立上りをなだらかにすることはで
きるが、電流値の変化を無視したものであるため、定電
流の下で電源電圧を漸増させて供給する回路には、その
まま適用することができなかった。
【００１３】本発明の目的は、定電流の下に電源電圧を
漸増させて回路に供給でき、しかもレイアウト面積を可
及的に縮小可能な電源電圧印加方法及びその回路を提供
することにある。
漸増させて回路に供給でき、しかもレイアウト面積を可
及的に縮小可能な電源電圧印加方法及びその回路を提供
することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電源電圧印加方法は、電源投入時に、
定電流の下で電源電圧を漸増させ、これを回路に供給す
る電源電圧印加方法であって、 電源と回路との間にＭ
ＯＳトランジスタを配設し、前記ＭＯＳトランジスタの
オン抵抗を、抵抗と容量とにより決定する時定数で制御
するものである。
め、本発明に係る電源電圧印加方法は、電源投入時に、
定電流の下で電源電圧を漸増させ、これを回路に供給す
る電源電圧印加方法であって、 電源と回路との間にＭ
ＯＳトランジスタを配設し、前記ＭＯＳトランジスタの
オン抵抗を、抵抗と容量とにより決定する時定数で制御
するものである。
【００１５】また前記ＭＯＳトランジスタとして、ＰＭ
ＯＳトランジスタを用いる。
ＯＳトランジスタを用いる。
【００１６】また本発明に係る電源電圧印加回路は、電
源投入時に、定電流の下で電源電圧を漸増させ、これを
回路に供給する電源電圧印加回路であって、定電流源
と、電圧調整部とを有し、前記回路は、急激な電圧の立
上りによって誤動作を生じる特性をもつものであり、前
記定電流源は、前記回路に定電流を供給するものであ
り、前記電圧調整部は、電源電圧を漸増させて前記回路
に印加するものである。
源投入時に、定電流の下で電源電圧を漸増させ、これを
回路に供給する電源電圧印加回路であって、定電流源
と、電圧調整部とを有し、前記回路は、急激な電圧の立
上りによって誤動作を生じる特性をもつものであり、前
記定電流源は、前記回路に定電流を供給するものであ
り、前記電圧調整部は、電源電圧を漸増させて前記回路
に印加するものである。
【００１７】また本発明に係る電源電圧印加回路は、電
源投入時に、定電流の下で電源電圧を漸増させて回路に
供給する電源電圧印加回路であって、ＰＭＯＳトランジ
スタと、容量部と、抵抗部とを有し、前記回路は、急激
な電圧の立上りによって誤動作を生じる特性をもつもの
であり、前記ＰＭＯＳトランジスタは、ドレインが電源
に、ソースが前記回路の入力端にそれぞれ接続され、前
記回路への電流値を定常に保持するものであり、前記容
量部は、電源と前記ＰＭＯＳトランジスタのベースとの
間に接続され、電源によりチャージされるものであり、
前記抵抗部は、前記ＰＭＯＳトランジスタとグランドと
の間に接続され、前記容量部のチャージを放電して前記
ＰＭＯＳトランジスタから前記回路に供給される電源電
圧を漸増させるものである。
源投入時に、定電流の下で電源電圧を漸増させて回路に
供給する電源電圧印加回路であって、ＰＭＯＳトランジ
スタと、容量部と、抵抗部とを有し、前記回路は、急激
な電圧の立上りによって誤動作を生じる特性をもつもの
であり、前記ＰＭＯＳトランジスタは、ドレインが電源
に、ソースが前記回路の入力端にそれぞれ接続され、前
記回路への電流値を定常に保持するものであり、前記容
量部は、電源と前記ＰＭＯＳトランジスタのベースとの
間に接続され、電源によりチャージされるものであり、
前記抵抗部は、前記ＰＭＯＳトランジスタとグランドと
の間に接続され、前記容量部のチャージを放電して前記
ＰＭＯＳトランジスタから前記回路に供給される電源電
圧を漸増させるものである。
【００１８】また前記容量部として、素子としての容量
を用いたものである。
を用いたものである。
【００１９】また前記容量部として、トランジスタのゲ
ート容量を用いたものである。
ート容量を用いたものである。
【００２０】また前記抵抗部として、素子としての抵抗
を用いたものである。
を用いたものである。
【００２１】また前記抵抗部として、トランジスタのオ
ン抵抗を用いたものである。
ン抵抗を用いたものである。
【００２２】本発明によれば、図１の抵抗１の抵抗値Ｒ
1と容量２の容量値Ｃ1とにより決定する時定数で電源４
と回路３との間に配設したＰＭＯＳトランジスタ５のオ
ン抵抗を制御し、定電流の下で回路１に電源電圧を漸増
させて供給する。
1と容量２の容量値Ｃ1とにより決定する時定数で電源４
と回路３との間に配設したＰＭＯＳトランジスタ５のオ
ン抵抗を制御し、定電流の下で回路１に電源電圧を漸増
させて供給する。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２４】（実施形態１）図１は、本発明の実施形態
１を示す回路図である。
１を示す回路図である。
【００２５】図において、本発明に係る電源電圧印加方
法は基本的構成として、電源投入時に、定電流の下で電
源電圧を漸増させて回路３に供給するものであり、電源
４と回路３との間に配設したＰＭＯＳトランジスタ５の
オン抵抗を、抵抗１の抵抗値Ｒ1と容量２の容量値Ｃ1と
により決定する時定数で制御し、定電流の下に電源電圧
を漸増させて回路３に供給するものである。
法は基本的構成として、電源投入時に、定電流の下で電
源電圧を漸増させて回路３に供給するものであり、電源
４と回路３との間に配設したＰＭＯＳトランジスタ５の
オン抵抗を、抵抗１の抵抗値Ｒ1と容量２の容量値Ｃ1と
により決定する時定数で制御し、定電流の下に電源電圧
を漸増させて回路３に供給するものである。
【００２６】さらに、本発明の電源電圧印加回路は基本
的構成として、回路３に定電流を供給する定電流源と、
電源電圧を漸増させて回路３に供給する電圧調整部とを
含むものである。
的構成として、回路３に定電流を供給する定電流源と、
電源電圧を漸増させて回路３に供給する電圧調整部とを
含むものである。
【００２７】次に本発明を具体的に説明する。図１に示
す本発明の実施形態１では、定電流源としてＰＭＯＳト
ランジスタ５を用い、電圧調整部として、ＰＭＯＳトラ
ンジスタ５、抵抗１、容量２を用いている。
す本発明の実施形態１では、定電流源としてＰＭＯＳト
ランジスタ５を用い、電圧調整部として、ＰＭＯＳトラ
ンジスタ５、抵抗１、容量２を用いている。
【００２８】ＰＭＯＳトランジスタ５は、ドレインが電
源４に、ソースが回路３の入力端にそれぞれ接続され、
回路３への電流値を定常に保持するようになっている。
源４に、ソースが回路３の入力端にそれぞれ接続され、
回路３への電流値を定常に保持するようになっている。
【００２９】容量２は、電源６とＰＭＯＳトランジスタ
５のベースとの間に接続され、電源６によりチャージさ
れるようになっている。また抵抗１は、ＰＭＯＳトラン
ジスタ５のベースとグランドＧとの間に接続され、容量
２のチャージを放電してＰＭＯＳトランジスタ５からの
回路３に供給される電源電圧を漸増させるようになって
いる。
５のベースとの間に接続され、電源６によりチャージさ
れるようになっている。また抵抗１は、ＰＭＯＳトラン
ジスタ５のベースとグランドＧとの間に接続され、容量
２のチャージを放電してＰＭＯＳトランジスタ５からの
回路３に供給される電源電圧を漸増させるようになって
いる。
【００３０】図２は、電圧変化を示す特性図である。図
１において、電源４が投入されると、抵抗１の抵抗値Ｒ
1及び容量２の容量値Ｃ1により決定される時定数でノー
ドＮ1のノード電圧Ｖ1が変化する。
１において、電源４が投入されると、抵抗１の抵抗値Ｒ
1及び容量２の容量値Ｃ1により決定される時定数でノー
ドＮ1のノード電圧Ｖ1が変化する。
【００３１】ここに、ノード電圧Ｖ1は、 式（２）で表わされる。
【００３２】ノード電圧Ｖ1は、ＰＭＯＳトランジスタ
５のゲート電圧であるため、ノード電圧Ｖ1の変化によ
りＰＭＯＳトランジスタ５のオン抵抗が変化し、電流を
通電することが可能な状態となる。また、回路３の電流
ｉ、ＰＭＯＳトランジスタ５のゲートサイズによって、
ノードＮ2のノード電圧Ｖ2が決定される。ノード電圧Ｖ
1は、電源電圧の立上りに対してゆっくり反応すること
となり、ノード電圧Ｖ1の変化によりＰＭＯＳトランジ
スタ５のオン抵抗が変化するため、回路３には、電源電
圧の立上がりに対してなだらかに（漸増）させた電圧を
供給することとなる。本発明の実施形態１では、回路３
に供給される電流ｉと抵抗１とによる電圧降下が生じる
ことはない。
５のゲート電圧であるため、ノード電圧Ｖ1の変化によ
りＰＭＯＳトランジスタ５のオン抵抗が変化し、電流を
通電することが可能な状態となる。また、回路３の電流
ｉ、ＰＭＯＳトランジスタ５のゲートサイズによって、
ノードＮ2のノード電圧Ｖ2が決定される。ノード電圧Ｖ
1は、電源電圧の立上りに対してゆっくり反応すること
となり、ノード電圧Ｖ1の変化によりＰＭＯＳトランジ
スタ５のオン抵抗が変化するため、回路３には、電源電
圧の立上がりに対してなだらかに（漸増）させた電圧を
供給することとなる。本発明の実施形態１では、回路３
に供給される電流ｉと抵抗１とによる電圧降下が生じる
ことはない。
【００３３】したがって、本発明の実施形態１によれ
ば、ＰＭＯＳトランジスタ５のゲート電圧を制御するた
め、抵抗値を大きくして容量値を小さくすることができ
ることとなり、レイアウト面積を小さくすることができ
る。さらに、ＰＭＯＳトランジスタのゲートサイズを回
路３の電流ｉを考慮し大きくすることで電圧降下を起こ
すことなく、回路に電圧を供給することができる。
ば、ＰＭＯＳトランジスタ５のゲート電圧を制御するた
め、抵抗値を大きくして容量値を小さくすることができ
ることとなり、レイアウト面積を小さくすることができ
る。さらに、ＰＭＯＳトランジスタのゲートサイズを回
路３の電流ｉを考慮し大きくすることで電圧降下を起こ
すことなく、回路に電圧を供給することができる。
【００３４】（実施形態２）図３は、本発明の実施形態
２を示す回路図である。
２を示す回路図である。
【００３５】図３に示す本発明の実施形態３は、図１の
容量２としてトランジスタのゲート容量を用いたもので
ある。具体的に説明すると、ＰＭＯＳトランジスタ６の
ベースを電源４に接続し、そのドレインとソースを接続
してＰＭＯＳトランジスタ５のベースに接続し、かつ抵
抗１の一端をＰＭＯＳトランジスタ６のドレインとソー
スの接続点に接続し、ＰＭＯＳトランジスタ６のゲート
容量を図１の容量２として用いたものである。尚、ＰＭ
ＯＳトランジスタ６を用いたが、これに代えてＮＭＯＳ
トランジスタ６を用いてもよい。
容量２としてトランジスタのゲート容量を用いたもので
ある。具体的に説明すると、ＰＭＯＳトランジスタ６の
ベースを電源４に接続し、そのドレインとソースを接続
してＰＭＯＳトランジスタ５のベースに接続し、かつ抵
抗１の一端をＰＭＯＳトランジスタ６のドレインとソー
スの接続点に接続し、ＰＭＯＳトランジスタ６のゲート
容量を図１の容量２として用いたものである。尚、ＰＭ
ＯＳトランジスタ６を用いたが、これに代えてＮＭＯＳ
トランジスタ６を用いてもよい。
【００３６】（実施形態３）図４は、本発明の実施形態
３を示す回路図である。
３を示す回路図である。
【００３７】図４に示す本発明の実施形態３は、図１の
抵抗１としてトランジスタのオン抵抗を用いたものであ
る。具体的に説明すると、ＮＭＯＳトランジスタ７と８
とにより電流ミラー回路を構成し、ＮＭＯＳトランジス
タ７のドレインをＰＭＯＳトランジスタ５のベースと容
量２の一端とに接続し、そのソースをグランドＧに接続
する。一方、ＮＭＯＳトランジスタ７と８のベースの接
続点にＮＭＯＳトランジスタ８のドレインを接続し、Ｎ
ＭＯＳトランジスタ８のソースをグラントＧに接続し、
ＮＭＯＳトランジスタ８のドレインに電流源９を接続
し、ＮＭＯＳトランジスタ７，８のオン抵抗を図１の抵
抗１として用いたものである。尚、図４に示す本発明実
施形態２では電流ミラー回路の構成としたが、ダイオー
ドで構成してもよい。
抵抗１としてトランジスタのオン抵抗を用いたものであ
る。具体的に説明すると、ＮＭＯＳトランジスタ７と８
とにより電流ミラー回路を構成し、ＮＭＯＳトランジス
タ７のドレインをＰＭＯＳトランジスタ５のベースと容
量２の一端とに接続し、そのソースをグランドＧに接続
する。一方、ＮＭＯＳトランジスタ７と８のベースの接
続点にＮＭＯＳトランジスタ８のドレインを接続し、Ｎ
ＭＯＳトランジスタ８のソースをグラントＧに接続し、
ＮＭＯＳトランジスタ８のドレインに電流源９を接続
し、ＮＭＯＳトランジスタ７，８のオン抵抗を図１の抵
抗１として用いたものである。尚、図４に示す本発明実
施形態２では電流ミラー回路の構成としたが、ダイオー
ドで構成してもよい。
【００３８】
【発明の効果】以上説明したように本発明によれば、電
源電圧を時定数をもつ制御電圧により制御するため、定
電流の下に電源電圧を漸増させて回路に供給することが
でき、回路の誤動作を防止することができる。
源電圧を時定数をもつ制御電圧により制御するため、定
電流の下に電源電圧を漸増させて回路に供給することが
でき、回路の誤動作を防止することができる。
【００３９】さらに、ＰＭＯＳトランジスタのゲート電
圧を制御するため、抵抗値を大きくして容量値を小さく
することができることとなり、レイアウト面積を小さく
することができる。
圧を制御するため、抵抗値を大きくして容量値を小さく
することができることとなり、レイアウト面積を小さく
することができる。
【００４０】さらに、ＰＭＯＳトランジスタのゲートサ
イズを回路の電流を考慮し大きくすることで電圧降下を
起こすことなく、回路に電圧を供給することができる。
イズを回路の電流を考慮し大きくすることで電圧降下を
起こすことなく、回路に電圧を供給することができる。
【００４１】さらに、容量部として、素子としての容
量、或いはトランジスタのゲート容量、また抵抗部とし
て、素子としての抵抗、或いはトランジスタのオン抵抗
を用いることができ、集積回路化に自由度をもたせるこ
とができる。
量、或いはトランジスタのゲート容量、また抵抗部とし
て、素子としての抵抗、或いはトランジスタのオン抵抗
を用いることができ、集積回路化に自由度をもたせるこ
とができる。
【図１】本発明の実施形態１を示す回路図である。
【図２】本発明の実施形態における電圧変化を示す特性
図である。
図である。
【図３】本発明の実施形態２を示す回路図である。
【図４】本発明の実施形態３を示す回路図である。
【図５】従来例を示す回路図である。
【図６】従来例における電圧変化を示す特性図である。
【図７】特開平６−７５６６８号公報に示された技術を
示す回路図である。
示す回路図である。
【図８】特開平６−９７７９７号公報に示された技術を
示す回路図である。
示す回路図である。
１ 抵抗 ２ 容量 ３ 回路 ４ 電源 ５，６ ＰＭＯＳトランジスタ ７，８ ＮＭＯＳトランジスタ
Claims (8)
- 【請求項１】 電源投入時に、定電流の下で電源電圧を
漸増させ、これを回路に供給する電源電圧印加方法であ
って、 電源と回路との間にＭＯＳトランジスタを配設し、 前記ＭＯＳトランジスタのオン抵抗を、抵抗と容量とに
より決定する時定数で制御することを特徴とする電源電
圧印加方法。 - 【請求項２】 前記ＭＯＳトランジスタとして、ＰＭＯ
Ｓトランジスタを用いることを特徴とする請求項１に記
載の電源電圧印加方法。 - 【請求項３】 電源投入時に、定電流の下で電源電圧を
漸増させ、これを回路に供給する電源電圧印加回路であ
って、 定電流源と、電圧調整部とを有し、 前記回路は、急激な電圧の立上りによって誤動作を生じ
る特性をもつものであり、 前記定電流源は、前記回路に定電流を供給するものであ
り、 前記電圧調整部は、電源電圧を漸増させて前記回路に印
加するものであることを特徴とする電源電圧印加回路。 - 【請求項４】 電源投入時に、定電流の下で電源電圧を
漸増させて回路に供給する電源電圧印加回路であって、 ＰＭＯＳトランジスタと、容量部と、抵抗部とを有し、 前記回路は、急激な電圧の立上りによって誤動作を生じ
る特性をもつものであり、 前記ＰＭＯＳトランジスタは、ドレインが電源に、ソー
スが前記回路の入力端にそれぞれ接続され、前記回路へ
の電流値を定常に保持するものであり、 前記容量部は、電源と前記ＰＭＯＳトランジスタのベー
スとの間に接続され、電源によりチャージされるもので
あり、 前記抵抗部は、前記ＰＭＯＳトランジスタとグランドと
の間に接続され、前記容量部のチャージを放電して前記
ＰＭＯＳトランジスタから前記回路に供給される電源電
圧を漸増させるものであることを特徴とする電源電圧印
加回路。 - 【請求項５】 前記容量部として、素子としての容量を
用いたものであることを特徴とする請求項４に記載の電
源電圧印加回路。 - 【請求項６】 前記容量部として、トランジスタのゲー
ト容量を用いたものであることを特徴とする請求項４に
記載の電源電圧印加回路。 - 【請求項７】 前記抵抗部として、素子としての抵抗を
用いたものであることを特徴とする請求項４に記載の電
源電圧印加回路。 - 【請求項８】 前記抵抗部として、トランジスタのオン
抵抗を用いたものであることを特徴とする請求項４に記
載の電源電圧印加回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9277529A JPH11122813A (ja) | 1997-10-09 | 1997-10-09 | 電源電圧印加方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9277529A JPH11122813A (ja) | 1997-10-09 | 1997-10-09 | 電源電圧印加方法及びその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122813A true JPH11122813A (ja) | 1999-04-30 |
Family
ID=17584849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9277529A Pending JPH11122813A (ja) | 1997-10-09 | 1997-10-09 | 電源電圧印加方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11122813A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382187B2 (en) | 2003-01-27 | 2008-06-03 | Ricoh Company, Ltd. | Semiconductor integrated circuit and amplifier for suppressing pop sound while minimizing voltage transition settling time |
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1997
- 1997-10-09 JP JP9277529A patent/JPH11122813A/ja active Pending
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