JPH11112942A

JPH11112942A - メモリインターフェース装置

Info

Publication number: JPH11112942A
Application number: JP9271751A
Authority: JP
Inventors: Yoichiro Miki; 陽一郎三木; Masahiro Tani; 匡弘谷; Kazuki Ninomiya; 和貴二宮; 尚哉 ▲徳▼永; Naoya Tokunaga; Kenta Sagawa; 賢太寒川; Yutaka Miyaguchi; 裕宮口; Yuji Yaguchi; 雄二矢口; Tsuyoshi Akiyama; 強秋山; Kenya Adachi; 顕哉足立
Original assignee: Texas Instruments Japan Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Texas Instruments Japan Ltd; Panasonic Holdings Corp
Priority date: 1997-10-03
Filing date: 1997-10-03
Publication date: 1999-04-23
Anticipated expiration: 2017-10-03
Also published as: JP3343207B2

Abstract

(57)【要約】【課題】単一のシングルポートメモリを用いて映像信
号のリアルタイム処理を実現することができるメモリイ
ンターフェース装置を提供する。【解決手段】メモリインターフェース装置は、入力バ
ッファ１ａと、出力バッファ２ａと、入力バッファ１ａ
と出力バッファ１ｂとシングルポートメモリ６とを制御
する制御部３とを備えている。制御部３は、入力バッフ
ァ１ａの複数の入力領域のうちの特定の入力領域に蓄積
された信号をシングルポートメモリ６に転送する間に、
特定の入力領域以外の入力領域に入力信号を蓄積するよ
うに入力バッファ１ａおよびシングルポートメモリ６を
制御する。制御部３は、出力バッファ２ａの複数の出力
領域のうちの特定の出力領域に蓄積された信号を出力信
号として出力する間に、シングルポートメモリ６に格納
された信号を特定の出力領域以外の出力領域に転送する
ように出力バッファ２ａおよびシングルポートメモリ６
を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号をシ
ングルポートメモリに書き込みおよび読み出しするため
のメモリインターフェース装置に関する。

【０００２】

【従来の技術】近年、音声信号処理および映像信号処理
分野において、信号のデジタル処理が普及してきてい
る。信号源のマルチメディア化によりデジタル信号に対
してより高度な処理内容が要求されてきているが、その
際にメモリを利用した処理が重要視されている。例え
ば、映像信号には、ＮＴＳＣ、ＰＡＬ、ＨＤＴＶ、ＶＧ
Ａ、ＳＶＧＡ等とさまざまな種類があり、さらに表示デ
バイスもＣＲＴ、液晶、プラズマディスプレイ等多岐に
わたっている。このような様々な種類の映像信号のフォ
ーマットを変換したり、複数の非同期の映像信号を合成
して出力するためには、メモリを用いたデジタル信号処
理システムが必要不可欠である。これらの処理では映像
信号を途切れることなく書き込み、読み出しを行う高速
リアルタイム動作が要求される。

【０００３】従来、映像信号をリアルタイムにメモリへ
読み書きを行う処理はＦＩＦＯ等のデュアルポートメモ
リを用いることにより実現されてきた。あるいは２つの
シングルポートメモリの書き込みと読み出しを交互に制
御して、リアルタイム処理を実現していた。また、映像
フォーマットの変換や、複数の非同期系の信号を扱う場
合は、専用のメモリ制御装置を設計することによりそれ
ぞれの動作を実現していた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、映像信号をリアルタイム処理するため
に少なくともシングルポートのメモリ２個、もしくはデ
ュアルポートのメモリ１個を必要とし、全体のシステム
が高価になるという問題があった。さらに、前記メモリ
を使用しても、扱える映像信号のビット幅やクロック周
波数が限定され、柔軟なシステムが実現できないという
課題を有していた。

【０００５】本発明の目的は、単一のシングルポートメ
モリを用いて映像信号のリアルタイム処理を実現するこ
とができるメモリインターフェース装置を提供すること
にある。

【０００６】本発明の他の目的は、単一のシングルポー
トメモリを用いて映像信号のリアルタイム処理を実現す
ることができるとともに、入出力信号のビット数、シン
グルポートメモリのバス幅に依存しないシステムを実現
することができるメモリインターフェース装置を提供す
ることにある。

【０００７】本発明の他の目的は、単一のシングルポー
トメモリを用いて映像信号のリアルタイム処理を実現す
ることができるとともに、複数の非同期の映像信号処理
を可能にするメモリインターフェース装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明のメモリインター
フェース装置は、複数の入力領域を有する入力バッファ
と、複数の出力領域を有する出力バッファと、前記入力
バッファと前記出力バッファと所定のシングルポートメ
モリとを制御する制御部とを備え、前記制御部は、前記
入力バッファの前記複数の入力領域のうちの特定の入力
領域に蓄積された信号を前記シングルポートメモリに転
送する間に、前記特定の入力領域以外の入力領域に入力
信号を蓄積するように前記入力バッファおよび前記シン
グルポートメモリを制御し、前記制御部は、前記出力バ
ッファの前記複数の出力領域のうちの特定の出力領域に
蓄積された信号を出力信号として出力する間に、前記シ
ングルポートメモリに格納された信号を前記特定の出力
領域以外の出力領域に転送するように前記出力バッファ
および前記シングルポートメモリを制御する。これによ
り、上記目的が達成される。

【０００９】前記メモリインターフェース装置は、前記
入力バッファの出力バス幅を前記シングルポートメモリ
の入力バス幅に変換し、かつ、前記シングルポートメモ
リの出力バス幅を前記出力バッファの入力バス幅に変換
するバス幅変換回路をさらに備えていてもよい。

【００１０】前記入力バッファは、前記入力バッファの
ビット方向とワード方向とに対応して複数の入力領域に
分割されており、前記出力バッファは、前記出力バッフ
ァのビット方向とワード方向とに対応して複数の出力領
域に分割されていてもよい。

【００１１】前記入力バッファおよび前記出力バッファ
のそれぞれは、前記シングルポートメモリに対するアク
セス要求信号を前記制御部に出力し、前記制御部は、所
定の基準に従って前記アクセス要求信号に優先順位をつ
ける調停回路を備えていてもよい。

【００１２】前記メモリインターフェース装置は、前記
入力バッファから出力される信号を前記出力バッファに
直接的に書き込む回路をさらに備えていてもよい。

【００１３】

【発明の実施の形態】

（実施の形態１）図１は、本発明のメモリインターフェ
ース装置の構成を示す。図１に示されるように、メモリ
インターフェース装置は、入力バッファ部１と、出力バ
ッファ部２と、入力バッファ部１と出力バッファ部２と
シングルポートメモリ６とを制御するコントロール部３
とを備えている。

【００１４】コントロール部３は、同期信号に応答して
入力バッファ制御信号を入力バッファ部１に出力し、同
期信号に応答して出力バッファ制御信号を出力バッファ
部２に出力する。また、コントロール部３は、入力バッ
ファ部１および出力バッファ部２からシングルポートメ
モリ６に対するアクセス要求信号を受け取り、アクセス
要求信号に応答してアドレスや制御信号をシングルポー
トメモリ６に出力する。

【００１５】本実施の形態では、メモリインターフェー
ス装置に入力される信号は映像信号であり、映像信号は
輝度信号Ｙと色差信号Ｃとを含むと仮定する。

【００１６】入力バッファ部１は、輝度信号Ｙ用の入力
バッファ１ａと色差信号Ｃ用の入力バッファ１ｂとを有
しており、出力バッファ部２は、輝度信号Ｙ用の出力バ
ッファ２ａと色差信号Ｃ用の出力バッファ２ｂとを有し
ている。輝度信号Ｙは、入力バッファ１ａを介してシン
グルポートメモリ６に格納され、シングルポートメモリ
６から読み出された信号は出力バッファ２ａを介して出
力される。色差信号Ｃは、入力バッファ１ｂを介してシ
ングルポートメモリ６に格納され、シングルポートメモ
リ６から読み出された信号は出力バッファ２ｂを介して
出力される。ただし、入力バッファ部１および出力バッ
ファ部２が入力信号の用途によって分割されていること
は本発明の本質ではない。入力バッファ部１が単一の入
力バッファを含む場合、または、出力バッファ部２が単
一の出力バッファを含む場合も本発明の範囲に含まれ
る。

【００１７】図２は、入力バッファ１ａの構成を示す。
入力バッファ１ｂも入力バッファ１ａと同一の構成を有
している。

【００１８】図２において、黒丸７と白丸８は入力バッ
ファ１ａの１ビットの格納単位であるメモリセルを示
す。黒丸７はメモリセルに１ビットのデータが格納され
た状態を示し、白丸８はメモリセルにデータが格納され
ていない空の状態を示す。また、入力バッファ１ａに入
力される入力信号（輝度信号Ｙ）のビット幅はｎビッ
ト、入力バッファ１ａの大きさはｍ×ｎビットである。
ここで、ｎは任意の正の整数、ｍは任意の正の整数の２
倍である。

【００１９】入力信号は、最初に、入力バッファ１ａの
第０列目のメモリセルに格納される。図２は、入力信号
が第０列目から第２列目までのメモリセルに格納されて
いる状態を示している。

【００２０】入力バッファ１ａは、領域Ｉ₁と領域Ｉ₂と
に論理的に分割されている。領域Ｉ₁は、第０列目から
第（ｍ−２）／２列目までのメモリセルを含む。領域Ｉ
₂は、第ｍ／２列目から第（ｍ−１）列目までのメモリ
セルを含む。入力バッファ１ａからシングルポートメモ
リ６へのデータの書き込み（転送）は、領域Ｉ₁または
領域Ｉ₂のいずれか一方のメモリセルのすべてにデータ
が格納されたときに起こる。

【００２１】図３は、入力信号が入力バッファ１ａに一
時的に蓄えられた後、シングルポートメモリ６に書き込
まれるタイミングを示す。入力信号が入力バッファ１ｂ
に一時的に蓄えられた後、シングルポートメモリ６に書
き込まれるタイミングも同様である。

【００２２】図３に示す例では、水平同期信号が基準信
号として使用される。もちろん、水平同期信号以外の信
号を基準信号として使用してもよい。

【００２３】入力バッファイネーブル信号は、入力バッ
ファ１ａへの書き込みを許可するか否かを示す信号であ
る。図３に示す例では、入力バッファイネーブル信号の
Ｈレベルはイネーブル状態を示し、入力バッファイネー
ブル信号のＬレベルはディスエーブル状態を示す。コン
トロール部３は、水平同期信号に応答して入力バッファ
イネーブル信号を入力バッファ１ａに出力する。入力バ
ッファイネーブル信号は、入力バッファ制御信号の一種
である。

【００２４】シングルポートメモリ６への書き込み要求
は、領域Ｉ₁または領域Ｉ₂のいずれか一方のメモリセル
のすべてにデータが格納されたときに起こる。従って、
入力バッファイネーブル信号がＨレベルである場合に
は、シングルポートメモリ６への書き込み要求はｍ／２
サイクル毎に発生する。

【００２５】最初のシングルポートメモリ６への書き込
み要求に応答して、入力バッファ１ａの領域Ｉ₁に蓄積
されたデータがシングルポートメモリ６に転送され、そ
こに書き込まれる。入力バッファ１ａの領域Ｉ₁に蓄積
されたデータがシングルポートメモリ６に転送されてい
る間に、入力バッファ１ａの領域Ｉ₂に入力信号が蓄積
される。

【００２６】その次のシングルポートメモリ６への書き
込み要求に応答して、入力バッファ１ａの領域Ｉ₂に蓄
積されたデータがシングルポートメモリ６に転送され、
そこに書き込まれる。入力バッファ１ａの領域Ｉ₂に蓄
積されたデータがシングルポートメモリ６に転送されて
いる間に、入力バッファ１ａの領域Ｉ₁に入力信号が蓄
積される。以降、同様の処理が繰り返される。

【００２７】このように、入力バッファ１ａを２つの領
域に分割することにより、一方の領域に蓄積されたデー
タをシングルポートメモリ６に転送している間に、他方
の領域に入力信号を蓄積することができる。これによ
り、入力信号の入力バッファ１ａへの蓄積を停止するこ
となく、入力バッファ１ａからシングルポートメモリ６
にデータを転送することができる。

【００２８】なお、図２では、入力バッファ１ａを２つ
の領域に分割しているが、分割される領域の数は２には
限定されない。入力バッファ１ａをＬ個の領域に分割し
てもよい。ここで、Ｌは、２以上の自然数である。ま
た、入力信号のビット数は、入力バッファ１ａの行アド
レスサイズ≧入力信号のビット数の関係を満たしていれ
ば何ビットでもよい。入力バッファ１ｂについても同様
である。

【００２９】図４は、出力バッファ２ａの構成を示す。
出力バッファ２ｂも入力バッファ２ａと同一の構成を有
している。

【００３０】図４において、黒丸７と白丸８は出力バッ
ファ２ａの１ビットの格納単位であるメモリセルを示
す。黒丸７はメモリセルに１ビットのデータが格納され
た状態を示し、白丸８はメモリセルにデータが格納され
ていない空の状態を示す。また、出力バッファ２ａから
出力される出力信号（輝度信号Ｙ）のビット幅はｎビッ
ト、出力バッファ２ａの大きさはｍ×ｎビットである。
ここで、ｎ、ｍは任意の正の整数である。

【００３１】出力信号は、最初に、出力バッファ２ａの
第０列目のメモリセルから出力される。図４は、第０列
目から第２列目までのメモリセルに格納されていたデー
タが出力された状態を示している。

【００３２】出力バッファ２ａは、領域Ｏ₁と領域Ｏ₂と
に論理的に分割されている。領域Ｏ₁は、第０列目から
第（ｍ−２）／２列目までのメモリセルを含む。領域Ｏ
₂は、第ｍ／２列目から第（ｍ−１）列目までのメモリ
セルを含む。シングルポートメモリ６から出力バッファ
２ａへのデータの読み出し（転送）は、領域Ｏ₁または
領域Ｏ₂のいずれか一方のメモリセルのすべてが空にな
ったときに起こる。

【００３３】図５は、シングルポートメモリ６から読み
出されたデータが出力バッファ２ａに一時的に蓄えられ
た後、メモリインターフェース装置の外部に出力される
タイミングを示す。シングルポートメモリ６から読み出
されたデータが出力バッファ２ｂに一時的に蓄えられた
後、メモリインターフェース装置の外部に出力されるタ
イミングも同様である。

【００３４】図５に示す例では、水平同期信号が基準信
号として使用される。もちろん、水平同期信号以外の信
号を基準信号として使用してもよい。

【００３５】出力バッファイネーブル信号は、出力バッ
ファ２ａからの読み出しを許可するか否かを示す信号で
ある。図５に示す例では、出力バッファイネーブル信号
のＨレベルはイネーブル状態を示し、出力バッファイネ
ーブル信号のＬレベルはディスエーブル状態を示す。コ
ントロール部３は、水平同期信号に応答して出力バッフ
ァイネーブル信号を出力バッファ２ａに出力する。出力
バッファイネーブル信号は、出力バッファ制御信号の一
種である。

【００３６】シングルポートメモリ６への読み出し要求
は、領域Ｏ₁または領域Ｏ₂のいずれか一方のメモリセル
のすべてが空になったときに起こる。従って、出力バッ
ファイネーブル信号がＨレベルである場合には、シング
ルポートメモリ６への読み出し要求はｍ／２サイクル毎
に発生する。

【００３７】水平同期信号がＨレベルになったとき、出
力バッファ２ａは空の状態であると仮定する。この場
合、最初のシングルポートメモリ６への読み出し要求に
応答して、シングルポートメモリ６から読み出されたデ
ータが出力バッファ２ａの領域Ｏ₁に転送され、そこに
書き込まれる。

【００３８】出力バッファイネーブル信号がＬレベルか
らＨレベルに変化したことに応答して、出力バッファ２
ａの領域Ｏ₁に蓄積されたデータの出力が開始される。
出力バッファ２ａの領域Ｏ₁に蓄積されたデータが出力
されている間に、その次のシングルポートメモリ６への
読み出し要求に応答して、シングルポートメモリ６から
読み出されたデータが出力バッファ２ａの領域Ｏ₂に転
送され、そこに書き込まれる。以降、同様の処理が繰り
返される。

【００３９】このように、出力バッファ２ａを２つの領
域に分割することにより、一方の領域に蓄積されたデー
タを出力信号として出力している間に、他方の領域にシ
ングルポートメモリ６から読み出されたデータを転送す
ることができる。これにより、出力バッファ２ａからの
出力を停止することなく、シングルポートメモリ６から
出力バッファ２ａにデータを転送することができる。

【００４０】なお、図４では、出力バッファ２ａを２つ
の領域に分割しているが、分割される領域の数は２には
限定されない。出力バッファ２ａをＮ個の領域に分割し
てもよい。ここで、Ｎは、２以上の自然数である。ま
た、出力信号のビット数は、出力バッファ２ａの行アド
レスサイズ≧出力信号のビット数の関係を満たしていれ
ば何ビットでもよい。出力バッファ２ｂについても同様
である。

【００４１】コントロール部３は、入力バッファ１ａ、
１ｂからシングルポートメモリ６への書き込み要求を受
け取り、その書き込み要求に応答して入力バッファ１
ａ、１ｂからデータを読み出し、シングルポートメモリ
６にアドレスおよび制御信号を出力することにより、シ
ングルポートメモリ６にデータを書き込む書き込み制御
と、出力バッファ２ａ、２ｂからシングルポートメモリ
６への読み出し要求を受け取り、その読み出し要求に応
答してシングルポートメモリ６にアドレスおよび制御信
号を出力することにより、シングルポートメモリ６から
データを読み出し、シングルポートメモリ６から読み出
されたデータを出力バッファ２ａ、２ｂに格納する読み
出し制御とを行う。

【００４２】図６は、図１に示す構成を有するメモリイ
ンターフェース装置を用いて、映像信号を入力バッファ
１ａ、１ｂに蓄えながらシングルポートメモリ６に書き
込む処理と、シングルポートメモリ６からデータを読み
出し、読み出されたデータを出力バッファ２ａ、２ｂに
蓄えながら映像信号を出力する処理とを並行して行う場
合のタイミングを示す。

【００４３】図６に示す例では、水平同期信号が基準信
号として使用される。もちろん、水平同期信号以外の信
号が基準信号として使用されてもよい。

【００４４】水平同期信号がＨレベルになったとき、出
力バッファ２ａ、２ｂは空の状態であると仮定する。こ
の場合、最初のシングルポートメモリ６への読み出し要
求（輝度信号Ｙ読み出し要求、色差信号Ｃ読み出し要
求）がコントロール部３に送られる。これらの読み出し
要求に応答して、コントロール部３は、シングルポート
メモリ６から輝度信号Ｙ、色差信号Ｃの順にデータを読
み出し、シングルポートメモリ６から読み出した輝度信
号Ｙを出力バッファ２ａの領域Ｏ₁に転送しそこに書き
込み、シングルポートメモリ６から読み出した色差信号
Ｃを出力バッファ２ｂの領域Ｏ₁に転送しそこに書き込
む。

【００４５】入力バッファイネーブル信号と出力バッフ
ァイネーブル信号とが同時にＬレベルからＨレベルに変
化する。

【００４６】入力バッファイネーブル信号がＬレベルか
らＨレベルに変化したことに応答して、入力バッファ１
ａ、１ｂの領域Ｉ₁への入力信号の入力が開始される。

【００４７】出力バッファイネーブル信号がＬレベルか
らＨレベルに変化したことに応答して、出力バッファ２
ａ、２ｂの領域Ｏ₁に蓄積されたデータの出力が開始さ
れる。

【００４８】次のシングルポートメモリ６への読み出し
要求（輝度信号Ｙ読み出し要求、色差信号Ｃ読み出し要
求）がコントロール部３に送られる。これらの読み出し
要求に応答して、コントロール部３は、シングルポート
メモリ６から輝度信号Ｙ、色差信号Ｃの順にデータを読
み出し、シングルポートメモリ６から読み出した輝度信
号Ｙを出力バッファ２ａの領域Ｏ₂に転送しそこに書き
込み、シングルポートメモリ６から読み出した色差信号
Ｃを出力バッファ２ｂの領域Ｏ₂に転送しそこに書き込
む。

【００４９】さらに、シングルポートメモリ６への読み
出し要求（輝度信号Ｙ読み出し要求、色差信号Ｃ読み出
し要求）のｍ／２サイクル後には、シングルポートメモ
リ６への書き込み要求（輝度信号Ｙ書き込み要求、色差
信号Ｃ書き込み要求）とシングルポートメモリ６への読
み出し要求（輝度信号Ｙ読み出し要求、色差信号Ｃ読み
出し要求）とが同時に発生する。

【００５０】コントロール部３は、書き込み要求および
読み出し要求に応答して、入力バッファ１ａの領域Ｉ₁
に蓄積された輝度信号Ｙと入力バッファ１ｂの領域Ｉ₁
に蓄積された色差信号Ｃとを輝度信号Ｙ、色差信号Ｃの
順にシングルポートメモリ６に転送しそこに書き込み、
その後、シングルポートメモリ６から輝度信号Ｙ、色差
信号Ｃの順にデータを読み出し、シングルポートメモリ
６から読み出した輝度信号Ｙを出力バッファ２ａの領域
Ｏ₁に転送しそこに書き込み、シングルポートメモリ６
から読み出した色差信号Ｃを出力バッファ２ｂの領域Ｏ
₁に転送しそこに書き込む。このようなシングルポート
メモリ６への書き込みとシングルポートメモリ６からの
読み出しは、１つのｍ／２サイクル内で実行される。

【００５１】入力バッファ１ａ、１ｂの領域Ｉ₁に蓄積
された信号がシングルポートメモリ６に転送されている
間に、入力バッファ１ａ、１ｂの領域Ｉ₂に入力信号が
蓄積される。出力バッファ２ａ、２ｂの領域Ｏ₂に蓄積
されたデータが出力されている間に、シングルポートメ
モリ６から読み出されたデータが出力バッファ２ａ、２
ｂの領域Ｏ₁に転送される。以降、同様の処理が繰り返
される。

【００５２】図７は、シングルポートメモリ６のメモリ
マップの一例を示す。シングルポートメモリ６のアドレ
ス０〜ｎ１−１には１フィールド目の輝度信号Ｙ１、ア
ドレスｎ１〜ｎ２−１には１フィールド目の色差信号Ｃ
１が格納されている。同様に２〜４フィールド目に対応
する輝度信号Ｙ２〜Ｙ４、色差信号Ｃ２〜Ｃ４が順に格
納されている。２フィールド目の輝度信号Ｙ２、色差信
号Ｃ２が入力バッファ１ａ、１ｂに現在入力されている
データであると仮定すると、出力バッファ２ａ、２ｂに
読み出されるデータは１フィールド目の輝度信号Ｙ１、
色差信号Ｃ１である。

【００５３】図８は、入力バッファ部１の構成を示す。
ここでは、説明を簡略化するため、入力バッファ部１
は、単一の入力バッファ１ｃを含むと仮定する。入力バ
ッファ部１が上述したように入力バッファ１ａと入力バ
ッファ１ｂとを含む場合も同様である。また、入力信号
は２ビットまたは４ビットであり、シングルポートメモ
リ６の１ワードは２ビットまたは４ビットであると仮定
する。

【００５４】入力バッファ部１は、入力信号の書き込み
を制御する入力信号Write制御部９と、入力信号を一時
的に蓄える入力バッファ１ｃと、入力バッファ１ｃに蓄
えられたデータをシングルポートメモリ６に読み出す入
力データRead制御部１１とを含む。

【００５５】図９は、出力バッファ部２の構成を示す。
ここでは、説明を簡略化するため、出力バッファ部２
は、単一の出力バッファ２ｃを含むと仮定する。出力バ
ッファ部２が上述したように出力バッファ２ａと出力バ
ッファ２ｂとを含む場合も同様である。

【００５６】出力バッファ部２は、出力信号の読み出し
を制御する出力信号Read制御部１２と、入力信号を一時
的に蓄える出力バッファ２ｃと、シングルポートメモリ
６から読み出されたデータを出力バッファ２ｃに蓄える
出力データWrite制御部１３とを含む。

【００５７】以下、図８を参照して、入力バッファ部１
の動作を説明する。

【００５８】入力バッファ部１に入力された映像信号
は、入力バッファ１ｃに順次書き込まれる。

【００５９】図１０は、入力バッファ１ｃの構成を示
す。入力バッファ１ｃは、メモリセルアレイ１０を含ん
でいる。４７は、メモリセルアレイ１０内の１ビットメ
モリセルを示す。２０〜２７は、１ビットのセルが２個
ペアになったメモリセルを示す。２８〜３７はWired OR
を示す。３８〜４１はフリップフロップを示す。４２は
データのマルチプレクスを行うマルチプレクサを示す。
４３、４４はセレクタを示す。４５、４６はトライステ
ートバッファを示す。トライステートバッファ４５、４
６は、制御信号がＬレベルである場合には入力された信
号をそのまま出力し、制御信号がＨレベルである場合に
は出力はハイインピーダンスとなる。

【００６０】メモリセルアレイ１０は、内部で入力され
るデータとシングルポートメモリ６のビット幅に対応し
て、本実施の形態では４ビット毎に１つの列アドレスが
割り当てられている。またメモリセルアレイ１０は２つ
の領域に分割され、列アドレス０、１のメモリセルは領
域Ｉ₁、列アドレス２、３のメモリセルは領域Ｉ₂に割り
当てられている。

【００６１】メモリセルアレイ１０は、さらに横方向に
も２ビット毎に行アドレス０と１に分割されている。各
アドレスのメモリセルは、メモリバスの対応するビット
にWired ORされている。入力される映像信号が４ビット
の場合、行アドレス０、１両方のメモリセルにデータが
書き込まれ、２ビットの場合は行アドレス０のみにデー
タが書き込まれる。

【００６２】入力信号が２ビットのデータ列の場合、デ
ータは最初に行アドレス０、列アドレス０のメモリセル
２０に格納され、次のサイクルでメモリセル２２に格納
される。ここで領域Ｉ₁の行アドレス０に属するすべて
のメモリセルにデータが格納されたため、シングルポー
トメモリ６への書き込みを開始するためにメモリバスに
データが読み出される。メモリバスが４ビットで構成さ
れているため、メモリセル２０のデータは、Wired OR２
８を通じて読み出し、メモリセル２２のデータは、Wire
d OR３２を通じて読み出し、４ビットのデータを組み立
ててフリップフロップ３８〜４１に出力する。

【００６３】シングルポートメモリ６が４ビット１ワー
ドの場合には、シングルポートメモリ６へデータを書き
込む周波数と同じ周波数を有するクロック信号がフリッ
プフロップ３８〜４１に入力される。セレクト信号をＬ
レベルにすることで、セレクタ４３は、フリップフロッ
プ３８の出力をシングルポートメモリ６へ出力し、セレ
クタ４４はフリップフロップ３９の出力をシングルポー
トメモリ６へ出力する。同様に、トライステートバッフ
ァ４５は、フリップフロップ４０の出力をシングルポー
トメモリ６へ出力し、トライステートバッファ４６は、
フリップフロップ４１の出力をシングルポートメモリ６
へ出力する。従って、入力バッファ１ｃから出力される
データは４ビットとなり、４ビット幅のシングルポート
メモリが接続できる。

【００６４】シングルポートメモリ６が２ビット１ワー
ドの場合には、シングルポートメモリ６へデータを書き
込む周波数の１／２の周波数を有するクロック信号がフ
リップフロップ３８〜４１に入力される。マルチプレク
サ４２は、フリップフロップ３８、３９、４０、４１の
出力を入力とし、第１の出力には、フリップフロップ３
８と４０の信号を選択して、クロック信号がＨレベルの
時にはフリップフロップ３８のデータを出力し、クロッ
ク信号がＬレベルの時にはフリップフロップ４０のデー
タを出力する。マルチプレクサ４２の第２の出力は、ク
ロック信号がＨレベルの時にはフリップフロップ３９の
データを出力し、クロック信号がＬレベルの時にはフリ
ップフロップ４１のデータを出力する。よって、マルチ
プレクサ４２は、クロック信号の２倍のデータレート
で、データを出力する。セレクト信号をＨレベルにする
ことで、セレクタ４３は、マルチプレクサ４２の第１の
出力をシングルポートメモリ６へ出力し、セレクタ４４
はマルチプレクサ４２の第２の出力をシングルポートメ
モリ６へ出力する。トライステートバッファ４５と４６
は、ハイインピーダンス状態となる。従って、入力バッ
ファ１ｃから出力されるデータは２ビットとなり、２ビ
ット幅のシングルポートメモリが接続できる。領域Ｉ₂
のメモリセル２４、２６にデータが格納されたときも同
様の手段でシングルポートメモリ６にデータを出力する
ことができる。

【００６５】入力信号が４ビットのデータ列の場合、第
１番目のデータはメモリセル２０と２１に格納され、第
２番目のデータはメモリセル２２と２３に書き込まれ
る。ここで領域Ｉ₁に属するすべてのメモリセルにデー
タが格納されたため、シングルポートメモリ６への書き
込みを開始するためにメモリバスにデータが読み出され
る。メモリバスが４ビットで構成されているため、第１
にメモリセル２０のデータは、Wired OR２８を通じて読
み出し、メモリセル２１のデータは、Wired OR２９を通
じて読み出し、４ビットのデータを組み立て、第２にメ
モリセル２２のデータは、Wired OR３０を通じて読み出
し、メモリセル２３のデータは、Wired OR３１を通じて
読み出し、４ビットのデータを組み立て、フリップフロ
ップ３８〜４１に出力する。

【００６６】以上の構成により、入力データが２ビット
でも４ビットでも、４ビット１ワードまたは２ビット１
ワード構成のシングルポートメモリ６に書き込むことが
できる。なお、入力データがｎビット（ｎは自然数）、
シングルポートメモリ６の１ワードがｍビット（ｍは自
然数）でも同様の手法で実現可能である。また、出力バ
ッファ部２のメモリセルアレイについても同様の構成で
実現できる。また、シングルポートメモリ６への転送を
行う領域の順番は本実施の形態に示したものに限らず、
バッファにたまった必要なデータが全て転送できればよ
い。

【００６７】図１１は、Write制御部９の構成を示す。
図１１において、５０は微分回路、５１〜５５はANDゲ
ート、５７〜６０はフリップフロップをそれぞれ示す。
リセット信号は、微分回路５０に入力されて、１クロッ
ク幅の信号となる。微分回路５０の出力がＨレベルの
時、フリップフロップ５７はＨレベルがセットされ、フ
リップフロップ５８、５９、６０はＬレベルにリセット
される。この状態で、Write制御部９は初期状態とな
る。次にイネーブル信号がＨレベルになると、フリップ
フロップ５７、５８、５９、６０にクロック信号が入力
されるため、初期状態の時にそれぞれのフリップフロッ
プにセットされていた値が右側にシフトされる。すなわ
ち、フリップフロップ５７の出力はＬレベル、フリップ
フロップ５８の出力はＨレベル、フリップフロップ５９
の出力はＬレベル、フリップフロップ６０の出力はＬレ
ベルとなる。このときANDゲート５２、５３、５４、５
５の出力はそれぞれ、Ｌ、Ｈ、Ｌ、Ｌレベルとなる。こ
れらの信号をメモリセルアレイ１０のメモリセルの書き
込みのワード線に接続することにより、入力信号が順次
格納される。

【００６８】図１２は、Write制御部９の動作を示すタ
イミングチャートである。フリップフロップ５８および
６０の出力信号は、ポインタ出力１、２となり、ポイン
タ１の出力がＨレベルとなったときには、入力バッファ
１ｃの領域Ｉ₁が満たされたことを表し、ポインタ２の
出力がＨレベルとなったときには、入力バッファ１ｃの
領域Ｉ₂が満たされたことを表す。ポインタ出力は入力
バッファからシングルポートメモリ６への書き込み要求
としてコントロール部３に出力される。出力バッファの
出力信号Read制御部１２についても同様の構成で実現で
きる。異なるのはポインタ出力１、２がそれぞれ出力バ
ッファが空になったことを示し、コントロール部３へシ
ングルポートメモリ６からの読み出し要求を出力するこ
とである。

【００６９】図１３は、入力データRead制御部１１の構
成を示す。図１３において、７０、７１、７２、７３は
ANDゲートを示す。それぞれのANDゲートは、コントロー
ル部３から出力される制御信号（アドレス）をデコード
することにより、メモリセルアレイ１０のそれぞれの領
域の列アドレスを示す信号を出力する。なお、出力デー
タWrite制御部１３も同様にして構成できる。

【００７０】図１４は、コントロール部３の構成を示
す。図１４において、８０、８２はタイミング発生器、
８１、８３はアドレス発生器を示す。コントロール部３
はタイミング発生器８０とアドレス発生器８１を持つバ
ッファ制御部４と、タイミング発生器８２とアドレス発
生器８３を持つメモリ制御部５とを含む。

【００７１】図１５（ａ）は、タイミング発生器８０の
構成を示す。図１５（ａ）において、８４、８７はカウ
ンタを示す。８５、８８はカウンタに初期値を設定する
レジスタを示す。８６、８９はRSフリップフロップを示
す。９０はANDゲートを示す。入力された垂直同期信号
によって、カウンタ８４にはレジスタ８５の値がロード
され、RSフリップフロップ８６はリセットされる。次の
サイクルからカウンタ８４のカウント動作が始まり、ｎ
回のカウント後、キャリーアウト信号が出力される。キ
ャリーアウト信号は図１１の入力信号Write制御部９の
微分回路５０へのリセット信号となるとともに、RSフリ
ップフロップ８６のセット信号となる。また、入力され
た水平同期信号によって、カウンタ８７にはレジスタ８
８の値がロードされ、RSフリップフロップ８９はリセッ
トされる。次のサイクルからカウンタ８７のカウント動
作が始まり、ｍ回のカウント後、キャリーアウト信号が
出力される。キャリーアウト信号は、RSフリップフロッ
プ８９のセット信号となる。イネーブル信号は、ANDゲ
ート９０の出力で、RSフリップフロップ８６と８９の出
力がともにＨレベルの時、Ｈレベルになる。

【００７２】図１５（ｂ）は、アドレス発生器８１の構
成を示す。図１５（ｂ）において、９１はカウンタを示
す。入力信号Write制御部９から出力されるポインタ信
号によって、カウンタ９１はリセットされ、次のサイク
ルからカウントされる。カウントされた値はそのままア
ドレス出力となり、入力データRead制御部１１に入力さ
れる。メモリ制御部５のタイミング発生器８２、アドレ
ス発生器８３も同様の構成で実現できる。

【００７３】なお、Write制御部９のポインタ出力は本
実施の形態では領域を２分割しているため２個となって
いるが、領域をさらに細分した場合にはそれに応じて増
加する。領域は一般にＬ個（Ｌ：２以上の自然数）に分
割可能であるので、ポインタ数も一般にＬとなる。図１
０に示すメモリセルアレイ１０の場合、領域Ｉ₁、Ｉ₂を
さらに２分割することにより４領域を設定することが可
能である。すなわち列アドレス０のメモリセルが領域Ｉ
₁、列アドレス１が領域Ｉ₂、列アドレス２が領域Ｉ₃、
列アドレス３が領域Ｉ₄となる。この時、図１１のWrite
制御部において、フリップフロップ５７の出力がポイン
タ１、フリップフロップ５８の出力がポインタ２、フリ
ップフロップ５９の出力がポインタ３、フリップフロッ
プ６０の出力がポインタ４となる。

【００７４】図２１は、図１１の入力信号Write制御部
９にポインタ出力を追加したときの構成を示す。図２１
において、５０は微分回路、５１〜５５、１３０、１３
１はANDゲート、５７〜６０はフリップフロップを示
す。モード選択信号は、領域を２分割するときＬレベ
ル、４分割するときＨレベルとなる信号である。

【００７５】図２１に示すように、本実施の形態では、
ANDゲート１３０の出力をポインタ出力１、フリップフ
ロップ５８の出力をポインタ出力２、ANDゲート１３１
の出力をポインタ出力３、フリップフロップ６０の出力
をポインタ出力４とする。それぞれのポインタ出力は、
領域を２分割した場合、ポインタ２が領域Ｉ₁が満たさ
れたことを示し、ポインタ４が領域Ｉ₂が満たされたこ
とを示す。領域を４分割した場合、ポインタ１が領域Ｉ
₁が満たされたことを表し、ポインタ２が領域Ｉ₂が満た
されたことを表し、ポインタ３が領域Ｉ₃が満たされた
ことを表し、ポインタ４が領域Ｉ₄が満たされたことを
表す。

【００７６】モード選択信号とANDゲート１３０、１３
１を導入したことにより、領域を２分割したときにはモ
ード選択信号がＬレベルとなるため、ポインタ出力１、
３は常にＬレベルとなり、メモリ書き込みは開始され
ず、ポインタ出力２または４がＨレベルとなったときメ
モリ書き込みが開始される。領域を４分割したときに
は、モード選択信号がＨレベルとなるため、すべてのポ
インタ出力に対応してメモリ書き込みが開始される。従
って、図２１に示すような、モード選択信号とANDゲー
トを導入することにより、領域の大きさを選択してシン
グルポートメモリ６への書き込み制御を変更する手段を
追加することができる。

【００７７】図１６（ａ）および（ｂ）は、図１１のWr
ite制御部９を使用したときのシングルポートメモリ６
のメモリマップを示す。図１６（ａ）は初期状態を表
す。図１６（ｂ）は領域Ｉ₁のデータを書き込んだとき
のメモリマップである。このようにバッファを使用して
メモリアクセスを行ったとき、シングルポートメモリ６
への最小アクセス単位は領域の大きさに依存する。

【００７８】図１７（ａ）〜（ｄ）は、領域をさらに細
分し、４分割したときのシングルポートメモリ６のメモ
リマップを示す。図１７（ａ）は初期状態を表す。図１
７（ｂ）は領域Ｉ₁のデータを書き込んだときのメモリ
マップである。図１７（ｃ）、（ｄ）は領域Ｉ₂のデー
タを書き込んだときのメモリマップである。領域を細分
化することにより、図１７（ｃ）に示すとおり、領域を
２分割したときと同じメモリアドレス、すなわち図１６
（ｂ）と同じようにデータを書き込むことと、図１７
（ｄ）に示すように全く異なるメモリアドレスにデータ
を書き込むことができる。バッファを使用してメモリイ
ンターフェース装置を構成した場合、メモリアドレスの
制御単位がバッファの領域の大きさに依存するため、領
域の大きさを選択できる手段を備えることにより、より
細やかなメモリアドレス制御が可能となる。

【００７９】次に、映像信号レートや水平周波数が異な
る複数の映像を扱う方法について説明する。

【００８０】図１８は、シングルポートメモリ６への書
き込み要求およびシングルポートメモリ６からの読み出
し要求を調停する調停回路の構成を示す。調停回路は、
コントロール部３に含まれ得る。図１８において、９４
〜９７はユーザが設定を行うためのレジスタを示す。９
８〜１０１はANDゲートである。１０２は要求を調停す
るための調停器を示す。

【００８１】本実施の形態では、入力信号１を入力バッ
ファに格納し、バッファが一杯になったことを示す信号
がポインタ出力Ａ、入力信号２を入力バッファに格納
し、バッファが一杯になったことを示す信号がポインタ
出力Ｂ、出力バッファから出力信号１を出力し、バッフ
ァが空になったことを示す信号がポインタ出力Ｃ、出力
バッファから出力信号２を出力し、バッファが空になっ
たことを示す信号がポインタ出力Ｄであるとする。ま
た、シングルポートメモリ６の書き込み要求および読み
出し要求に対する優先順位はレジスタの設定値２ビット
で表され、"１１"のときに最高の優先順位、"１０"の時
に２番目の優先順位、"０１"の時に最低の優先順位、"
００"の時は書き込みおよび読み出し要求が存在しない
ものと仮定する。なお、優先順位は、本メモリインター
フェース装置が使用されるアプリケーションに応じて、
何ビットのレジスタ設定値で表してもよい。

【００８２】入力信号１が入力バッファの第１の領域を
満たした時、ポインタ出力ＡがＨレベルになり、レジス
タ９４に設定された値がANDゲート９８を通じて書き込
み要求 Write REQA信号として調停器１０２に入力され
る。同様に、入力信号２が入力バッファの第２の領域を
満たした時、レジスタ９５の設定値が書き込み要求 Wri
te REQB信号として調停器１０２に入力され、出力信号
１が出力バッファの第１の領域を空にしたとき、レジス
タ９６の設定値が読み出し要求 Read REQA信号として調
停器１０２に入力され、出力信号２が出力バッファの第
２の領域を空にしたとき、レジスタ９７の設定値が読み
出し要求 Read REQB信号として調停器１０２に入力され
る。

【００８３】調停器１０２は、ハードウェア的にあらか
じめ決められた優先順位を持っており、書き込み要求ま
たは読み出し要求が行われた場合は、その優先順位に従
って処理する。本実施の形態では、Write REQAが最高の
優先順位、Write REQBが２番目の優先順位、Read REQA
が３番目の優先順位、Read REQBが最低の優先順位とす
る。それ以外の優先順位をつけたい場合は、本メモリイ
ンターフェース装置を使用するユーザがレジスタ９４、
９５、９６、９７に設定する。例えば、Read REQBを最
高の優先順位となるようにしたい場合は、レジスタ９７
に"１１"を設定する。

【００８４】図１９は、調停器１０２が各レジスタ設定
に対して、どのような値を出力するかを表している。

【００８５】図１９において、Ｎｏ．１はレジスタ９４
に"１１"を設定して、ポインタ出力ＡがＨレベルになっ
たときの調停器１０２の出力である。この場合は、他の
書き込み要求や読み出し要求、レジスタ設定に関わら
ず、必ずシングルポートメモリ６のWrite Mode AがＨレ
ベルになる。これは、調停器１０２がポインタ出力Ａの
要求を最高の優先順位として処理するように構成されて
いるためである。例えば、入力バッファのメモリセルア
レイが図１０のような構成で、入力信号１が行アドレス
０に格納される場合、Write Mode AがＨレベルになる
と、入力バッファの読み出し制御部は、行アドレスが０
で列アドレスが０と１の領域を読み出してシングルポー
トメモリ６への書き込み要求を処理し、ポインタ出力Ａ
はＬレベルに戻る。

【００８６】Ｎｏ．２はレジスタ９４に"１０"以下を設
定し、レジスタ９５に"１１"を設定したときの調停器１
０２の出力である。この場合は、他の書き込み要求や読
み出し要求、レジスタ設定に関わらず、必ずシングルポ
ートメモリ６のWrite Mode BがＨレベルになる。これ
は、調停器１０２がポインタ出力Ｂの要求を最高の優先
順位として処理するように構成されているため、ユーザ
がポインタ出力Ａの優先順位をレジスタ９４に"１０"に
設定して優先順位を下げ、ポインタ出力Ｂの優先順位を
レジスタ９５に"１１"に設定して優先順位を上げている
ためである。以下、Ｎｏ．３〜１２の場合についても、
同様の法則に基づいて処理される。

【００８７】（実施の形態２）次に、実施の形態２とし
て、入力バッファと出力バッファを利用して入力信号を
単純遅延させて出力する方法を説明する。

【００８８】図２０は、入力バッファ部１のメモリセル
アレイ１２１とシングルポートメモリ６への書き込みバ
ス、および出力バッファ部２のメモリセルアレイ１２２
とシングルポートメモリ６からの読み出しバスの構成を
示す。図２０において、２０〜２７、１０４〜１１１は
１ビットのセルが２個ペアになったメモリセルを示す。
１２１は入力バッファ部１のメモリセル全体を表すメモ
リセルアレイを示す。１２２は出力バッファ部２のメモ
リセル全体を表すメモリセルアレイを示す。２８〜３
６、１１２〜１２０は２個ペアになったWired ORを示
す。本実施の形態では、シングルポートメモリ６の１ワ
ードは４ビットであると仮定する。

【００８９】入力バッファ部１のメモリセルアレイ１２
１が満たされたとき、通常はWiredOR ２８〜３６を通じ
てシングルポートメモリ６へ出力される。メモリバスの
書き込みのビット線と、読み出しのビット線が接続され
ているので、同様の手段を利用すると、入力バッファ部
１のメモリセルアレイ１２１から出力バッファ部２のメ
モリセルアレイ１２２へ直接データを書き込むことが可
能である。例えば、メモリセル２０のデータをWired OR
２８を通じて読み出すときに、Wired OR １１２を同時
にＯＮすると、メモリセル１０４に書き込むことができ
る。

【００９０】以上の構成により、入力バッファと出力バ
ッファを利用して入力信号を単純遅延させて出力するこ
とができる。上記例では、入力信号を４クロック〜８ク
ロック遅延させて出力する。

【００９１】なお、ここでも、バッファのビット数、ワ
ード数は本実施の形態に限ったものではない。

【００９２】

【発明の効果】請求項１に記載の発明によれば、入力バ
ッファの複数の入力領域のうちの特定の入力領域に蓄積
された信号をシングルポートメモリに転送する間に、特
定の入力領域以外の入力領域に入力信号が蓄積され、出
力バッファの複数の出力領域のうちの特定の出力領域に
蓄積された信号を出力信号として出力する間に、シング
ルポートメモリに格納された信号が特定の出力領域以外
の出力領域に転送される。これにより、入力信号をシン
グルポートメモリに書き込みながら、シングルポートメ
モリから読み出した信号を出力信号としてリアルタイム
に出力することが可能になる。さらに、入力バッファの
入力領域の数および出力バッファの出力領域の数を増大
させることにより、１度に転送するデータ量の最小単位
を小さくすることができる。その結果、細やかなアドレ
ス制御を行うことが可能となる。

【００９３】請求項２に記載の発明によれば、入力バッ
ファの出力バス幅をシングルポートメモリの入力バス幅
に変換し、かつ、シングルポートメモリの出力バス幅を
出力バッファの入力バス幅に変換するバス幅変換回路が
設けられている。これにより、シングルポートメモリの
バス幅によらないシステムを実現することが可能にな
る。

【００９４】請求項３に記載の発明によれば、入力バッ
ファは、入力バッファのビット方向とワード方向とに対
応して複数の入力領域に分割されており、出力バッファ
は、出力バッファのビット方向とワード方向とに対応し
て複数の出力領域に分割されている。ビット方向の分割
をプログラマブルに可変にすることにより、入力信号の
ビット幅によらず、領域ごとに意図したシングルポート
メモリのアドレスにアクセスすることができる。その結
果、シングルポートメモリを有効に使用することが可能
になる。さらに、異なる同期系統の複数の信号を入出力
することも可能である。

【００９５】請求項４に記載の発明によれば、所定の基
準に従ってアクセス要求信号に優先順位をつける調停回
路が設けられている。これにより、異なる同期系統の複
数の信号を入出力する場合において、信号レートの早い
ものに対してシングルポートメモリへのアクセスを優先
的に許可することができる。その結果、破綻なくリアル
タイム制御を行うことが可能になる。

【００９６】請求項５に記載の発明によれば、入力バッ
ファから出力される信号を出力バッファに直接的に書き
込む回路が設けられている。これにより、入力バッファ
と出力バッファとを利用して入力信号を単純遅延させて
出力することができる。

【図面の簡単な説明】

【図１】実施の形態１のメモリインターフェース装置の
構成を示すブロック図である。

【図２】入力バッファ１ａの構成を示す図である。

【図３】シングルポートメモリ６にデータを書き込むタ
イミングを示すタイムチャートである。

【図４】出力バッファ２ａの構成を示す図である。

【図５】シングルポートメモリ６からデータを読み出す
タイミングを示すタイムチャートである。

【図６】シングルポートメモリ６にリアルタイムにデー
タを読み書きする場合のタイミングを示すタイムチャー
トである。

【図７】シングルポートメモリ６のメモリマップの一例
を示す図である。

【図８】入力バッファ部１の構成を示す図である。

【図９】出力バッファ部２の構成を示す図である。

【図１０】メモリセルアレイ１０の構成を示す図であ
る。

【図１１】Write制御部９の構成を示す図である。

【図１２】Write制御部９の動作のタイミングを示すタ
イムチャートである。

【図１３】入力データRead制御部１１の構成を示す図で
ある。

【図１４】コントロール部３の構成を示す図である。

【図１５】（ａ）はタイミング信号発生器８１の構成を
示す図、（ｂ）はアドレス発生器８２の構成を示す図で
ある。

【図１６】（ａ）および（ｂ）は、シングルポートメモ
リ６のメモリマップの一例を示す図である。

【図１７】（ａ）〜（ｄ）は、シングルポートメモリ６
のメモリマップの一例を示す図である。

【図１８】調停回路の構成を示す図である。

【図１９】調停器１０２の出力を示す図である。

【図２０】入力バッファ部１および出力バッファ部２の
メモリアレイの構成を示す図である。

【図２１】入力信号Write制御部９の他の構成を示す図
である。

【符号の説明】

１入力バッファ部２出力バッファ部３コントロール部４バッファ制御部５メモリ制御部６シングルポートメモリ９入力信号Write制御部１０メモリセルアレイ１１入力データRead制御部１２出力信号Read制御部１３出力データWrite制御部４７メモリセル５０微分回路８０タイミング発生器８１アドレス発生器８２タイミング発生器８３アドレス発生器１０２調停器

───────────────────────────────────────────────────── フロントページの続き (72)発明者谷匡弘大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者二宮和貴大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者 ▲徳▼永尚哉大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者寒川賢太大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者宮口裕東京都港区北青山３丁目６番12号青山富士ビル日本テキサス・インスツルメンツ株式会社内 (72)発明者矢口雄二茨城県稲敷郡美浦村木原2355番地 (72)発明者秋山強茨城県稲敷郡美浦村木原2355番地 (72)発明者足立顕哉茨城県稲敷郡美浦村木原2355番地

Claims

【特許請求の範囲】

【請求項１】複数の入力領域を有する入力バッファ
と、複数の出力領域を有する出力バッファと、前記入力
バッファと前記出力バッファと所定のシングルポートメ
モリとを制御する制御部とを備え、前記制御部は、前記入力バッファの前記複数の入力領域
のうちの特定の入力領域に蓄積された信号を前記シング
ルポートメモリに転送する間に、前記特定の入力領域以
外の入力領域に入力信号を蓄積するように前記入力バッ
ファおよび前記シングルポートメモリを制御し、前記制御部は、前記出力バッファの前記複数の出力領域
のうちの特定の出力領域に蓄積された信号を出力信号と
して出力する間に、前記シングルポートメモリに格納さ
れた信号を前記特定の出力領域以外の出力領域に転送す
るように前記出力バッファおよび前記シングルポートメ
モリを制御する、メモリインターフェース装置。
【請求項２】前記入力バッファの出力バス幅を前記シ
ングルポートメモリの入力バス幅に変換し、かつ、前記
シングルポートメモリの出力バス幅を前記出力バッファ
の入力バス幅に変換するバス幅変換回路をさらに備えて
いる、請求項１に記載のメモリインターフェース装置。
【請求項３】前記入力バッファは、前記入力バッファ
のビット方向とワード方向とに対応して複数の入力領域
に分割されており、前記出力バッファは、前記出力バッ
ファのビット方向とワード方向とに対応して複数の出力
領域に分割されている、請求項１に記載のメモリインタ
ーフェース装置。
【請求項４】前記入力バッファおよび前記出力バッフ
ァのそれぞれは、前記シングルポートメモリに対するア
クセス要求信号を前記制御部に出力し、前記制御部は、所定の基準に従って前記アクセス要求信
号に優先順位をつける調停回路を備えている、請求項１
に記載のメモリインターフェース装置。
【請求項５】前記入力バッファから出力される信号を
前記出力バッファに直接的に書き込む回路をさらに備え
ている、請求項１に記載のメモリインターフェース装
置。