JP2001202072A

JP2001202072A - 表示装置

Info

Publication number: JP2001202072A
Application number: JP2000010953A
Authority: JP
Inventors: Toshiyuki Maekawa; 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2000-01-19
Filing date: 2000-01-19
Publication date: 2001-07-27

Abstract

(57)【要約】【課題】各チャンネル間で共有された共有メモリに書
き込む表示装置において、特に重要なチャンネルのコマ
落ちを防止する。【解決手段】フレームカウンタ１５は、アクセス制御
回路１２が現チャンネルのデータを共有メモリ１１へ書
き込む際、書き込んだフレーム数Ｎをカウントする。さ
らに、コンパレータ１７は、上記フレーム数Ｎが、レー
ト設定部１６の指示する上限値Ｌに達したとき、チャン
ネルカウンタ１４へ切り換え信号ＳＷを出力して、チャ
ンネルの切り換えを指示する。これにより、各チャンネ
ルを選択する期間の比率を設定でき、共有メモリ１１へ
の書き込み速度が低く、全チャンネルをコマ落ちなく書
き込むことができない場合であっても、特に重要なチャ
ンネルのコマ落ちを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１画面中に、複数
チャンネルの映像信号を表示可能な表示装置に関し、少
ないチップ数の回路で、コマ落ちを目立たせずに、映像
信号を表示可能な表示装置に関するものである。

【０００２】

【従来の技術】例えば、監視制御などのために、複数の
場所を表示する際、それぞれの場所にビデオカメラを配
し、所定の時間間隔で、各ビデオカメラからの映像信号
を切り換えて、オペレータの監視画面に表示する表示装
置が、従来より広く用いられている。このような表示装
置では、１画面に同時に出力される映像は、１つのビデ
オカメラからの信号であり、ある場所で異常が発生した
場合、オペレータは、画面を注視し続けたとしても、そ
の場所のビデオカメラに切り換えられるまで、異常を発
見することができない。また、各ビデオカメラは、所定
の時間間隔毎に切り換えられるため、オペレータは、異
常の有無を確認するためには、当該時間間隔内に少なく
とも１度は、画面を見る必要があり、オペレータの負担
が大きくなってしまう。

【０００３】したがって、従来から、図１０に示すよう
に、専用のアナログ信号合成装置１０１を用いて、複数
台のビデオカメラ１０２…からのアナログの映像信号を
合成し、表示装置１０３が、当該映像信号に基づいて、
表示デバイス１０４の１画面上のウィンドウとして、各
ビデオカメラ１０２からの映像を同時に表示する表示シ
ステム１００も、広く使用されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のアナログ信号合成装置１０１は、ビデオカメラ１０
２からの信号を合成して、アナログの映像信号を出力す
るため、１画面に表示可能なウィンドウ数やウィンドウ
の位置が制限される虞れがある。さらに、表示装置１０
３には、合成されたアナログ信号が入力されるため、例
えば、輪郭抽出や動き検出などの画像処理を各ウィンド
ウ毎に高精度に実施することが難しくなってしまう。

【０００５】一方で、例えば、デコーダなどを用い、ビ
デオカメラがデジタル信号を出力すれば、画像処理が容
易になる。ところが、デジタル信号処理には、デジタル
信号を出力するビデオデコーダと、デジタル信号を蓄積
するメモリと、当該メモリの入出力を制御する回路とが
必要になり、各チャンネル毎に、これらの部材を設ける
と、多数のチップが必要になり、特に、チャンネル数が
多い場合には、表示システム全体の製造費用が高騰して
しまう。

【０００６】ここで、図１１に示す表示システム２００
のように、ビデオカメラ１０２およびビデオデコーダ２
０２の後段にセレクタ２０１を設ければ、表示装置２０
３内のメモリおよびメモリ制御回路の数とを削減でき、
製造費用を抑えることができる。

【０００７】ところが、この構成では、各チャンネル間
で、表示装置２０３内のメモリおよびメモリ制御回路が
共用されているので、メモリへの書き込み速度が十分に
速くないと、各チャンネルの全てのフレームをキャプチ
ャすることができず、コマ落ちが発生してしまう。

【０００８】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、各チャンネル間でメモリを共
用しているにも拘らず、コマ落ちの目立ちにくい表示装
置を実現することにある。

【０００９】

【課題を解決するための手段】請求項１の発明に係る表
示装置は、上記課題を解決するために、複数チャンネル
の映像信号、それぞれに応じた映像を、ウィンドウとし
て、１画面に複数表示可能な表示装置において、上記各
チャンネルに共通して設けられ、上記各チャンネルの映
像を示すデータを蓄積する共有メモリと、上記複数チャ
ンネルの映像信号それぞれを順次選択して、上記共有メ
モリへ書き込む制御手段とを備え、上記制御手段がチャ
ンネルを選択する際、少なくとも１つのチャンネルは、
予め定められた単位時間に対する比率が、残余のチャン
ネルと異なる値に設定されていることを特徴としてい
る。

【００１０】上記構成では、制御手段が、複数チャンネ
ルの映像信号のいずれかを選択し、映像信号が示すデー
タを共有メモリへ書き込む。書き込むチャンネルは、順
次選択されるので、共有メモリと制御手段とが、複数の
チャンネル間で共有されているにも拘らず、各チャンネ
ルの映像信号は、共有メモリに書き込まれ、１画面中の
複数のウィンドウとして表示される。

【００１１】したがって、例えば、画像処理など、後段
の処理が容易な映像信号として入力される各チャンネル
の映像信号を１画面中に表示可能で、しかも、各チャン
ネル毎に制御手段およびメモリを設ける場合よりもチッ
プ数が少ない表示装置を実現できる。

【００１２】ところで、上記構成では、共有メモリに書
き込むチャンネルが順次選択されるため、制御手段が共
有メモリへ書き込む速度が十分に高くないと、全チャン
ネルの全フレームを書き込むことができず、コマ落ちが
発生してしまう。

【００１３】ところが、上記構成では、少なくとも１つ
のチャンネル（特定チャンネル）は、予め定められた単
位時間に対する選択時間の比率が、残余のチャンネルよ
りも異なる値に設定されている。したがって、比率が高
く設定されている場合、制御手段は、残余のチャンネル
に比べて、特定チャンネルを、より高い比率で選択する
ので、特定チャンネルのコマ落ちが発生しにくくなる。
これとは逆に、比率が低く設定されている場合、特定チ
ャンネルのコマ落ちが発生しやすくなり、均等の場合に
比べて、残余のチャンネルのコマ落ちを防止できる。

【００１４】ここで、多くの用途では、各チャンネルの
映像は、コマ落ちが発生した場合の視認性低下の度合い
が異なり、例えば、動きが多い映像では、コマ落ちが目
立ちやすいのに比べて、例えば、動きが少ない画像や静
止画では、コマ落ちが発生しても、さほど目立たない。
また、多くの用途では、各チャンネルの映像の重要度
は、互いに異なっており、余り重要でない映像は、重要
な映像に比べて、コマ落ちが発生した場合に支障が発生
しにくい。

【００１５】したがって、上記制御手段がコマ落ちが発
生するチャンネルとコマ落ちが発生しないチャンネルと
を区別することによって、共有メモリへの書き込み速度
を十分に向上できず、コマ落ちが不可避の場合であって
も、各チャンネルに均等にコマ落ちが発生するよりも、
コマ落ちが目立ちにくい表示装置を実現できる。

【００１６】また、請求項２の発明に係る表示装置は、
複数チャンネルの映像信号、それぞれに応じた映像を、
ウィンドウとして、１画面に複数表示可能な表示装置に
おいて、上記各チャンネルに共通して設けられ、上記各
チャンネルの映像を示すデータを蓄積する共有メモリ
と、上記複数チャンネルの映像信号それぞれを順次選択
して、上記共有メモリへ書き込む制御手段とを備え、上
記制御手段は、複数チャンネルのうちの少なくとも１つ
の特定チャンネルについて、上記制御手段が当該特定チ
ャンネルを選択する際の比率を設定する設定手段と、予
め定められた単位時間に対する比率が、上記設定手段で
設定された比率になるように、当該特定チャンネルの選
択期間を決定するタイミング制御手段とを備えているこ
とを特徴としている。

【００１７】上記構成では、設定手段が特定チャンネル
の比率を設定し、タイミング制御手段は、例えば、連続
して書き込むフレーム数を調整したり、選択する回数を
増加させるなど、特定チャンネルの選択期間を当該比率
に応じて決定する。これにより、各チャンネルのうち、
少なくとも１つのチャンネルの比率を残余のチャンネル
と異なる値に設定できる。この結果、請求項１と同様
に、共有メモリへの書き込み速度が制限されている場合
であっても、均等に選択する構成に比べて、重要な、あ
るいは、動きの大きなチャンネルのコマ落ちを防止でき
る。

【００１８】さらに、請求項３の発明に係る表示装置
は、請求項２記載の発明の構成において、上記設定手段
は、上記特定チャンネルに連続して書き込むフレーム数
を記憶するレジスタを備え、上記タイミング制御手段
は、上記共有メモリに書き込んだフレーム数を数えるカ
ウンタと、当該カウンタのカウント値と、上記レジスタ
に格納された値とに基づいて、チャンネルの切り換えタ
イミングを検出する検出回路とを備えていることを特徴
としている。

【００１９】当該構成によれば、制御手段が共有メモリ
に映像信号の１フレームを書き込むと、カウンタがカウ
ントされる。一方、レジスタには、特定チャンネルに連
続して書き込むフレーム数が記憶されており、検出回路
は、カウント値とフレーム数とに基づいて、切り換えタ
イミングか否かを検出する。この結果、レジスタに格納
されたフレーム数だけ、特定チャンネルに連続して書き
込まれると、次のチャンネルが選択される。したがっ
て、レジスタに格納された値によって、特定チャンネル
の比率を設定できる。

【００２０】ここで、各チャンネルの映像信号が非同期
の場合、チャンネルの切り換え時には、同期を取るため
のロスタイムが発生する。ところが、上記構成では、連
続して書き込むフレーム数で、特定チャンネルの比率を
決定しているので、切り換え回数を削減できる。この結
果、ロスタイムの合計が短くなり、共有メモリへの書き
込み速度が同じとすると、例えば、発生頻度を調整する
など、他の方法で切り換える場合よりも、コマ落ちの発
生を抑制できる。

【００２１】また、請求項４の発明に係る表示装置は、
請求項１、２または３記載の発明の構成において、上記
制御手段は、選択するチャンネルを示すチャンネル番号
が順番に格納されたチャンネルレジスタと、当該チャン
ネルレジスタを参照して、次に選択するチャンネルを決
定するチャンネル選択回路とを備えていることを特徴と
している。

【００２２】当該構成によれば、チャンネル選択回路
は、チャンネルを切り換える際、チャンネルレジスタに
格納されたチャンネル番号を参照して、次のチャンネル
を選択する。したがって、チャンネル番号を格納する順
番や、格納したチャンネル番号の数を変更するだけで、
チャンネルを切り換える順番や、切り換えるチャンネル
数を変更できる。この結果、チャンネル数が異なる場合
でも、同じ表示装置を流用でき、製造時の手間や、設備
管理の手間を大幅に削減できる。

【００２３】

【発明の実施の形態】〔第１の実施形態〕本発明の一実
施形態について図１ないし図７に基づいて説明すると以
下の通りである。すなわち、本実施形態に係る表示シス
テム１は、例えば、監視制御装置などとして好適に使用
されるものであって、図１に示すように、複数のビデオ
カメラ２と、各ビデオカメラ２の出力をキャプチャする
ビデオデコーダ３と、各ビデオカメラ２が撮影した画像
を、画面上の別個のウィンドウとして、それぞれ表示す
る表示デバイス４と、各ビデオデコーダ３からの映像信
号ＶＩＤＥＯに基づいて、表示デバイス４を制御する表
示装置５とを備えている。なお、以下では、各ビデオカ
メラ２から発生する一連のデータの流れをチャンネルと
称し、各チャンネルに対応した部材を区別する場合に
は、例えば、ビデオカメラ２ｏのように、チャンネルを
示す英小文字を付して参照する。また、特に、区別しな
い場合や総称するときは、ビデオカメラ２のように、英
小文字を付さずに参照する。

【００２４】上記ビデオカメラ２およびビデオデコーダ
３の組み合わせは、後述するように、ビデオデコーダ３
がビデオカメラ２の撮影した画像を示すデータ列を同期
信号と共に出力できれば、どのような組み合わせでもよ
いが、本実施形態では、一例として、ビデオカメラ２が
ＮＴＳＣ信号を出力すると共に、ビデオデコーダ３が、
当該ＮＴＳＣ信号をデコードして、１フレームが縦４０
０ライン×横６４０ドットの画像を飛び越し走査（イン
ターレース）により各フレームを２フィールドに分けて
伝送する場合について説明する。

【００２５】より詳細には、図２に示すように、映像信
号ＶＩＤＥＯには、各画素（ピクセル）の画素データＤ
を並べて構成される画像信号ＤＡＴと、例えば、同期用
の信号など、画像信号ＤＡＴを正しく伝送するための制
御信号ＣＴＬとが含まれている。上記各画素データＤ
は、１ライン分のデータがクロック信号ＤＯＴＣＬＫに
同期して所定の順番で伝送されており、各ライン毎に、
水平同期信号ＨＳＹＮＣ＊がパルス出力される。ここ
で、上記クロック信号ＤＯＴＣＬＫは、所定の周期のク
ロック信号であり、水平同期信号ＨＳＹＮＣ＊間には、
画素データＤを伝送している期間と伝送していない期間
とが存在するため、制御信号ＣＴＬとして、有効なデー
タがある期間のみハイレベルとなる信号ＶＡＲＩＤが伝
送される。

【００２６】上記各ラインの画素データＤは、図３に示
すように、最初のラインを１ラインとすると、奇数ライ
ンが１フィールドとして所定の順番で伝送された後、偶
数ラインが次のフィールドとして伝送される。さらに、
制御信号ＣＴＬとして、各フィールド毎にパルス出力さ
れる垂直同期信号ＶＳＹＮＣ＊と、奇数ラインを伝送中
にハイレベルとなる信号ＯＤＤＦＲＭとが伝送される。
なお、本明細書では、説明の便宜上、信号名の末尾に”
＊”を付して、負論理の信号を区別する。

【００２７】一方、本実施形態に係る表示装置５には、
図１に示すように、各チャンネルに共通して、共有メモ
リ１１が設けられており、さらに、当該共有メモリ１１
への読み書きを制御するアクセス制御回路１２と、各チ
ャンネルの映像信号ＶＩＤＥＯの１つを選択してアクセ
ス制御回路１２へ出力するセレクタ１３と、セレクタ１
３へ選択すべきチャンネルを指示するチャンネルカウン
タ１４とを備えている。

【００２８】当該構成では、共有メモリ１１およびアク
セス制御回路１２が各チャンネルで共有されているにも
拘わらず、チャンネルカウンタ１４の指示に従って、セ
レクタ１３がチャンネルを順次選択すると、アクセス制
御回路１２は、選択チャンネルの画像を示すデータを共
有メモリ１１に格納する。また、アクセス制御回路１２
は、表示デバイス４が各チャンネルの画像をウィンドウ
表示できるように、共有メモリ１１から各チャンネルの
画像データを読み出して表示デバイス４へ出力する。こ
れにより、共有メモリ１１およびアクセス制御回路１２
が１つという簡単な構成であるにも拘わらず、表示デバ
イス４の１画面中に、複数チャンネルの画像をウィンド
ウ表示できる。

【００２９】本実施形態では、例えば、上記共有メモリ
１１のデータバス幅は、画素データＤのビット幅と同じ
く、１６ビットに設定されており、アドレスマップは、
例えば、図４に示すように設定されている。すなわち、
アドレスの最下位ビットＡ０〜Ａ９が、画像１フレーム
において、横方向位置（Ｘ座標）に対応し、ビットＡ１
０〜Ａ１８が、画像の縦方向位置（Ｙ座標）に対応す
る。さらに、ビットＡ１９およびＡ２０が、各チャンネ
ルに対応しており、チャンネルｏが”００”に対応し、
チャンネルｐ、ｑ、ｒが、”０１”、”１０”、”１
１”に対応する。なお、当然ながら、共有メモリ１１の
データバス幅やアドレスマップは、これに限るものでは
なく、各チャンネルの画像データを格納できれば、同様
の効果が得られる。

【００３０】また、図５に示すように、アクセス制御回
路１２は、画素データＤを共有メモリ１１へ書き込む際
のアドレスを生成する書き込みアドレス生成部２１と、
画面表示のために、共有メモリ１１から画素データＤを
読み出す際のアドレスを生成する読み出しアドレス生成
部２２と、調停回路２３の指示に従って、両アドレスを
切り換えて、共有メモリ１１へ与えるマルチプレクサ２
４と、書き込み時に画素データＤを一時蓄積するバッフ
ァ部２５とを備えている。

【００３１】上記書き込みアドレス生成部２１には、ア
ドレスのビットＡ０〜Ａ９を出力する１０ビットのバイ
ナリ・カウンタ２１ａと、ビットＡ１０として、信号Ｏ
ＤＤＦＲＭの反転信号を出力するインバータ２１ｂと、
ビットＡ１１〜１８を出力する８ビットのバイナリ・カ
ウンタ２１ｃとが設けられている。上記バイナリ・カウ
ンタ２１ａは、水平同期信号ＨＳＹＮＣのパルス入力で
リセットされ、上記バッファ部２５が共有メモリ１１に
データを書き込む毎にカウントされる。また、上記バイ
ナリ・カウンタ２１ｃは、垂直同期信号ＶＳＹＮＣでリ
セットされ、水平同期信号ＨＳＹＮＣをカウントする。
なお、ビットＡ１９・Ａ２０としては、図１に示すチャ
ンネルカウンタ１４が出力するチャンネル番号が使用さ
れる。

【００３２】また、読み出しアドレス生成部２２は、デ
ィスプレイ・コントローラ２２ａの出力信号ＶＳＹＮＣ
＊・ＨＳＹＮＣ＊・ＤＯＴＣＬＫ・ＶＡＲＩＤに基づい
て、アドレスのビットＡ０〜Ａ９およびビットＡ１０〜
Ａ１８を、それぞれ出力するバイナリ・カウンタ２２ｂ
・２２ｃと、表示したいウィンドウに対応するチャンネ
ル番号を出力する番号出力回路２２ｄとを備えている。
上記各信号は、ＶＳＹＮＣ＊・ＨＳＹＮＣ＊・ＤＯＴＣ
ＬＫ・ＶＡＲＩＤは、映像信号ＶＩＤＥＯの制御信号Ｃ
ＴＬと同様の信号であるが、クロック信号ＤＯＴＣＬＫ
の周期は、順次走査（ノン・インタレース）する表示デ
バイス４に合わせて、より短い周期に設定されており、
各フレーム間に、垂直同期信号ＶＳＹＮＣ＊が出力され
る。なお、上記バイナリ・カウンタ２２ｂは、水平同期
信号ＨＳＹＮＣ＊でリセットされ、クロック信号ＤＯＴ
ＣＬＫをカウントする。また、バイナリ・カウンタ２２
ｃは、垂直同期信号ＶＳＹＮＣ＊でリセットされ、クロ
ック信号として、信号ＶＡＲＩＤの反転信号が入力され
る。

【００３３】一方、上記調停回路２３は、所定の周期の
クロック信号ＤＩＳＰ＿ＣＬＫをカウントするバイナリ
・カウンタ２３ａと、バイナリ・カウンタ２３ａの両出
力ビットＱ１・Ｑ２が入力されるＮＡＮＤ回路２３ｂと
を備えており、ローレベルの期間とハイレベルの期間と
の比率が１対３の調停信号Ｓを出力できる。上記マルチ
プレクサ２４は、当該調停信号Ｓがローの期間、書き込
みアドレス生成部２１からのアドレス信号を共有メモリ
１１に出力し、ハイレベルの期間、読み出しアドレス生
成部２２からのアドレス信号を出力する。これにより、
順次走査される表示（データ読み出し）のために、共有
メモリ１１へアクセスする帯域幅のうち、より多くの帯
域幅を確保できる。

【００３４】また、バッファ部２５には、ＦＩＦＯ（Fi
rst In First Out）メモリ２５ａが設けられている。当
該ＦＩＦＯメモリ２５ａの出力は、上記調停信号Ｓがハ
イの場合に出力をハイ・インピーダンスに保つ３ステー
ト・バッファ２５ｂを介して、共有メモリ１１のデータ
バスに接続されている。また、リード信号ＲＤとして、
共有メモリ１１のライト信号ＷＥ＊が、インバータ２５
ｃで反転された後で入力されている。共有メモリ１１の
ライト信号ＷＥ＊は、負論理入出力のＡＮＤ回路２５ｄ
によって、ＦＩＦＯメモリ２５ａが空ではなく、しか
も、調停信号Ｓが書き込みを許可している場合にのみ、
アクティブ（ローレベル）になる。なお、ライト信号Ｗ
Ｅ＊は、クロック信号として、書き込みアドレス生成部
２１のバイナリ・カウンタ２１ａにも入力される。

【００３５】さらに、ＦＩＦＯメモリ２５ａには、３入
力のＡＮＤ回路２５ｅの出力がライト信号ＷＲとして印
加されている。当該３入力のＡＮＤ回路２５ｅは、上記
信号ＶＡＲＩＤと、各映像信号ＶＩＤＥＯが有効である
ことを示す有効信号ＥＮＢとが共にハイレベル（真）の
期間中、クロック信号ＤＯＴＣＬＫを出力し、いずれか
がローレベル（偽）の期間中、出力をローレベルに保ち
続けて、ＦＩＦＯメモリ２５ａへの書き込みを中止す
る。また、ＦＩＦＯメモリ２５ａには、リセット信号Ｍ
Ｒとして、切り換え信号ＳＷが入力され、チャンネルの
切り換え時にバッファがクリアされる。

【００３６】これにより、アクセス制御回路１２は、共
有メモリ１１からの読み出しの合間に、図１に示すセレ
クタ１３が選択したチャンネルの映像信号ＶＩＤＥＯ
を、共有メモリ１１のメモリ領域のうち、当該チャンネ
ルに対応したメモリ領域に格納できる。

【００３７】ここで、本実施形態に係る表示システム１
では、図１に示すように、各チャンネルのうち、特に重
要なチャンネルのコマ落ちを重点的に防止するために、
上述の構成に加えて、アクセス制御回路１２が既に書き
込んだフレーム数Ｎを数えるフレームカウンタ（カウン
タ）１５と、現在選択しているチャンネルで、連続して
書き込むフレーム数（上限値）Ｌを出力するレート設定
部（設定手段）１６と、書き込んだフレーム数Ｎが上限
値Ｌに達したときに、切り換え信号ＳＷを出力するコン
パレータ（検出回路）１７とが設けられている。なお、
上記各部材１２〜１７が特許請求の範囲に記載の制御手
段に対応している。

【００３８】当該構成では、上記レート設定部１６に、
各チャンネルｏ〜ｒの上限値Ｌｏ〜Ｌｒを設定すること
で、図６に示すように、共有メモリ１１への書き込み時
間全体に対する各チャンネルｏ〜ｒの書き込み時間の比
率をそれぞれ設定できる。

【００３９】したがって、例えば、動画のチャンネルと
静止画のチャンネルとが混在する場合は、動画のチャン
ネルの上限値Ｌを静止画のチャンネルよりも高く設定す
ることで、コマ落ちを目視しやすい動画チャンネルを優
先して、共有メモリ１１へ書き込むことができ、動画チ
ャンネルのコマ落ちを防止できる。同様に、各チャンネ
ルが動画の場合であっても、より動きが速く、コマ落ち
を目視しやすいと推定されるチャンネルを、他のチャン
ネルよりも上限値Ｌを大きく設定することで、動きが速
いチャンネルのコマ落ちを防止できる。また、別の設定
基準として、例えば、重要度の異なる監視対象を監視す
る場合など、各チャンネルの重要度が異なる場合には、
より重要なチャンネルの上限値Ｌを高く設定すること
で、当該チャンネルのコマ落ちを防止できる。設定基準
に拘わらず、各チャンネルの書き込み時間を互いに異な
る値に設定できるので、共有メモリ１１への書き込み速
度が、全チャンネルをコマ落ちなく書き込むには十分で
なく、いずれかのチャンネルでのコマ落ちを避けること
ができない場合であっても、コマ落ちが発生しやすいチ
ャンネルと、コマ落ちが発生しにくいチャンネルとを指
定することによって、特定のチャンネルではコマ落ちが
発生しにくい表示システム１を実現できる。

【００４０】以下では、上記各部材１５〜１７の構成例
について、図７を参照しながら説明する。すなわち、図
７は、チャンネル数が４の場合を例示しており、上記チ
ャンネルカウンタ１４は、切り換え信号ＳＷをカウント
する２ビットのバイナリ・カウンタ１４ａから構成され
ている。当該バイナリ・カウンタ１４ａの出力Ｑ１・Ｑ
０は、現在のチャンネル番号Ｃを示しており、チャンネ
ル番号”００”が、チャンネルｏに対応すると共に、チ
ャンネル”０１”〜”１１”がチャンネルｐ〜チャンネ
ルｒに、それぞれ対応している。

【００４１】さらに、図７に示すレート設定部１６は、
最大８フレームの連続キャプチャを設定可能であり、上
限値Ｌｏ〜Ｌｒをそれぞれ格納する３ビットのレジスタ
３１ｏ〜３１ｒと、チャンネルカウンタ１４が出力する
チャンネル番号Ｃに応じて、各レジスタ出力の１つを選
択するセレクタ３２とを備えている。また、フレームカ
ウンタ１５は、フレームの終了を示す信号ＥＮＤＦＲＭ
をカウントする３ビットのバイナリ・カウンタ１５ａで
あり、ＮＯＲ回路４１は、切り換え信号ＳＷ、または、
リセット信号ＲＥＳＥＴが真のときに、バイナリ・カウ
ンタ１５ａをリセットする。一方、コンパレータ１７
は、３ビットの一致を検出するコンパレータとして実現
され、ＡＮＤ回路４２は、一致を示すコンパレータ出力
（＝）がハイレベルの間、切り換え信号ＳＷとして、信
号ＥＮＤＦＲＭを出力し、ローレベルの間、信号ＥＮＤ
ＦＲＭに拘らず、切り換え信号ＳＷをローレベルに維持
できる。

【００４２】当該構成において、例えば、電源投入など
に伴って、リセット信号ＲＥＳＥＴが入力されると、バ
イナリ・カウンタ１５ａがリセットされ、カウント値が
０になる。また、この状態では、バイナリ・カウンタ１
４ａのカウント値（チャンネル番号Ｃ）は、いずれかの
チャンネルを示してる。チャンネル番号Ｃがチャンネル
ｏを示しているとすると、マルチプレクサなどとして実
現されるセレクタ１３は、各ビデオデコーダ３ｏ〜３ｒ
のうち、ビデオデコーダ３ｏが出力する映像信号ＶＩＤ
ＥＯｏを選択する。これにより、アクセス制御回路１２
は、当該チャンネルｏの画像信号ＤＡＴを共有メモリ１
１へ書き込み始める。一方、レート設定部１６は、チャ
ンネルｏに対応するレジスタ３１ｏに格納されている値
Ｌｏ（例えば、４）を出力する。

【００４３】当該チャンネルｏで１フレームの書き込み
が終了し、アクセス制御回路１２が信号ＥＮＤＦＲＭを
出力すると、バイナリ・カウンタ１４ａのカウント値Ｎ
が増加する。バイナリ・カウンタ１４ａのカウント値Ｎ
は、レジスタ３１ｏの値Ｌｏと比較され、両者が一致す
るまで、コンパレータ１７の出力がローレベルに保たれ
る。この例では、レジスタ３１ｏに「４」が格納されて
いるので、４フレームの書き込みが終了するまで、ロー
レベルとなる。

【００４４】レジスタ３１ｏの値Ｌｏだけ、当該チャン
ネルｏのフレームを読み込み、信号ＥＮＤＦＲＭが出力
されると、バイナリ・カウンタ１４ａのカウント値Ｎ
が、レジスタ３１ｏの出力値Ｌｏと一致する。これによ
り、コンパレータ１７の出力がハイレベルになり、信号
ＥＮＤＦＲＭが切り換え信号ＳＷとして出力される。

【００４５】上記切り換え信号ＳＷが出力されると、バ
イナリ・カウンタ１４ａのカウント値が増加して、次の
チャンネル番号Ｃが出力される。この結果、セレクタ１
３は、映像信号ＶＩＤＥＯｏ〜ＶＩＤＥＯｒのうち、新
たに選択されたチャンネルに対応する映像信号ＶＩＤＥ
Ｏをアクセス制御回路１２へ出力する。これにより、新
たに選択されたチャンネルのデータが、共有メモリ１２
へ書き込まれる。

【００４６】また、上記切り換え信号ＳＷは、ＮＯＲ回
路４１を介して、バイナリ・カウンタ１５ａのリセット
端子Ｒ＊へ印加される。これにより、バイナリ・カウン
タ１５ａは、リセット信号ＲＥＳＥＴが印加されたとき
と同様に、新たに選択されたチャンネルのフレーム数を
数え始める。

【００４７】ここで、セレクタ３２は、上記チャンネル
番号Ｃの変更に応じて、各レジスタ３１ｏ〜３１ｒのう
ち、新たに選択されたチャンネルに対応する上限値Ｌを
コンパレータ１７へ印加している。したがって、上述し
たように、当該チャンネルの上限値Ｌと、バイナリ・カ
ウンタ１５ａのカウント値とが一致するまで、当該チャ
ンネルのデータが共有メモリ１１に書き込まれた後、切
り換え信号ＳＷが出力される。この結果、各チャンネル
ｏ〜ｒを選択する期間の比率を設定できる。

【００４８】〔第２の実施形態〕上記第１の実施形態で
は、チャンネルカウンタ１４が出力するチャンネル番号
Ｃの全てが、有効なチャンネルに対応し、チャンネルの
切り換え順序が決められている場合について説明した。
これに対して、本実施形態では、図８および図９を参照
しながら、切り換え順序と、有効なチャンネル数とを設
定可能な表示システム１ａについて説明する。

【００４９】すなわち、本実施形態に係る表示システム
１ａは、図８に示すように、セレクタ１３およびレート
設定部１６とチャンネルカウンタ１４との間に、カウン
ト値Ｃをチャンネル番号Ｍに変換する変換部（制御手
段）１８が設けられており、セレクタ１３およびレート
設定部１６は、チャンネル番号Ｍに基づいて、現在のチ
ャンネルを識別する。さらに、変換部１８は、カウント
値Ｃが有効なチャンネル数に達した場合、チャンネルカ
ウンタ１４をリセットできる。これにより、チャンネル
の切り換え順序と、有効なチャンネル数とを変更でき
る。

【００５０】上記変換部１８は、例えば、図９に示すよ
うに、バイナリ・カウンタ１４ａが出力するカウント値
Ｃ毎に、対応するチャンネル番号Ｍを格納するレジスタ
（チャンネルレジスタ）５１ａ〜５１ｄを備えている。
また、上記レジスタ５１ａ〜５１ｄには、チャンネル番
号Ｍの参照を途中で打ち切るためのビットが、それぞれ
１ビット付加されている。さらに、変換部１８には、セ
レクタ（チャンネル選択回路）５２が設けられており、
上記カウント値Ｃに基づいて、各レジスタ５１ａ〜５１
ｄの出力のうちの１つを選択し、チャンネル番号Ｍおよ
び打ち切り信号ＲＥＦ０として出力できる。また、ＮＯ
Ｒ回路５３は、リセット信号ＲＥＳＥＴと、上記打ち切
り信号ＲＥＦ０との論理和の否定を、負論理のリセット
信号として、バイナリ・カウンタ１４ａに出力する。

【００５１】上記構成では、上記レジスタ５１ａ〜５１
ｄに、有効なチャンネルのチャンネル番号Ｍが、切り換
え順序に従って格納される。また、レジスタ５１が、切
り換え順序の最後のチャンネル番号Ｍを格納している場
合、そのレジスタ５１の打ち切りビットとして、”１”
が格納され、残余のレジスタ５１の打ち切りビットとし
て、”０”が格納されている。例えば、チャンネル
が、”ｐ”、”ｑ”、”ｒ”、”ｏ”の順に切り換えら
れる場合、レジスタ５１ａ〜５１ｄには、チャンネル番
号Ｍとして、”０１”、”１０”、”１１”、”００”
が格納され、打ち切りビットとして、”０”、”
０”、”０”、”１”が格納される。

【００５２】当該構成にて、リセット信号ＲＥＳＥＴが
入力されると、バイナリ・カウンタ１４ａがリセットさ
れ、最初のチャンネル番号Ｍとして、上記の例では、”
０１”がセレクタ１３・３２に出力される。したがっ
て、チャンネルｐが選択され、共有メモリ１１にチャン
ネルｐのデータが書き込まれる。その後、第１の実施形
態と同様に、当該チャンネルｐの上限値Ｌｐに応じたフ
レームが書き込まれると、切り換え信号ＳＷが出力さ
れ、バイナリ・カウンタ１４ａのカウント値Ｃが増加す
る。これにより、次のチャンネルとして、チャンネル番
号が”１０”のチャンネルｑが選択され、当該チャンネ
ルｑの上限値Ｌｑに応じたフレームだけ、共有メモリ１
１にデータが書き込まれる。

【００５３】このように、チャンネルが順次切り換えら
れ、最後のチャンネルｏが選択されると、打ち切り信号
ＲＥＦ０が出力される。これにより、バイナリ・カウン
タ１４ａがリセットされ、最初のチャンネルｐが再び選
択される。

【００５４】なお、上記第１および第２の実施形態で
は、例えば、ユーザの指定などに基づいて、全チャンネ
ルの上限値Ｌを個別に設定可能な場合を例にして説明し
たが、これに限るものではなく、少なくとも１つのチャ
ンネルの上限値Ｌを設定できればよい。また、上限値Ｌ
は、可変ではなく、予め定められた値に固定されていて
もよい。いずれの場合であっても、あるチャンネルの上
限値Ｌを他のチャンネルと異なる値に設定できれば、上
記各実施形態と同様の効果が得られる。

【００５５】また、上記各実施形態では、上限値Ｌを設
定することによって、所定の単位時間に対する、各チャ
ンネルの選択時間の比率を設定したが、これに限るもの
ではなく、例えば、各チャンネルの選択時間を互いに同
一に設定し、選択する頻度を変更することで、それぞれ
の比率を設定してもよい。

【００５６】ただし、各チャンネルの映像信号ＶＩＤＥ
Ｏが非同期の場合、チャンネルの切り換え時には、同期
を取るためのロスタイムが発生する。したがって、上記
各実施形態のように、連続して書き込むフレーム数で、
特定のチャンネルの比率を決定する方が、切り換え回数
を削減できる。この結果、ロスタイムの合計が短くな
り、共有メモリ１１への書き込み速度が同じとすると、
コマ落ちの発生を抑制できる。

【００５７】さらに、上記各実施形態では、ビデオカメ
ラ２が家庭用のビデオ・テープ・レコーダと同様に、コ
ンポジット信号、あるいは、Ｓ端子信号などのアナログ
信号を出力し、ビデオデコーダ３が当該アナログ信号を
デジタル信号に変換する場合について説明したが、これ
に限るものではない。ビデオデコーダ３が、水平同期信
号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣなどの同期
信号に同期して、例えば、Ｒ、Ｇ、Ｂ信号やＹ、Ｕ、Ｖ
信号など、各画素を示す一連のデジタルデータを出力で
きればよい。いずれの場合であっても、互いに非同期の
映像信号ＶＩＤＥＯを出力するビデオデコーダ３が複数
設けられていれば、本実施形態と同様の効果が得られ
る。

【００５８】

【発明の効果】請求項１の発明に係る表示装置は、以上
のように、制御手段が共有メモリに書き込むチャンネル
を選択する際、少なくとも１つのチャンネルは、予め定
められた単位時間に対する比率が、残余のチャンネルと
異なる値に設定されている構成である。

【００５９】当該構成では、コマ落ちが発生しやすいチ
ャンネルとコマ落ちが発生しにくいチャンネルとを区別
できる。したがって、共有メモリへの書き込み速度を十
分に向上できず、コマ落ちが不可避の場合であっても、
各チャンネルに均等にコマ落ちが発生するよりも、コマ
落ちが目立ちにくい表示装置を実現できるという効果を
奏する。

【００６０】請求項２の発明に係る表示装置は、以上の
ように、複数チャンネルのうちの少なくとも１つの特定
チャンネルについて、制御手段が当該特定チャンネルを
選択する際の比率を設定する設定手段と、予め定められ
た単位時間に対する比率が、上記設定手段で設定された
比率になるように、当該特定チャンネルの選択期間を決
定するタイミング制御手段とを備えている構成である。

【００６１】上記構成では、設定手段が特定チャンネル
の比率を設定し、タイミング制御手段は、特定チャンネ
ルの選択期間を当該比率に応じて決定する。これによ
り、各チャンネルのうち、少なくとも１つのチャンネル
の比率を残余のチャンネルと異なる値に設定できる。こ
の結果、請求項１と同様に、共有メモリへの書き込み速
度が制限されている場合であっても、均等に選択する構
成に比べて、重要な、あるいは、動きの大きなチャンネ
ルのコマ落ちを防止できるという効果を奏する。

【００６２】請求項３の発明に係る表示装置は、以上の
ように、請求項２記載の発明の構成において、上記設定
手段は、上記特定チャンネルに連続して書き込むフレー
ム数を記憶するレジスタを備え、上記タイミング制御手
段は、上記共有メモリに書き込んだフレーム数を数える
カウンタと、当該カウンタのカウント値と、上記レジス
タに格納された値とに基づいて、チャンネルの切り換え
タイミングを検出する検出回路とを備えている構成であ
る。

【００６３】当該構成によれば、連続して書き込むフレ
ーム数で、特定チャンネルの比率を決定しているので、
切り換え回数を削減できる。この結果、ロスタイムの合
計が短くなり、共有メモリへの書き込み速度が同じとす
ると、例えば、発生頻度を調整するなど、他の方法で切
り換える場合よりも、コマ落ちの発生を抑制できるとい
う効果を奏する。

【００６４】請求項４の発明に係る表示装置は、以上の
ように、請求項１、２または３記載の発明の構成におい
て、上記制御手段は、選択するチャンネルを示すチャン
ネル番号が順番に格納されたチャンネルレジスタと、当
該チャンネルレジスタを参照して、次に選択するチャン
ネルを決定するチャンネル選択回路とを備えている構成
である。

【００６５】当該構成によれば、チャンネル選択回路
は、チャンネルを切り換える際、チャンネルレジスタに
格納されたチャンネル番号を参照して、次のチャンネル
を選択する。したがって、チャンネル番号を格納する順
番や、格納したチャンネル番号の数を変更するだけで、
チャンネルを切り換える順番や、切り換えるチャンネル
数を変更できる。この結果、チャンネル数が異なる場合
でも、同じ表示装置を流用でき、製造時の手間や、設備
管理の手間を大幅に削減できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、表示シ
ステムの要部構成を示すブロック図である。

【図２】上記表示システムのビデオデコーダが出力する
映像信号を示すものであり、１ライン分の映像信号を示
すタイミングチャートである。

【図３】上記映像信号を示すものであり、半フレーム分
の映像信号を示すタイミングチャートである。

【図４】上記表示システムにおいて、各チャンネルの共
有メモリのアドレス・マップを示す説明図である。

【図５】上記表示システムにおいて、上記共有メモリの
アクセス制御回路の要部構成を示す回路図である。

【図６】上記表示システムにおいて、各チャンネルの書
き込み期間の比率を示す説明図である。

【図７】上記表示システムの構成例を示す回路図であ
る。

【図８】本発明の他の実施形態を示すものであり、表示
システムの要部構成を示すブロック図である。

【図９】上記表示システムの構成例を示す回路図であ
る。

【図１０】従来技術を示すものであり、アナログ信号合
成装置を有する表示システムの要部構成を示すブロック
図である。

【図１１】他の従来技術を示すものであり、ビデオデコ
ーダを有する表示システムの要部構成を示すブロック図
である。

【符号の説明】

５表示装置１１共有メモリ１２アクセス制御回路（制御手段）１３セレクタ（制御手段）１４チャンネルカウンタ（制御手段）１５フレームカウンタ（カウンタ；タイミング制御
手段；制御手段）１６レート設定部（設定手段；制御手段）１７コンパレータ（検出回路；タイミング制御手
段；制御手段）１８変換部（制御手段）３１ｏ〜３１ｒレジスタ５１ｏ〜５１ｒレジスタ（チャンネルレジスタ）５２セレクタ（チャンネル選択回路）

Claims

【特許請求の範囲】

【請求項１】複数チャンネルの映像信号、それぞれに応
じた映像を、ウィンドウとして、１画面に複数表示可能
な表示装置において、上記各チャンネルに共通して設けられ、上記各チャンネ
ルの映像を示すデータを蓄積する共有メモリと、上記複数チャンネルの映像信号それぞれを順次選択し
て、上記共有メモリへ書き込む制御手段とを備え、上記制御手段がチャンネルを選択する際、少なくとも１
つのチャンネルは、予め定められた単位時間に対する比
率が、残余のチャンネルと異なる値に設定されているこ
とを特徴とする表示装置。
【請求項２】複数チャンネルの映像信号、それぞれに応
じた映像を、ウィンドウとして、１画面に複数表示可能
な表示装置において、上記各チャンネルに共通して設けられ、上記各チャンネ
ルの映像を示すデータを蓄積する共有メモリと、上記複数チャンネルの映像信号それぞれを順次選択し
て、上記共有メモリへ書き込む制御手段とを備え、上記制御手段は、複数チャンネルのうちの少なくとも１
つの特定チャンネルについて、上記制御手段が当該特定
チャンネルを選択する際の比率を設定する設定手段と、予め定められた単位時間に対する比率が、上記設定手段
で設定された比率になるように、当該特定チャンネルの
選択期間を決定するタイミング制御手段とを備えている
ことを特徴とする表示装置。
【請求項３】上記設定手段は、上記特定チャンネルに連
続して書き込むフレーム数を記憶するレジスタを備え、上記タイミング制御手段は、上記共有メモリに書き込ん
だフレーム数を数えるカウンタと、当該カウンタのカウント値と、上記レジスタに格納され
た値とに基づいて、チャンネルの切り換えタイミングを
検出する検出回路とを備えていることを特徴とする請求
項２記載の表示装置。
【請求項４】上記制御手段は、選択するチャンネルを示
すチャンネル番号が順番に格納されたチャンネルレジス
タと、当該チャンネルレジスタを参照して、次に選択するチャ
ンネルを決定するチャンネル選択回路とを備えているこ
とを特徴とする請求項１、２または３記載の表示装置。