JPH11111928A - 論理回路 - Google Patents
論理回路Info
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- JPH11111928A JPH11111928A JP9287804A JP28780497A JPH11111928A JP H11111928 A JPH11111928 A JP H11111928A JP 9287804 A JP9287804 A JP 9287804A JP 28780497 A JP28780497 A JP 28780497A JP H11111928 A JPH11111928 A JP H11111928A
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Abstract
(57)【要約】
【課題】 例えばＤＣＦＬを用いた論理回路において、
高集積化を行った場合でもサイドゲート効果による論理
特性の劣化を改善できるようにすることにある。 【解決手段】 負荷用Ｄ−ＦＥＴ２のソースに３つの各
駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃのドレインを接続
し、Ｄ−ＦＥＴ２のドレイン電極８に電源電圧Ｖddを印
加し、各Ｅ−ＦＥＴ３ａ，３ｂ，３ｃのソース電極１０
ａ，１０ｂ，１０ｃをグランドにつないで、３入力ＮＯ
Ｒゲート形のＤＣＦＬ２１が構成されている。Ｄ−ＦＥ
Ｔ２の近傍に位置しているＥ−ＦＥＴ３ａのソース電極
１０ａと、Ｄ−ＦＥＴ２の活性層５との中間において、
基板４にｎ形不純物を注入して不純物層２２を形成し、
Ｄ−ＦＥＴ２のドレイン電極８から延出した導体層２３
を不純物層２２の上に配置して電界遮断領域２４を形成
する。
高集積化を行った場合でもサイドゲート効果による論理
特性の劣化を改善できるようにすることにある。 【解決手段】 負荷用Ｄ−ＦＥＴ２のソースに３つの各
駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃのドレインを接続
し、Ｄ−ＦＥＴ２のドレイン電極８に電源電圧Ｖddを印
加し、各Ｅ−ＦＥＴ３ａ，３ｂ，３ｃのソース電極１０
ａ，１０ｂ，１０ｃをグランドにつないで、３入力ＮＯ
Ｒゲート形のＤＣＦＬ２１が構成されている。Ｄ−ＦＥ
Ｔ２の近傍に位置しているＥ−ＦＥＴ３ａのソース電極
１０ａと、Ｄ−ＦＥＴ２の活性層５との中間において、
基板４にｎ形不純物を注入して不純物層２２を形成し、
Ｄ−ＦＥＴ２のドレイン電極８から延出した導体層２３
を不純物層２２の上に配置して電界遮断領域２４を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路に関する。
例えば、ＧａＡｓなどの化合物半導体を用いたデジタル
ＩＣ（集積回路）で使用される論理回路に関するもので
ある。
例えば、ＧａＡｓなどの化合物半導体を用いたデジタル
ＩＣ（集積回路）で使用される論理回路に関するもので
ある。
【０００２】
【従来の技術】現在のデジタルＩＣは、半導体にＳｉ
（シリコン）を用いたＣＭＯＳ論理回路が主流である。
しかし、Ｓｉでは動作不可能な高周波でのデジタル信号
処理を実現するため、Ｓｉより電子移動度の大きいＧａ
Ａｓなどの化合物半導体を用いた論理回路の研究開発が
進められている。
（シリコン）を用いたＣＭＯＳ論理回路が主流である。
しかし、Ｓｉでは動作不可能な高周波でのデジタル信号
処理を実現するため、Ｓｉより電子移動度の大きいＧａ
Ａｓなどの化合物半導体を用いた論理回路の研究開発が
進められている。
【０００３】ＧａＡｓでよく使用される論理回路の一つ
に、低電圧動作が可能で低消費電力、高集積化に適して
いる直接結合型ＦＥＴ（電界効果トランジスタ）論理回
路（Direct Coupled FET Logic；以下、ＤＣＦＬとい
う）がある。このＤＣＦＬ１は、例えば図１に示すよう
に構成されており、定電流接続した負荷用のデプレッシ
ョン形ＦＥＴ（以下、負荷用Ｄ−ＦＥＴという）２と、
スイッチング動作を行う駆動用のエンハンスメント形Ｆ
ＥＴ（以下、駆動用Ｅ−ＦＥＴという）３を直列に接続
して構成されている。具体的にいうと、負荷用Ｄ−ＦＥ
Ｔ２のソース（Ｓ）及びゲート（Ｇ）と駆動用Ｅ−ＦＥ
Ｔ３のドレイン（Ｄ）とを接続し、当該接続点から出力
端子Ｖout（出力電圧もＶoutで表わす）を取り出し、駆
動用Ｅ−ＦＥＴ３のソース（Ｓ）をグランド（ＧＮＤ）
に接続し、入力端子Ｖin（入力電圧もＶinで表わす）を
駆動用Ｅ−ＦＥＴ３のゲート（Ｇ）につなぎ、負荷用Ｄ
−ＦＥＴ２のドレイン（Ｄ）に電源電圧Ｖddを印加する
ようにしている。
に、低電圧動作が可能で低消費電力、高集積化に適して
いる直接結合型ＦＥＴ（電界効果トランジスタ）論理回
路（Direct Coupled FET Logic；以下、ＤＣＦＬとい
う）がある。このＤＣＦＬ１は、例えば図１に示すよう
に構成されており、定電流接続した負荷用のデプレッシ
ョン形ＦＥＴ（以下、負荷用Ｄ−ＦＥＴという）２と、
スイッチング動作を行う駆動用のエンハンスメント形Ｆ
ＥＴ（以下、駆動用Ｅ−ＦＥＴという）３を直列に接続
して構成されている。具体的にいうと、負荷用Ｄ−ＦＥ
Ｔ２のソース（Ｓ）及びゲート（Ｇ）と駆動用Ｅ−ＦＥ
Ｔ３のドレイン（Ｄ）とを接続し、当該接続点から出力
端子Ｖout（出力電圧もＶoutで表わす）を取り出し、駆
動用Ｅ−ＦＥＴ３のソース（Ｓ）をグランド（ＧＮＤ）
に接続し、入力端子Ｖin（入力電圧もＶinで表わす）を
駆動用Ｅ−ＦＥＴ３のゲート（Ｇ）につなぎ、負荷用Ｄ
−ＦＥＴ２のドレイン（Ｄ）に電源電圧Ｖddを印加する
ようにしている。
【０００４】図２はこのＤＣＦＬ１のＦＥＴレイアウト
を示す図であって、ＧａＡｓ基板４の表面には、ｎ形不
純物の注入によって負荷用Ｄ−ＦＥＴ２の活性層５（破
線を施した領域）と駆動用Ｅ−ＦＥＴ３の活性層６（破
線を施した領域）とが形成されており、両活性層５，６
間に駆動用Ｅ−ＦＥＴ３のドレインと負荷用Ｄ−ＦＥＴ
２のソースを兼用する電極（以下、ドレイン／ソース電
極という）７が形成されており、負荷用Ｄ−ＦＥＴ２の
活性層５を介してドレイン／ソース電極７の反対側に負
荷用Ｄ−ＦＥＴ２のドレイン電極８が形成され、さら
に、ドレイン／ソース電極７から活性層５を横切るよう
に負荷用Ｄ−ＦＥＴ２のゲート電極９が延出されてい
る。また、駆動用Ｅ−ＦＥＴ３の活性層６を介してドレ
イン／ソース電極７の反対側に駆動用Ｅ−ＦＥＴ３のソ
ース電極１０が形成され、この活性層６上に駆動用Ｅ−
ＦＥＴ３のゲート電極１１が設けられている。
を示す図であって、ＧａＡｓ基板４の表面には、ｎ形不
純物の注入によって負荷用Ｄ−ＦＥＴ２の活性層５（破
線を施した領域）と駆動用Ｅ−ＦＥＴ３の活性層６（破
線を施した領域）とが形成されており、両活性層５，６
間に駆動用Ｅ−ＦＥＴ３のドレインと負荷用Ｄ−ＦＥＴ
２のソースを兼用する電極（以下、ドレイン／ソース電
極という）７が形成されており、負荷用Ｄ−ＦＥＴ２の
活性層５を介してドレイン／ソース電極７の反対側に負
荷用Ｄ−ＦＥＴ２のドレイン電極８が形成され、さら
に、ドレイン／ソース電極７から活性層５を横切るよう
に負荷用Ｄ−ＦＥＴ２のゲート電極９が延出されてい
る。また、駆動用Ｅ−ＦＥＴ３の活性層６を介してドレ
イン／ソース電極７の反対側に駆動用Ｅ−ＦＥＴ３のソ
ース電極１０が形成され、この活性層６上に駆動用Ｅ−
ＦＥＴ３のゲート電極１１が設けられている。
【０００５】このような構成のＤＣＦＬ１の動作負荷線
を図３に示す。図３の横軸は駆動用Ｅ−ＦＥＴ３のドレ
イン電圧ＶdE（＝Ｖout）、縦軸は駆動用Ｅ−ＦＥＴ３
及び負荷用Ｄ−ＦＥＴ２のドレイン電流Ｉdであって、
図３には、Ｖin（＝駆動用Ｅ−ＦＥＴ３のゲート電圧Ｖ
gs）をパラメータとする駆動用Ｅ−ＦＥＴ３のドレイン
電流−電圧（Ｉd−ＶdE）特性と、Ｖgs＝０のときの負
荷用Ｄ−ＦＥＴ２のドレイン電流−電圧（Ｉd−ＶdD）
特性［太線で示す］を示している。ただし、負荷用Ｄ−
ＦＥＴ２のドレイン−ソース間電圧はＶdD＝Ｖdd−ＶdE
である。このようなＤＣＦＬ１の動作は、図３の動作負
荷線から理解されるが、この論理特性を入力電圧Ｖinと
出力電圧Ｖoutとの関係で表わすと、理想的には、図４
の理想特性（２点鎖線）に示すように入力電圧Ｖinが電
圧Ｖthよりも大きい場合には、出力電圧ＶoutはＶout
（Ｌ）となり、入力電圧Ｖinが電圧Ｖthよりも小さい場
合には、出力電圧ＶoutはＶout（Ｈ）となり、理想的な
インバータ（ＮＯＴゲート）特性を示す。
を図３に示す。図３の横軸は駆動用Ｅ−ＦＥＴ３のドレ
イン電圧ＶdE（＝Ｖout）、縦軸は駆動用Ｅ−ＦＥＴ３
及び負荷用Ｄ−ＦＥＴ２のドレイン電流Ｉdであって、
図３には、Ｖin（＝駆動用Ｅ−ＦＥＴ３のゲート電圧Ｖ
gs）をパラメータとする駆動用Ｅ−ＦＥＴ３のドレイン
電流−電圧（Ｉd−ＶdE）特性と、Ｖgs＝０のときの負
荷用Ｄ−ＦＥＴ２のドレイン電流−電圧（Ｉd−ＶdD）
特性［太線で示す］を示している。ただし、負荷用Ｄ−
ＦＥＴ２のドレイン−ソース間電圧はＶdD＝Ｖdd−ＶdE
である。このようなＤＣＦＬ１の動作は、図３の動作負
荷線から理解されるが、この論理特性を入力電圧Ｖinと
出力電圧Ｖoutとの関係で表わすと、理想的には、図４
の理想特性（２点鎖線）に示すように入力電圧Ｖinが電
圧Ｖthよりも大きい場合には、出力電圧ＶoutはＶout
（Ｌ）となり、入力電圧Ｖinが電圧Ｖthよりも小さい場
合には、出力電圧ＶoutはＶout（Ｈ）となり、理想的な
インバータ（ＮＯＴゲート）特性を示す。
【０００６】ここで、ＤＣＦＬ１が急峻に変化するとき
の入力電圧Ｖthはしきい値電圧（スレッショルド電圧）
と呼ばれ、論理回路の特性を表わす重要なパラメータで
ある。しきい値電圧Ｖthは、図３の負荷線からわかるよ
うに、駆動用Ｅ−ＦＥＴ３のドレイン電流Ｉdが負荷用
Ｄ−ＦＥＴ２の最大電流値ＩdDmaxと同じ値をとるとき
の入力電圧Ｖinとなるので、負荷用Ｄ−ＦＥＴ２の最大
電流値ＩdDmaxと駆動用Ｅ−ＦＥＴ３の最大電流値ＩdEm
axの比で決まる。
の入力電圧Ｖthはしきい値電圧（スレッショルド電圧）
と呼ばれ、論理回路の特性を表わす重要なパラメータで
ある。しきい値電圧Ｖthは、図３の負荷線からわかるよ
うに、駆動用Ｅ−ＦＥＴ３のドレイン電流Ｉdが負荷用
Ｄ−ＦＥＴ２の最大電流値ＩdDmaxと同じ値をとるとき
の入力電圧Ｖinとなるので、負荷用Ｄ−ＦＥＴ２の最大
電流値ＩdDmaxと駆動用Ｅ−ＦＥＴ３の最大電流値ＩdEm
axの比で決まる。
【０００７】ところで、ＤＣＦＬ１のインバータ特性
は、理想的には、図４に示した理想特性（２点鎖線）の
ように、 ０≦Ｖin＜Ｖth のとき Ｖout（Ｈ）＝電源電圧Ｖdd Ｖth＜Ｖin のとき Ｖout（Ｌ）＝０volt（ＧＮ
Ｄ電圧） となることが望ましい。前者の動作を実現するには、負
荷用Ｄ−ＦＥＴ２のオン抵抗を０Ωにし、後者の動作を
実現するには、駆動用Ｅ−ＦＥＴ３のオン抵抗を０Ωに
する必要がある。しかし、負荷用Ｄ−ＦＥＴ２や駆動用
Ｅ−ＦＥＴ３の活性層５，６には抵抗成分があるため、
オン抵抗を０Ωにすることは不可能である。よって、実
際には、ＤＣＦＬ１のダイオード特性は、図４に実線で
示したように、理想特性より少し劣化した特性になる。
は、理想的には、図４に示した理想特性（２点鎖線）の
ように、 ０≦Ｖin＜Ｖth のとき Ｖout（Ｈ）＝電源電圧Ｖdd Ｖth＜Ｖin のとき Ｖout（Ｌ）＝０volt（ＧＮ
Ｄ電圧） となることが望ましい。前者の動作を実現するには、負
荷用Ｄ−ＦＥＴ２のオン抵抗を０Ωにし、後者の動作を
実現するには、駆動用Ｅ−ＦＥＴ３のオン抵抗を０Ωに
する必要がある。しかし、負荷用Ｄ−ＦＥＴ２や駆動用
Ｅ−ＦＥＴ３の活性層５，６には抵抗成分があるため、
オン抵抗を０Ωにすることは不可能である。よって、実
際には、ＤＣＦＬ１のダイオード特性は、図４に実線で
示したように、理想特性より少し劣化した特性になる。
【０００８】
【発明が解決しようとする課題】しかし、ＤＣＦＬの高
集積性を活かして集積化を行うと、図４に示したような
論理特性がさらに劣化する場合がある。例えば、インバ
ータ形のＤＣＦＬ１の駆動用Ｅ−ＦＥＴ３に代えて、３
個の駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃを並列接続した
ものを負荷用Ｄ−ＦＥＴ２のソースとグランド（ＧＮ
Ｄ）の間に挿入し、各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３
ｃのゲートにそれぞれ入力Ｖin(1)，Ｖin(2)，Ｖin(3)
を接続した、図５のような３入力ＮＯＲゲートとしたＤ
ＣＦＬ１２を考える。
集積性を活かして集積化を行うと、図４に示したような
論理特性がさらに劣化する場合がある。例えば、インバ
ータ形のＤＣＦＬ１の駆動用Ｅ−ＦＥＴ３に代えて、３
個の駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃを並列接続した
ものを負荷用Ｄ−ＦＥＴ２のソースとグランド（ＧＮ
Ｄ）の間に挿入し、各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３
ｃのゲートにそれぞれ入力Ｖin(1)，Ｖin(2)，Ｖin(3)
を接続した、図５のような３入力ＮＯＲゲートとしたＤ
ＣＦＬ１２を考える。
【０００９】図６は、この３入力ＮＯＲゲートとして構
成したＤＣＦＬ１２のＦＥＴレイアウトを示す図であ
る。ＧａＡｓ基板４の表面には、ｎ形不純物の注入によ
って負荷用Ｄ−ＦＥＴ２の活性層５（破線を施した領
域）と各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃの活性層６
ａ，６ｂ，６ｃ（破線を施した領域）とが形成されてお
り、２つの駆動用Ｅ−ＦＥＴ３ａ，３ｂの活性層６ａ，
６ｂ間から負荷用Ｄ−ＦＥＴ２及び駆動用Ｅ−ＦＥＴ３
ｃの活性層５，６ｃ間にかけて各駆動用Ｅ−ＦＥＴ３
ａ，３ｂ，３ｃのドレインと負荷用Ｄ−ＦＥＴ２のソー
スを兼用するドレイン／ソース電極７が形成されてお
り、負荷用Ｄ−ＦＥＴ２の活性層５を介してドレイン／
ソース電極７の反対側に負荷用Ｄ−ＦＥＴ２のドレイン
電極８が形成され、さらに、ドレイン／ソース電極７か
ら活性層５を横切るように負荷用Ｄ−ＦＥＴ２のゲート
電極９が延出されている。また、駆動用Ｅ−ＦＥＴ３ｃ
の活性層６ｃを介してドレイン／ソース電極７の反対側
に駆動用Ｅ−ＦＥＴ３ｃのソース電極１０ｃが形成さ
れ、この活性層６ｃ上に駆動用Ｅ−ＦＥＴ３ｃのゲート
電極１１ｃが設けられている。同様に、各駆動用Ｅ−Ｆ
ＥＴ３ａ，３ｂの活性層６ａ，６ｂを介してドレイン／
ソース電極７の反対側に各駆動用Ｅ−ＦＥＴ３ａ，３ｂ
のソース電極１０ａ，１０ｂが形成され、この活性層６
ａ，６ｂ上に各駆動用Ｅ−ＦＥＴ３ａ，３ｂのゲート電
極１１ａ，１１ｂが設けられている。
成したＤＣＦＬ１２のＦＥＴレイアウトを示す図であ
る。ＧａＡｓ基板４の表面には、ｎ形不純物の注入によ
って負荷用Ｄ−ＦＥＴ２の活性層５（破線を施した領
域）と各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃの活性層６
ａ，６ｂ，６ｃ（破線を施した領域）とが形成されてお
り、２つの駆動用Ｅ−ＦＥＴ３ａ，３ｂの活性層６ａ，
６ｂ間から負荷用Ｄ−ＦＥＴ２及び駆動用Ｅ−ＦＥＴ３
ｃの活性層５，６ｃ間にかけて各駆動用Ｅ−ＦＥＴ３
ａ，３ｂ，３ｃのドレインと負荷用Ｄ−ＦＥＴ２のソー
スを兼用するドレイン／ソース電極７が形成されてお
り、負荷用Ｄ−ＦＥＴ２の活性層５を介してドレイン／
ソース電極７の反対側に負荷用Ｄ−ＦＥＴ２のドレイン
電極８が形成され、さらに、ドレイン／ソース電極７か
ら活性層５を横切るように負荷用Ｄ−ＦＥＴ２のゲート
電極９が延出されている。また、駆動用Ｅ−ＦＥＴ３ｃ
の活性層６ｃを介してドレイン／ソース電極７の反対側
に駆動用Ｅ−ＦＥＴ３ｃのソース電極１０ｃが形成さ
れ、この活性層６ｃ上に駆動用Ｅ−ＦＥＴ３ｃのゲート
電極１１ｃが設けられている。同様に、各駆動用Ｅ−Ｆ
ＥＴ３ａ，３ｂの活性層６ａ，６ｂを介してドレイン／
ソース電極７の反対側に各駆動用Ｅ−ＦＥＴ３ａ，３ｂ
のソース電極１０ａ，１０ｂが形成され、この活性層６
ａ，６ｂ上に各駆動用Ｅ−ＦＥＴ３ａ，３ｂのゲート電
極１１ａ，１１ｂが設けられている。
【００１０】このようなＦＥＴレイアウトの場合には、
図６から分かるように、ドレイン／ソース電極７に関し
て同じ側に位置している駆動用Ｅ−ＦＥＴ３ａのソース
電極１０ａが、負荷用Ｄ−ＦＥＴ２の活性層５の近傍に
位置することになる。このソース電極１０ａと活性層５
の距離は、一般に約５μｍ程度である。このため、この
ＤＣＦＬ１２においては、その論理特性を劣化させる、
次の様な現象が生じる。
図６から分かるように、ドレイン／ソース電極７に関し
て同じ側に位置している駆動用Ｅ−ＦＥＴ３ａのソース
電極１０ａが、負荷用Ｄ−ＦＥＴ２の活性層５の近傍に
位置することになる。このソース電極１０ａと活性層５
の距離は、一般に約５μｍ程度である。このため、この
ＤＣＦＬ１２においては、その論理特性を劣化させる、
次の様な現象が生じる。
【００１１】このＤＣＦＬ１２において、Ｖout（Ｈ）
＝Ｖddを出力しているとき、負荷用Ｄ−ＦＥＴ２の活性
層５はＶddの電位にある。このとき、駆動用Ｅ−ＦＥＴ
３ａのソース電極１０ａ（ＧＮＤ電位）は負荷用Ｄ−Ｆ
ＥＴ２の活性層５からみて負電位にあるため、活性層５
とソース電極１０ａの間に電界が生じる。
＝Ｖddを出力しているとき、負荷用Ｄ−ＦＥＴ２の活性
層５はＶddの電位にある。このとき、駆動用Ｅ−ＦＥＴ
３ａのソース電極１０ａ（ＧＮＤ電位）は負荷用Ｄ−Ｆ
ＥＴ２の活性層５からみて負電位にあるため、活性層５
とソース電極１０ａの間に電界が生じる。
【００１２】ところで、ＧａＡｓを始めとする化合物半
導体は「深い準位」に起因する半絶縁性を有しており、
その内部における電界分布は絶縁体の場合と全く異なっ
ている。通常、絶縁体における電界分布は一様になる
が、半絶縁体の場合は、高電位側の活性層の端で「深い
準位」が帯電して空間電荷（電子）が発生するため、そ
こに電界が集中する。よって、先ほどの活性層５とソー
ス電極１０ａの間に生じた電界のほとんどは、活性層端
に集中している。この「深い準位」に起因する電界によ
り、負荷用Ｄ−ＦＥＴ２の活性層５は駆動用Ｅ−ＦＥＴ
３ａ側の側面（サイド）及び底面（バック）から空乏化
する。このときの様子を図７に示す。ここで、図７
（ａ）は活性層５の側部及び底部に帯電した負電荷（電
子）１３と活性層５の側面及び底面から成長した空乏層
１４を示している。図７（ｂ）は活性層５とソース電極
１０ａの間のＸ方向の経路に沿った電位の変化を示して
おり、電位は活性層５の端部近傍で急激に変化してい
る。図７（ｃ）は活性層５とソース電極１０ａの間の経
路における電界の分布を示しており、電界は活性層５の
端部近傍に集中している。この現象は、駆動用Ｅ−ＦＥ
Ｔ３ａのソース電極１０ａをＦＥＴのゲートに見立て、
負荷用Ｄ−ＦＥＴ２の活性層５がそのゲートで制御され
ていると考えられるため、一般にサイドゲート効果（ま
たは、バックゲート効果）と呼ばれている。
導体は「深い準位」に起因する半絶縁性を有しており、
その内部における電界分布は絶縁体の場合と全く異なっ
ている。通常、絶縁体における電界分布は一様になる
が、半絶縁体の場合は、高電位側の活性層の端で「深い
準位」が帯電して空間電荷（電子）が発生するため、そ
こに電界が集中する。よって、先ほどの活性層５とソー
ス電極１０ａの間に生じた電界のほとんどは、活性層端
に集中している。この「深い準位」に起因する電界によ
り、負荷用Ｄ−ＦＥＴ２の活性層５は駆動用Ｅ−ＦＥＴ
３ａ側の側面（サイド）及び底面（バック）から空乏化
する。このときの様子を図７に示す。ここで、図７
（ａ）は活性層５の側部及び底部に帯電した負電荷（電
子）１３と活性層５の側面及び底面から成長した空乏層
１４を示している。図７（ｂ）は活性層５とソース電極
１０ａの間のＸ方向の経路に沿った電位の変化を示して
おり、電位は活性層５の端部近傍で急激に変化してい
る。図７（ｃ）は活性層５とソース電極１０ａの間の経
路における電界の分布を示しており、電界は活性層５の
端部近傍に集中している。この現象は、駆動用Ｅ−ＦＥ
Ｔ３ａのソース電極１０ａをＦＥＴのゲートに見立て、
負荷用Ｄ−ＦＥＴ２の活性層５がそのゲートで制御され
ていると考えられるため、一般にサイドゲート効果（ま
たは、バックゲート効果）と呼ばれている。
【００１３】以上説明したように、負荷用Ｄ−ＦＥＴ２
の活性層５の一部が空乏化すると、そのドレイン電極８
からソース電極（ドレイン／ソース電極７）への電流通
過面積が減少するため、負荷用Ｄ−ＦＥＴ２のオン抵抗
が増加することになる。よって、サイドゲート効果が生
じたときの論理特性は、図４の場合よりさらに劣化す
る。すなわち、サイドゲート効果が生じると、負荷用Ｄ
−ＦＥＴ２のオン抵抗が増大するので、負荷用Ｄ−ＦＥ
Ｔ２のドレイン電流−電圧（Ｉd−ＶdD）特性は、図８
に実線で示した特性のように変化する。このため、負荷
用Ｄ−ＦＥＴ２のオン抵抗が増すことにより、０≦Ｖin
＜Ｖthでは、Ｖout（Ｈ）がＶddから急速に低下してい
き、ＤＣＦＬ１２の論理特性は、図９に実線で示すよう
にさらに劣化する。
の活性層５の一部が空乏化すると、そのドレイン電極８
からソース電極（ドレイン／ソース電極７）への電流通
過面積が減少するため、負荷用Ｄ−ＦＥＴ２のオン抵抗
が増加することになる。よって、サイドゲート効果が生
じたときの論理特性は、図４の場合よりさらに劣化す
る。すなわち、サイドゲート効果が生じると、負荷用Ｄ
−ＦＥＴ２のオン抵抗が増大するので、負荷用Ｄ−ＦＥ
Ｔ２のドレイン電流−電圧（Ｉd−ＶdD）特性は、図８
に実線で示した特性のように変化する。このため、負荷
用Ｄ−ＦＥＴ２のオン抵抗が増すことにより、０≦Ｖin
＜Ｖthでは、Ｖout（Ｈ）がＶddから急速に低下してい
き、ＤＣＦＬ１２の論理特性は、図９に実線で示すよう
にさらに劣化する。
【００１４】図９に示したような論理特性の劣化［Ｖou
t（Ｈ）の低下］は、ノイズマージンの減少となり、論
理回路の誤動作を起こす原因になる。サイドゲート効果
の影響を小さくするには、素子間の距離を大きく取れば
よいが、これを大きくし過ぎるとＤＣＦＬ１２の高集積
性が損われてしまうという欠点がある。
t（Ｈ）の低下］は、ノイズマージンの減少となり、論
理回路の誤動作を起こす原因になる。サイドゲート効果
の影響を小さくするには、素子間の距離を大きく取れば
よいが、これを大きくし過ぎるとＤＣＦＬ１２の高集積
性が損われてしまうという欠点がある。
【００１５】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、ＤＣＦＬ等
を用いた論理回路において、高集積化を行った場合でも
サイドゲート効果による論理特性の劣化を改善できるよ
うにすることにある。
れたものであり、その目的とするところは、ＤＣＦＬ等
を用いた論理回路において、高集積化を行った場合でも
サイドゲート効果による論理特性の劣化を改善できるよ
うにすることにある。
【００１６】
【発明の開示】請求項１に記載の論理回路は、デプレッ
ション型電界効果トランジスタを定電流負荷素子として
使用した論理回路であって、前記デプレッション型電界
効果トランジスタが形成されている基板において、当該
電界効果トランジスタの周囲近傍に、当該電界効果トラ
ンジスタに印加されている電源電位もしくは当該電源電
位に近い電位にある電界遮断領域を配置したことを特徴
としている。
ション型電界効果トランジスタを定電流負荷素子として
使用した論理回路であって、前記デプレッション型電界
効果トランジスタが形成されている基板において、当該
電界効果トランジスタの周囲近傍に、当該電界効果トラ
ンジスタに印加されている電源電位もしくは当該電源電
位に近い電位にある電界遮断領域を配置したことを特徴
としている。
【００１７】例えば、請求項２に記載したＤＣＦＬ、す
なわち負荷用デプレッション型電界効果トランジスタと
複数個の各エンハンスメント型電界効果トランジスタを
縦続接続し、当該デプレッション型電界効果トランジス
タのドレイン電極に電源電圧を印加し、各エンハンスメ
ント型トランジスタのソース電極を接地した論理回路に
おいては、デプレッション型電界効果トランジスタの活
性層と、デプレッション型電界効果トランジスタの近傍
に位置するエンハンスメント型電界効果トランジスタの
ソース電極との中間に、電界遮断領域を配置したもので
ある。
なわち負荷用デプレッション型電界効果トランジスタと
複数個の各エンハンスメント型電界効果トランジスタを
縦続接続し、当該デプレッション型電界効果トランジス
タのドレイン電極に電源電圧を印加し、各エンハンスメ
ント型トランジスタのソース電極を接地した論理回路に
おいては、デプレッション型電界効果トランジスタの活
性層と、デプレッション型電界効果トランジスタの近傍
に位置するエンハンスメント型電界効果トランジスタの
ソース電極との中間に、電界遮断領域を配置したもので
ある。
【００１８】請求項１又は２に記載の論理回路にあって
は、負荷用のデプレッション型ＦＥＴの周囲近傍に電界
遮断領域を配置しているので、デプレッション型ＦＥＴ
と周囲近傍の低電位領域例えばＥ−ＦＥＴのソース電極
との間の電位差によってデプレッション型ＦＥＴの活性
層にサイドゲート効果による空乏層が成長してデプレッ
ション型ＦＥＴのオン抵抗が増大するのを防止すること
ができる。この結果、論理回路の素子面積を大きくする
ことなく、その論理特性の劣化を改善することができ
る。
は、負荷用のデプレッション型ＦＥＴの周囲近傍に電界
遮断領域を配置しているので、デプレッション型ＦＥＴ
と周囲近傍の低電位領域例えばＥ−ＦＥＴのソース電極
との間の電位差によってデプレッション型ＦＥＴの活性
層にサイドゲート効果による空乏層が成長してデプレッ
ション型ＦＥＴのオン抵抗が増大するのを防止すること
ができる。この結果、論理回路の素子面積を大きくする
ことなく、その論理特性の劣化を改善することができ
る。
【００１９】請求項３に記載の論理回路は、デプレッシ
ョン型電界効果トランジスタを定電流負荷素子として使
用した論理回路であって、前記デプレッション型電界効
果トランジスタが形成されている基板の表面において、
当該電界効果トランジスタの周囲近傍に溝を凹設したこ
とを特徴としている。
ョン型電界効果トランジスタを定電流負荷素子として使
用した論理回路であって、前記デプレッション型電界効
果トランジスタが形成されている基板の表面において、
当該電界効果トランジスタの周囲近傍に溝を凹設したこ
とを特徴としている。
【００２０】例えば、請求項４に記載したＤＣＦＬ、す
なわちデプレッション型電界効果トランジスタと複数個
の各エンハンスメント型電界効果トランジスタを縦続接
続し、当該デプレッション型電界効果トランジスタのド
レイン電極に電源電圧を印加し、各エンハンスメント型
トランジスタのソース電極を接地した論理回路において
は、デプレッション型電界効果トランジスタの活性層
と、デプレッション型電界効果トランジスタの近傍に位
置するエンハンスメント型電界効果トランジスタのソー
ス電極との中間に、溝を配置したものである。
なわちデプレッション型電界効果トランジスタと複数個
の各エンハンスメント型電界効果トランジスタを縦続接
続し、当該デプレッション型電界効果トランジスタのド
レイン電極に電源電圧を印加し、各エンハンスメント型
トランジスタのソース電極を接地した論理回路において
は、デプレッション型電界効果トランジスタの活性層
と、デプレッション型電界効果トランジスタの近傍に位
置するエンハンスメント型電界効果トランジスタのソー
ス電極との中間に、溝を配置したものである。
【００２１】請求項３又は４に記載の論理回路にあって
は、負荷用のデプレッション型ＦＥＴの周囲近傍に溝を
設けているので、デプレッション型ＦＥＴと周囲近傍の
低電位領域例えばＥ−ＦＥＴのソース電極との間の電位
差によって生じる電気力線は溝の下方を迂回することに
なり、デプレッション型ＦＥＴの活性層に加わる電界を
弱めることができる。この結果、サイドゲート効果によ
る空乏層の成長を抑制してデプレッション型ＦＥＴのオ
ン抵抗が増大するのを防止でき、論理回路の素子面積を
大きくすることなく、その論理特性の劣化を改善するこ
とができる。
は、負荷用のデプレッション型ＦＥＴの周囲近傍に溝を
設けているので、デプレッション型ＦＥＴと周囲近傍の
低電位領域例えばＥ−ＦＥＴのソース電極との間の電位
差によって生じる電気力線は溝の下方を迂回することに
なり、デプレッション型ＦＥＴの活性層に加わる電界を
弱めることができる。この結果、サイドゲート効果によ
る空乏層の成長を抑制してデプレッション型ＦＥＴのオ
ン抵抗が増大するのを防止でき、論理回路の素子面積を
大きくすることなく、その論理特性の劣化を改善するこ
とができる。
【００２２】請求項５に記載の論理回路は、デプレッシ
ョン型電界効果トランジスタを定電流負荷素子として使
用した論理回路であって、基板の表面に、周囲よりも高
くなった高台部を設け、当該高台部のうえに前記デプレ
ッション型電界効果トランジスタを形成したことを特徴
としている。
ョン型電界効果トランジスタを定電流負荷素子として使
用した論理回路であって、基板の表面に、周囲よりも高
くなった高台部を設け、当該高台部のうえに前記デプレ
ッション型電界効果トランジスタを形成したことを特徴
としている。
【００２３】例えば、請求項６に記載したＤＣＦＬ、す
なわちデプレッション型電界効果トランジスタと複数個
の各エンハンスメント型電界効果トランジスタを縦続接
続し、当該デプレッション型電界効果トランジスタのド
レイン電極に電源電圧を印加し、各エンハンスメント型
トランジスタのソース電極を接地した論理回路において
は、デプレッション型電界効果トランジスタを周囲より
も高くなった高台部に形成したものである。
なわちデプレッション型電界効果トランジスタと複数個
の各エンハンスメント型電界効果トランジスタを縦続接
続し、当該デプレッション型電界効果トランジスタのド
レイン電極に電源電圧を印加し、各エンハンスメント型
トランジスタのソース電極を接地した論理回路において
は、デプレッション型電界効果トランジスタを周囲より
も高くなった高台部に形成したものである。
【００２４】請求項５又は６に記載の論理回路にあって
は、負荷用のデプレッション型ＦＥＴを高台部に形成し
ているので、デプレッション型ＦＥＴと、その周囲近傍
の低電位領域例えばＥ−ＦＥＴのソース電極との距離を
離してデプレッション型ＦＥＴの活性層に加わる電界を
弱めることができる。この結果、サイドゲート効果によ
る空乏層の成長を抑制してデプレッション型ＦＥＴのオ
ン抵抗が増大するのを防止でき、論理回路の素子面積を
大きくすることなく、その論理特性の劣化を改善するこ
とができる。
は、負荷用のデプレッション型ＦＥＴを高台部に形成し
ているので、デプレッション型ＦＥＴと、その周囲近傍
の低電位領域例えばＥ−ＦＥＴのソース電極との距離を
離してデプレッション型ＦＥＴの活性層に加わる電界を
弱めることができる。この結果、サイドゲート効果によ
る空乏層の成長を抑制してデプレッション型ＦＥＴのオ
ン抵抗が増大するのを防止でき、論理回路の素子面積を
大きくすることなく、その論理特性の劣化を改善するこ
とができる。
【００２５】
（第１の実施形態）図１０は本発明の一実施形態による
ＤＣＦＬ２１のＦＥＴレイアウトを示す図であって、こ
のＤＣＦＬ２１は３入力ＮＯＲゲート（図５参照）とし
て構成されている。なお、図６に示した従来例と同一構
成要素については、同一の符号を付し、重複して説明す
ることは省略する。
ＤＣＦＬ２１のＦＥＴレイアウトを示す図であって、こ
のＤＣＦＬ２１は３入力ＮＯＲゲート（図５参照）とし
て構成されている。なお、図６に示した従来例と同一構
成要素については、同一の符号を付し、重複して説明す
ることは省略する。
【００２６】この実施形態によるＤＣＦＬ２１にあって
は、図１０に示すように、負荷用Ｄ−ＦＥＴ２の活性層
５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直
線上において、ＧａＡｓ基板４の表面層にｎ形不純物を
注入して不純物層２２を形成し、当該不純物層２２の表
面に導体層２３を設け、当該導体層２３に負荷用Ｄ−Ｆ
ＥＴ２のドレイン電極８と同じ電源電圧Ｖddを印加し、
不純物層２２と導体層２３とから電界遮断領域２４を形
成している。具体的には、負荷用Ｄ−ＦＥＴ２のドレイ
ン電極８から延出させた導体層２３を不純物層２２の上
面に配置して電界遮断領域２４を形成している。
は、図１０に示すように、負荷用Ｄ−ＦＥＴ２の活性層
５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直
線上において、ＧａＡｓ基板４の表面層にｎ形不純物を
注入して不純物層２２を形成し、当該不純物層２２の表
面に導体層２３を設け、当該導体層２３に負荷用Ｄ−Ｆ
ＥＴ２のドレイン電極８と同じ電源電圧Ｖddを印加し、
不純物層２２と導体層２３とから電界遮断領域２４を形
成している。具体的には、負荷用Ｄ−ＦＥＴ２のドレイ
ン電極８から延出させた導体層２３を不純物層２２の上
面に配置して電界遮断領域２４を形成している。
【００２７】ＤＣＦＬ２１がＶout（Ｈ）＝Ｖddを出力
しているとき、負荷用Ｄ−ＦＥＴ２の活性層５の電位は
Ｖddにあり、駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａ
はグランド電位にあるが、この実施形態にあっては、図
１１（ａ）に示すように、負荷用Ｄ−ＦＥＴ２の活性層
５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａとの中間
に、当該活性層５と同電位にある電界遮断領域２４を配
置しているので、ソース電極１０ａと活性層５との間の
電位差は、大部分ソース電極１０ａと不純物層２２との
間に生じる［図１１（ｂ）］。このため、「深い準位」
による負電荷２５は電界遮断領域２４の不純物層２２の
側面及び底面に集中して発生し、この部分に比較的大き
な電界が発生し［図１１（ｃ）］、不純物層２２の側面
及び底面から不純物層２２内に比較的大きな空乏層２６
が成長する。一方、活性層５と不純物層２２との電位差
は小さいので［図１１（ｂ）］、活性層５の近傍に生じ
る「深い準位」に起因する負電荷１３が大幅に減少し、
この部分に発生する電界も小さくなって［図１１
（ｃ）］、活性層５内に生成する空乏層１４が収縮す
る。
しているとき、負荷用Ｄ−ＦＥＴ２の活性層５の電位は
Ｖddにあり、駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａ
はグランド電位にあるが、この実施形態にあっては、図
１１（ａ）に示すように、負荷用Ｄ−ＦＥＴ２の活性層
５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａとの中間
に、当該活性層５と同電位にある電界遮断領域２４を配
置しているので、ソース電極１０ａと活性層５との間の
電位差は、大部分ソース電極１０ａと不純物層２２との
間に生じる［図１１（ｂ）］。このため、「深い準位」
による負電荷２５は電界遮断領域２４の不純物層２２の
側面及び底面に集中して発生し、この部分に比較的大き
な電界が発生し［図１１（ｃ）］、不純物層２２の側面
及び底面から不純物層２２内に比較的大きな空乏層２６
が成長する。一方、活性層５と不純物層２２との電位差
は小さいので［図１１（ｂ）］、活性層５の近傍に生じ
る「深い準位」に起因する負電荷１３が大幅に減少し、
この部分に発生する電界も小さくなって［図１１
（ｃ）］、活性層５内に生成する空乏層１４が収縮す
る。
【００２８】本実施形態においては、上記のように負荷
用Ｄ−ＦＥＴ２と駆動用Ｅ−ＦＥＴ３ａの中間に、電源
電位Ｖddにある電界遮断領域２４を配置することによ
り、図１１（ａ）に示したように、活性層５の空乏化率
を小さくできる。この結果、負荷用Ｄ−ＦＥＴ２のオン
抵抗が従来のＤＣＦＬ１２に比べて減少し、図１２に示
すように、Ｖgs＝０のときの負荷用Ｄ−ＦＥＴ２のドレ
イン電流−電圧（Ｉd−ＶdD）特性も、「深い準位」の
影響を受けていた２点鎖線の状態から実線の状態へと回
復する。これに伴ってＤＣＦＬ２１の論理特性も、図１
３に示すように、２点鎖線で示した従来例の論理特性か
ら、実線で示したように良好な論理特性へと改善され
る。
用Ｄ−ＦＥＴ２と駆動用Ｅ−ＦＥＴ３ａの中間に、電源
電位Ｖddにある電界遮断領域２４を配置することによ
り、図１１（ａ）に示したように、活性層５の空乏化率
を小さくできる。この結果、負荷用Ｄ−ＦＥＴ２のオン
抵抗が従来のＤＣＦＬ１２に比べて減少し、図１２に示
すように、Ｖgs＝０のときの負荷用Ｄ−ＦＥＴ２のドレ
イン電流−電圧（Ｉd−ＶdD）特性も、「深い準位」の
影響を受けていた２点鎖線の状態から実線の状態へと回
復する。これに伴ってＤＣＦＬ２１の論理特性も、図１
３に示すように、２点鎖線で示した従来例の論理特性か
ら、実線で示したように良好な論理特性へと改善され
る。
【００２９】図１２及び図１３で示した実測結果によれ
ば、サイドゲート効果を完全に消滅させるまでには至っ
ていないが、サイドゲート効果を大きく抑制でき、論理
特性をかなり改善できていることが分かる。しかも、本
実施形態では、サイドゲート効果を抑制するために負荷
用Ｄ−ＦＥＴ２と駆動用Ｅ−ＦＥＴ１０ａの距離を大き
く離すなど、論理ゲートの占有面積を拡大するような手
段は必要でないから、ＤＣＦＬ２１の高集積性が損なわ
れることがない。
ば、サイドゲート効果を完全に消滅させるまでには至っ
ていないが、サイドゲート効果を大きく抑制でき、論理
特性をかなり改善できていることが分かる。しかも、本
実施形態では、サイドゲート効果を抑制するために負荷
用Ｄ−ＦＥＴ２と駆動用Ｅ−ＦＥＴ１０ａの距離を大き
く離すなど、論理ゲートの占有面積を拡大するような手
段は必要でないから、ＤＣＦＬ２１の高集積性が損なわ
れることがない。
【００３０】（第２の実施形態）図１４は本発明の別な
実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）２７の
ＦＥＴレイアウトを示す図である。このＤＣＦＬ２７に
あっては、図１４に示すように、負荷用Ｄ−ＦＥＴ２の
活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを
結ぶ直線上において、ＧａＡｓ基板４の表面層にｎ形不
純物を注入して不純物層２２を形成し、負荷用Ｄ−ＦＥ
Ｔ２のソース電極（ドレイン／ソース電極７）から延出
させた導体層２３を不純物層２２の上面に配置し、不純
物層２２及び導体層２３からなる電界遮断領域２４を形
成している。
実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）２７の
ＦＥＴレイアウトを示す図である。このＤＣＦＬ２７に
あっては、図１４に示すように、負荷用Ｄ−ＦＥＴ２の
活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを
結ぶ直線上において、ＧａＡｓ基板４の表面層にｎ形不
純物を注入して不純物層２２を形成し、負荷用Ｄ−ＦＥ
Ｔ２のソース電極（ドレイン／ソース電極７）から延出
させた導体層２３を不純物層２２の上面に配置し、不純
物層２２及び導体層２３からなる電界遮断領域２４を形
成している。
【００３１】この実施形態にあっても、ＤＣＦＬ２７が
Ｖout（Ｈ）＝Ｖddを出力しているときには、電界遮断
領域２４の電位は活性層５と同じく電源電位Ｖddとなる
ので、第１の実施形態と同じ原理により、活性層５の空
乏層が縮小される。従って、負荷用Ｄ−ＦＥＴ２のオン
抵抗が従来のＤＣＦＬ１２に比べて減少し、ＤＣＦＬ２
７の論理特性も良好となる。
Ｖout（Ｈ）＝Ｖddを出力しているときには、電界遮断
領域２４の電位は活性層５と同じく電源電位Ｖddとなる
ので、第１の実施形態と同じ原理により、活性層５の空
乏層が縮小される。従って、負荷用Ｄ−ＦＥＴ２のオン
抵抗が従来のＤＣＦＬ１２に比べて減少し、ＤＣＦＬ２
７の論理特性も良好となる。
【００３２】また、第１の実施形態では、負荷用Ｄ−Ｆ
ＥＴ２のドレイン電極８から導体層２３を延出している
ので、電界遮断領域２４とドレイン／ソース電極７との
間に隙間が生じるのを避けることができず、この隙間か
ら活性層５とソース電極１０ａの間の電界（電気力線）
が漏れ出ると、電界遮断領域２４を迂回した電界のため
に活性層５の近傍に電界が集中し、活性層５内の空乏層
１４が大きく成長する恐れがある。これに対し、第２の
実施形態では、負荷用Ｄ−ＦＥＴ２のソース電極（ドレ
イン／ソース電極７）から導体層２３を延出しているの
で、ドレイン／ソース電極７と電界遮断領域２４との間
に隙間が発生しないように配置できる。なお、この配置
では、電界遮断領域２４の延出先端側を十分に延ばすこ
とができるので、先端側からの電界の迂回も十分に妨げ
ることができる。
ＥＴ２のドレイン電極８から導体層２３を延出している
ので、電界遮断領域２４とドレイン／ソース電極７との
間に隙間が生じるのを避けることができず、この隙間か
ら活性層５とソース電極１０ａの間の電界（電気力線）
が漏れ出ると、電界遮断領域２４を迂回した電界のため
に活性層５の近傍に電界が集中し、活性層５内の空乏層
１４が大きく成長する恐れがある。これに対し、第２の
実施形態では、負荷用Ｄ−ＦＥＴ２のソース電極（ドレ
イン／ソース電極７）から導体層２３を延出しているの
で、ドレイン／ソース電極７と電界遮断領域２４との間
に隙間が発生しないように配置できる。なお、この配置
では、電界遮断領域２４の延出先端側を十分に延ばすこ
とができるので、先端側からの電界の迂回も十分に妨げ
ることができる。
【００３３】（第３の実施形態）図１５は本発明のさら
に別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）
２８のＦＥＴレイアウトを示す図である。このＤＣＦＬ
２８にあっては、図１５に示すように、負荷用Ｄ−ＦＥ
Ｔ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１
０ａを結ぶ直線上において、ＧａＡｓ基板４の表面層に
ｎ形不純物を注入して不純物層２２を形成し、負荷用Ｄ
−ＦＥＴ２のソース電極（ドレイン／ソース電極７）か
ら延出させた導体層２３を不純物層２２の上面に配置
し、不純物層２２及び導体層２３からなる電界遮断領域
２４を形成している。さらに、当該ＤＣＦＬ２８の負荷
用Ｄ−ＦＥＴ２の活性層５と、隣接するＤＣＦＬ２８の
駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上
において、ＧａＡｓ基板４の表面層にｎ形不純物を注入
して不純物層２９を形成し、負荷用Ｄ−ＦＥＴ２のドレ
イン電極８から延出させた導体層３０を不純物層２９の
上面に配置し、不純物層２９及び導体層３０からなる電
界遮断領域３１を形成している。
に別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）
２８のＦＥＴレイアウトを示す図である。このＤＣＦＬ
２８にあっては、図１５に示すように、負荷用Ｄ−ＦＥ
Ｔ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１
０ａを結ぶ直線上において、ＧａＡｓ基板４の表面層に
ｎ形不純物を注入して不純物層２２を形成し、負荷用Ｄ
−ＦＥＴ２のソース電極（ドレイン／ソース電極７）か
ら延出させた導体層２３を不純物層２２の上面に配置
し、不純物層２２及び導体層２３からなる電界遮断領域
２４を形成している。さらに、当該ＤＣＦＬ２８の負荷
用Ｄ−ＦＥＴ２の活性層５と、隣接するＤＣＦＬ２８の
駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上
において、ＧａＡｓ基板４の表面層にｎ形不純物を注入
して不純物層２９を形成し、負荷用Ｄ−ＦＥＴ２のドレ
イン電極８から延出させた導体層３０を不純物層２９の
上面に配置し、不純物層２９及び導体層３０からなる電
界遮断領域３１を形成している。
【００３４】このＤＣＦＬ２８にあっては、電界遮断領
域２４を設けることによって、素子内における活性層５
とソース電極１０ａ間の電界による空乏層１４の成長
（素子内のサイドゲート効果）を抑制し、電界遮断領域
３１を設けることによって、素子間における活性層５と
ソース電極１０ａ間の電界による空乏層１４の成長（素
子間のサイドゲート効果）を抑制し、集積化されたＤＣ
ＦＬ２８の論理特性をより改善できるようにしている。
域２４を設けることによって、素子内における活性層５
とソース電極１０ａ間の電界による空乏層１４の成長
（素子内のサイドゲート効果）を抑制し、電界遮断領域
３１を設けることによって、素子間における活性層５と
ソース電極１０ａ間の電界による空乏層１４の成長（素
子間のサイドゲート効果）を抑制し、集積化されたＤＣ
ＦＬ２８の論理特性をより改善できるようにしている。
【００３５】（第４の実施形態）図１６は本発明のさら
に別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）
３２のＦＥＴレイアウトを示す図である。このＤＣＦＬ
３２は、負荷用Ｄ−ＦＥＴ２の周囲近傍にトレンチ
（溝）を凹設したことを特徴としている。具体的にいう
と、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ
３ａのソース電極１０ａを結ぶ直線上において、エッチ
ングによってＧａＡｓ基板４の表面にトレンチ３３を凹
設している。さらに、当該ＤＣＦＬ２８の負荷用Ｄ−Ｆ
ＥＴ２の活性層５と、隣接するＤＣＦＬ２８の駆動用Ｅ
−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において
も、エッチングによりＧａＡｓ基板４の表面にトレンチ
３４を凹設している。
に別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）
３２のＦＥＴレイアウトを示す図である。このＤＣＦＬ
３２は、負荷用Ｄ−ＦＥＴ２の周囲近傍にトレンチ
（溝）を凹設したことを特徴としている。具体的にいう
と、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ
３ａのソース電極１０ａを結ぶ直線上において、エッチ
ングによってＧａＡｓ基板４の表面にトレンチ３３を凹
設している。さらに、当該ＤＣＦＬ２８の負荷用Ｄ−Ｆ
ＥＴ２の活性層５と、隣接するＤＣＦＬ２８の駆動用Ｅ
−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において
も、エッチングによりＧａＡｓ基板４の表面にトレンチ
３４を凹設している。
【００３６】図１６のＤＣＦＬ３２のように、負荷用Ｄ
−ＦＥＴ２の周囲近傍にトレンチ３３，３４を設ける
と、電界（電気力線）がトレンチの下方を迂回して活性
層５とソース電極１０ａとの間の電気的な距離が長くな
るので、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−Ｆ
ＥＴ３ａのソース電極１０ａの距離をそのままで、電気
的には当該距離を遠く離したのと同じ作用が得られる。
よって、活性層５とソース電極１０ａの間に生じる電界
を弱めることができ、負荷用Ｄ−ＦＥＴ２の活性層５に
おけるサイドゲート効果を抑制することができ、ＤＣＦ
Ｌ３２の論理特性の劣化を改善することができる。
−ＦＥＴ２の周囲近傍にトレンチ３３，３４を設ける
と、電界（電気力線）がトレンチの下方を迂回して活性
層５とソース電極１０ａとの間の電気的な距離が長くな
るので、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−Ｆ
ＥＴ３ａのソース電極１０ａの距離をそのままで、電気
的には当該距離を遠く離したのと同じ作用が得られる。
よって、活性層５とソース電極１０ａの間に生じる電界
を弱めることができ、負荷用Ｄ−ＦＥＴ２の活性層５に
おけるサイドゲート効果を抑制することができ、ＤＣＦ
Ｌ３２の論理特性の劣化を改善することができる。
【００３７】（第５の実施形態）図１７は本発明のさら
に別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）
３５のＦＥＴレイアウトを示す図である。このＤＣＦＬ
３５は、負荷用Ｄ−ＦＥＴ２をメサ（台地）３６上に形
成したことを特徴としている。すなわち、ＧａＡｓ基板
４の一部を周囲よりも高くしてメサ３６を形成し、この
メサ３６の上に負荷用Ｄ−ＦＥＴ２だけを形成してい
る。
に別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）
３５のＦＥＴレイアウトを示す図である。このＤＣＦＬ
３５は、負荷用Ｄ−ＦＥＴ２をメサ（台地）３６上に形
成したことを特徴としている。すなわち、ＧａＡｓ基板
４の一部を周囲よりも高くしてメサ３６を形成し、この
メサ３６の上に負荷用Ｄ−ＦＥＴ２だけを形成してい
る。
【００３８】図１７のＤＣＦＬ３５のように、負荷用Ｄ
−ＦＥＴ２をメサ３６上に設けると、活性層５とソース
電極１０ａ間を立体化することによって距離を長くでき
るので、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−Ｆ
ＥＴ３ａのソース電極１０ａの平面距離をそのままで、
その実距離を長くすることができる。よって、活性層５
とソース電極１０ａの間に生じる電界を弱めることがで
き、負荷用Ｄ−ＦＥＴ２の活性層５におけるサイドゲー
ト効果を抑制することができ、ＤＣＦＬ３５の論理特性
の劣化を改善することができる。
−ＦＥＴ２をメサ３６上に設けると、活性層５とソース
電極１０ａ間を立体化することによって距離を長くでき
るので、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−Ｆ
ＥＴ３ａのソース電極１０ａの平面距離をそのままで、
その実距離を長くすることができる。よって、活性層５
とソース電極１０ａの間に生じる電界を弱めることがで
き、負荷用Ｄ−ＦＥＴ２の活性層５におけるサイドゲー
ト効果を抑制することができ、ＤＣＦＬ３５の論理特性
の劣化を改善することができる。
【００３９】なお、上記各実施形態においては、Ｄ−Ｆ
ＥＴを定電流負荷素子として用いた論理回路の例として
ＤＣＦＬを説明したが、本発明はこのような論理回路に
適用できるに止まるものではない。例えば、定電流接続
を行なった負荷用Ｄ−ＦＥＴを用いるＢＦＬ（Buffered
FET Logic）やＳＤＦＬ（Schottky Diode FET Logic）
等においても、本発明を適用することができ、それによ
って高集積化を行った場合のサイドゲート効果を抑制
し、論理特性の劣化を改善することが可能である。
ＥＴを定電流負荷素子として用いた論理回路の例として
ＤＣＦＬを説明したが、本発明はこのような論理回路に
適用できるに止まるものではない。例えば、定電流接続
を行なった負荷用Ｄ−ＦＥＴを用いるＢＦＬ（Buffered
FET Logic）やＳＤＦＬ（Schottky Diode FET Logic）
等においても、本発明を適用することができ、それによ
って高集積化を行った場合のサイドゲート効果を抑制
し、論理特性の劣化を改善することが可能である。
【図１】インバータ型のＤＣＦＬの構成を示す回路図で
ある。
ある。
【図２】従来のインバータ型ＤＣＦＬのＦＥＴレイアウ
トを示す平面図である。
トを示す平面図である。
【図３】同上のＤＣＦＬを構成する負荷用Ｄ−ＦＥＴ及
び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
【図４】同上のＤＣＦＬのインバータ特性を示す入出力
特性図である。
特性図である。
【図５】３入力ＮＯＲゲート型のＤＣＦＬの構成を示す
回路図である。
回路図である。
【図６】従来の３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴ
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図７】同上のＤＣＦＬにおいて、Ｘ方向（図６）に沿
った様子を示す図であって、（ａ）は負荷用Ｄ−ＦＥＴ
と駆動用Ｅ−ＦＥＴの１つとの間の構造を示す断面図、
（ｂ）は電位の変化を示す図、（ｃ）は電界の分布を示
す図である。
った様子を示す図であって、（ａ）は負荷用Ｄ−ＦＥＴ
と駆動用Ｅ−ＦＥＴの１つとの間の構造を示す断面図、
（ｂ）は電位の変化を示す図、（ｃ）は電界の分布を示
す図である。
【図８】同上のＤＣＦＬを構成する負荷用Ｄ−ＦＥＴ及
び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
【図９】同上のＤＣＦＬのインバータ特性を示す入出力
特性図である。
特性図である。
【図１０】本発明の一実施形態による３入力ＮＯＲゲー
ト型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
ト型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図１１】同上のＤＣＦＬにおいて、Ｘ方向に沿った様
子を示す図であって、（ａ）は負荷用Ｄ−ＦＥＴと駆動
用Ｅ−ＦＥＴの１つとの間の構造を示す断面図、（ｂ）
は電位の変化を示す図、（ｃ）は電界の分布を示す図で
ある。
子を示す図であって、（ａ）は負荷用Ｄ−ＦＥＴと駆動
用Ｅ−ＦＥＴの１つとの間の構造を示す断面図、（ｂ）
は電位の変化を示す図、（ｃ）は電界の分布を示す図で
ある。
【図１２】同上のＤＣＦＬを構成する負荷用Ｄ−ＦＥＴ
及び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
及び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
【図１３】同上のＤＣＦＬのインバータ特性を示す入出
力特性図である。
力特性図である。
【図１４】本発明の別な実施形態による３入力ＮＯＲゲ
ート型ＤＣＦＬのＦＥＴレイアウトを示す平面図であ
る。
ート型ＤＣＦＬのＦＥＴレイアウトを示す平面図であ
る。
【図１５】本発明のさらに別な実施形態による３入力Ｎ
ＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図
である。
ＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図
である。
【図１６】本発明のさらに別な実施形態による３入力Ｎ
ＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図
である。
ＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図
である。
【図１７】本発明のさらに別な実施形態による３入力Ｎ
ＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図
である。
ＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図
である。
２ 負荷用Ｄ−ＦＥＴ ３ａ，３ｂ，３ｃ 駆動用Ｅ−ＦＥＴ ５ 負荷用Ｄ−ＦＥＴの活性層 ６ａ，６ｂ，６ｃ 駆動用Ｅ−ＦＥＴの活性層 ８ 負荷用Ｄ−ＦＥＴのドレイン電極 １０ａ，１０ｂ，１０ｃ 駆動用Ｅ−ＦＥＴのソース電
極 ２２，２９ 不純物層 ２３，３０ 導体層 ２４，３１ 電界遮断領域 ３３，３４ トレンチ ３６ メサ
極 ２２，２９ 不純物層 ２３，３０ 導体層 ２４，３１ 電界遮断領域 ３３，３４ トレンチ ３６ メサ
フロントページの続き (72)発明者 丸川 卓 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (6)
- 【請求項１】 デプレッション型電界効果トランジスタ
を定電流負荷素子として使用した論理回路であって、 前記デプレッション型電界効果トランジスタが形成され
ている基板において、当該電界効果トランジスタの周囲
近傍に、当該電界効果トランジスタに印加されている電
源電位もしくは当該電源電位に近い電位にある電界遮断
領域を配置したことを特徴とする論理回路。 - 【請求項２】 デプレッション型電界効果トランジスタ
と複数個の各エンハンスメント型電界効果トランジスタ
を縦続接続し、当該デプレッション型電界効果トランジ
スタのドレイン電極に電源電圧を印加し、前記各エンハ
ンスメント型トランジスタのソース電極を接地した、請
求項１に記載の論理回路において、 前記デプレッション型電界効果トランジスタの活性層
と、当該デプレッション型電界効果トランジスタの近傍
に位置するエンハンスメント型電界効果トランジスタの
ソース電極との中間に、前記電界遮断領域を配置したこ
とを特徴とする論理回路。 - 【請求項３】 デプレッション型電界効果トランジスタ
を定電流負荷素子として使用した論理回路であって、 前記デプレッション型電界効果トランジスタが形成され
ている基板の表面において、当該電界効果トランジスタ
の周囲近傍に溝を凹設したことを特徴とする論理回路。 - 【請求項４】 デプレッション型電界効果トランジスタ
と複数個の各エンハンスメント型電界効果トランジスタ
を縦続接続し、当該デプレッション型電界効果トランジ
スタのドレイン電極に電源電圧を印加し、前記各エンハ
ンスメント型トランジスタのソース電極を接地した、請
求項３に記載の論理回路において、 前記デプレッション型電界効果トランジスタの活性層
と、当該デプレッション型電界効果トランジスタの近傍
に位置するエンハンスメント型電界効果トランジスタの
ソース電極との中間に、前記溝を配置したことを特徴と
する論理回路。 - 【請求項５】 デプレッション型電界効果トランジスタ
を定電流負荷素子として使用した論理回路であって、 基板の表面に、周囲よりも高くなった高台部を設け、当
該高台部のうえに前記デプレッション型電界効果トラン
ジスタを形成したことを特徴とする論理回路。 - 【請求項６】 デプレッション型電界効果トランジスタ
と複数個の各エンハンスメント型電界効果トランジスタ
を縦続接続し、当該デプレッション型電界効果トランジ
スタのドレイン電極に電源電圧を印加し、前記各エンハ
ンスメント型トランジスタのソース電極を接地した、請
求項５に記載の論理回路において、 前記デプレッション型電界効果トランジスタを前記高台
部に形成したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780497A JP3744151B2 (ja) | 1997-10-03 | 1997-10-03 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780497A JP3744151B2 (ja) | 1997-10-03 | 1997-10-03 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111928A true JPH11111928A (ja) | 1999-04-23 |
| JP3744151B2 JP3744151B2 (ja) | 2006-02-08 |
Family
ID=17721974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28780497A Expired - Lifetime JP3744151B2 (ja) | 1997-10-03 | 1997-10-03 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3744151B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015526900A (ja) * | 2012-07-16 | 2015-09-10 | トランスフォーム インコーポレーテッド | 電流リミッタが組み込まれた半導体電子部品 |
-
1997
- 1997-10-03 JP JP28780497A patent/JP3744151B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015526900A (ja) * | 2012-07-16 | 2015-09-10 | トランスフォーム インコーポレーテッド | 電流リミッタが組み込まれた半導体電子部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3744151B2 (ja) | 2006-02-08 |
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