JPH1098381A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1098381A JPH1098381A JP8252564A JP25256496A JPH1098381A JP H1098381 A JPH1098381 A JP H1098381A JP 8252564 A JP8252564 A JP 8252564A JP 25256496 A JP25256496 A JP 25256496A JP H1098381 A JPH1098381 A JP H1098381A
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Abstract
(57)【要約】
【課題】周波数を一定とする同一の信号を分周する２個
のカウンタを内蔵してなる半導体集積回路に関し、これ
ら２個のカウンタの出力信号の周波数が同一とされた場
合であっても、これら２個のカウンタの出力信号が干渉
し合わないようにする。 【解決手段】リファレンスカウンタ４９のリセットのタ
イミングを知らせるリファレンス信号ＲＥＦをリファレ
ンスカウンタ５０に供給し、リファレンスカウンタ５０
がリファレンスカウンタ４９と同一のタイミングでリセ
ットしないようにし、出力信号Ｓ４９、Ｓ５０の位相が
一致しないようにする。
のカウンタを内蔵してなる半導体集積回路に関し、これ
ら２個のカウンタの出力信号の周波数が同一とされた場
合であっても、これら２個のカウンタの出力信号が干渉
し合わないようにする。 【解決手段】リファレンスカウンタ４９のリセットのタ
イミングを知らせるリファレンス信号ＲＥＦをリファレ
ンスカウンタ５０に供給し、リファレンスカウンタ５０
がリファレンスカウンタ４９と同一のタイミングでリセ
ットしないようにし、出力信号Ｓ４９、Ｓ５０の位相が
一致しないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数を一定とす
る同一の信号を分周する２個のカウンタを内蔵してなる
半導体集積回路に関する。
る同一の信号を分周する２個のカウンタを内蔵してなる
半導体集積回路に関する。
【０００２】
【従来の技術】図６は従来の半導体集積回路の一例の要
部を示すブロック回路図である。この半導体集積回路
は、携帯電話機の高周波回路として使用されるものであ
り、送信回路及び受信回路を含むものである。
部を示すブロック回路図である。この半導体集積回路
は、携帯電話機の高周波回路として使用されるものであ
り、送信回路及び受信回路を含むものである。
【０００３】図６中、１は水晶発振子が外付けされる水
晶発振器（ＯＳＣ）、２、３は水晶発振器１の出力信号
Ｓ１を分周するリファレンスカウンタ、４は送信回路の
一部をなす位相同期ループ回路、いわゆる、ＰＬＬ回
路、５は受信回路の一部をなすＰＬＬ回路である。
晶発振器（ＯＳＣ）、２、３は水晶発振器１の出力信号
Ｓ１を分周するリファレンスカウンタ、４は送信回路の
一部をなす位相同期ループ回路、いわゆる、ＰＬＬ回
路、５は受信回路の一部をなすＰＬＬ回路である。
【０００４】また、ＰＬＬ回路４において、６はリファ
レンスカウンタ２の出力信号Ｓ２が基準周波数信号とし
て供給される位相比較器（ＰＣ）、７は位相比較器６か
らの出力信号をアナログ電圧信号に変換するチャージポ
ンプ（ＣＰ）である。
レンスカウンタ２の出力信号Ｓ２が基準周波数信号とし
て供給される位相比較器（ＰＣ）、７は位相比較器６か
らの出力信号をアナログ電圧信号に変換するチャージポ
ンプ（ＣＰ）である。
【０００５】また、８はチャージポンプ７の出力信号か
ら高周波成分を除去するローパスフィルタ（ＬＰＦ）、
９はローパスフィルタ８から出力されるＤＣレベルに応
じて発振周波数を変化させる電圧制御発振器（ＶＣＯ）
であり、電圧制御発振器９の出力信号Ｓ９は、例えば、
送信側の混合回路に供給される。
ら高周波成分を除去するローパスフィルタ（ＬＰＦ）、
９はローパスフィルタ８から出力されるＤＣレベルに応
じて発振周波数を変化させる電圧制御発振器（ＶＣＯ）
であり、電圧制御発振器９の出力信号Ｓ９は、例えば、
送信側の混合回路に供給される。
【０００６】また、１０は電圧制御発振器９の出力信号
Ｓ９を分周するプリスケーラ、１１はプリスケーラ１０
の出力信号を分周するプログラマブルカウンタ、１２は
スワローカウンタである。
Ｓ９を分周するプリスケーラ、１１はプリスケーラ１０
の出力信号を分周するプログラマブルカウンタ、１２は
スワローカウンタである。
【０００７】また、ＰＬＬ回路５において、１３はリフ
ァレンスカウンタ３の出力信号Ｓ３が基準周波数信号と
して供給される位相比較器、１４は位相比較器１３から
の出力信号をアナログ電圧信号に変換するチャージポン
プである。
ァレンスカウンタ３の出力信号Ｓ３が基準周波数信号と
して供給される位相比較器、１４は位相比較器１３から
の出力信号をアナログ電圧信号に変換するチャージポン
プである。
【０００８】また、１５はチャージポンプ１４の出力信
号から高周波成分を除去するローパスフィルタ、１６は
ローパスフィルタ１５から出力されるＤＣレベルに応じ
て発振周波数を変化させる電圧制御発振器であり、電圧
制御発振器１６の出力信号Ｓ１６は、例えば、受信側の
混合回路に供給される。
号から高周波成分を除去するローパスフィルタ、１６は
ローパスフィルタ１５から出力されるＤＣレベルに応じ
て発振周波数を変化させる電圧制御発振器であり、電圧
制御発振器１６の出力信号Ｓ１６は、例えば、受信側の
混合回路に供給される。
【０００９】また、１７は電圧制御発振器Ｓ１６の出力
信号Ｓ１６を分周するプリスケーラ、１８はプリスケー
ラ１７の出力信号を分周するプログラマブルカウンタ、
１９はスワローカウンタである。
信号Ｓ１６を分周するプリスケーラ、１８はプリスケー
ラ１７の出力信号を分周するプログラマブルカウンタ、
１９はスワローカウンタである。
【００１０】図７はリファレンスカウンタ２の構成を示
す論理回路図である。図７中、２１は水晶発振器１の出
力信号Ｓ１を反転するインバータ、２２〜２８はラッチ
付きプログラマブルカウンタであり、Ｄ０１〜Ｄ０７は
分周比を設定するための分周比データ、ＳＴＢは分周比
データＤ０１〜Ｄ０７のラッチを制御するストローブ信
号である。
す論理回路図である。図７中、２１は水晶発振器１の出
力信号Ｓ１を反転するインバータ、２２〜２８はラッチ
付きプログラマブルカウンタであり、Ｄ０１〜Ｄ０７は
分周比を設定するための分周比データ、ＳＴＢは分周比
データＤ０１〜Ｄ０７のラッチを制御するストローブ信
号である。
【００１１】また、ラッチ付きプログラマブルカウンタ
２２〜２８において、Ｄはデータ入力端子、ＳＴＢはス
トローブ信号入力端子、ＣＫはクロック入力端子、ｘＣ
Ｋは反転クロック入力端子、Ｑは正相出力端子、ｘＱは
逆相出力端子、ＬＤはロード信号入力端子、ｘＬＤは反
転ロード信号出力端子である。
２２〜２８において、Ｄはデータ入力端子、ＳＴＢはス
トローブ信号入力端子、ＣＫはクロック入力端子、ｘＣ
Ｋは反転クロック入力端子、Ｑは正相出力端子、ｘＱは
逆相出力端子、ＬＤはロード信号入力端子、ｘＬＤは反
転ロード信号出力端子である。
【００１２】なお、表１にラッチ付きプログラマブルカ
ウンタ２２〜２８のラッチ部の機能表、表２にラッチ付
きプログラマブルカウンタ２２、２４〜２６のカウンタ
部の機能表、表３にラッチ付きプログラマブルカウンタ
２３、２７、２８のカウンタ部の機能表を示している。
ウンタ２２〜２８のラッチ部の機能表、表２にラッチ付
きプログラマブルカウンタ２２、２４〜２６のカウンタ
部の機能表、表３にラッチ付きプログラマブルカウンタ
２３、２７、２８のカウンタ部の機能表を示している。
【００１３】
【表１】
【００１４】
【表２】
【００１５】
【表３】
【００１６】即ち、ラッチ付きプログラマブルカウンタ
２２〜２８のラッチ部においては、ストローブ信号ＳＴ
Ｂ＝Ｈレベルの場合、分周比データＤ０１〜Ｄ０７のラ
ッチが行われ、データ入力端子ＤがＨレベルとされてい
る場合にはＨレベルをラッチし、データ入力端子ＤがＬ
レベルとされている場合にはＬレベルをラッチし、スト
ローブ信号ＳＴＢ＝Ｌレベルとされると、ラッチした分
周比データＤ０１〜Ｄ０７をホールドすることになる。
２２〜２８のラッチ部においては、ストローブ信号ＳＴ
Ｂ＝Ｈレベルの場合、分周比データＤ０１〜Ｄ０７のラ
ッチが行われ、データ入力端子ＤがＨレベルとされてい
る場合にはＨレベルをラッチし、データ入力端子ＤがＬ
レベルとされている場合にはＬレベルをラッチし、スト
ローブ信号ＳＴＢ＝Ｌレベルとされると、ラッチした分
周比データＤ０１〜Ｄ０７をホールドすることになる。
【００１７】また、ラッチ付きプログラマブルカウンタ
２２〜２８のカウンタ部においては、ロード信号ＬＤ＝
Ｌレベル（反転ロード信号ｘＬＤ＝Ｈレベル）とされる
と、クロックＣＫには関係なく、ラッチ部がホールドし
ているデータがロードされ、リセットされる。
２２〜２８のカウンタ部においては、ロード信号ＬＤ＝
Ｌレベル（反転ロード信号ｘＬＤ＝Ｈレベル）とされる
と、クロックＣＫには関係なく、ラッチ部がホールドし
ているデータがロードされ、リセットされる。
【００１８】そして、ロード信号ＬＤ＝Ｈレベル（反転
ロード信号ｘＬＤ＝Ｌレベル）とされると、ラッチ付き
プログラマブルカウンタ２２〜２８は、Ｔフリップフロ
ップ回路として機能し、クロックＣＫをカウントする動
作を開始することになる。
ロード信号ｘＬＤ＝Ｌレベル）とされると、ラッチ付き
プログラマブルカウンタ２２〜２８は、Ｔフリップフロ
ップ回路として機能し、クロックＣＫをカウントする動
作を開始することになる。
【００１９】また、２９はラッチ付きプログラマブルカ
ウンタ２２、２５〜２８の逆相出力端子ｘＱに出力され
る信号と、ラッチ付きプログラマブルカウンタ２３の正
相出力端子Ｑに出力される信号を反転した信号と、ラッ
チ付きプログラマブルカウンタ２４の正相出力端子Ｑに
出力される信号とをＮＡＮＤ処理するＮＡＮＤ回路であ
る。
ウンタ２２、２５〜２８の逆相出力端子ｘＱに出力され
る信号と、ラッチ付きプログラマブルカウンタ２３の正
相出力端子Ｑに出力される信号を反転した信号と、ラッ
チ付きプログラマブルカウンタ２４の正相出力端子Ｑに
出力される信号とをＮＡＮＤ処理するＮＡＮＤ回路であ
る。
【００２０】また、３０〜３２はＮＡＮＤ回路２９の出
力をシフトするシフトレジスタを構成するＤフリップフ
ロップ回路、３３はＤフリップフロップ回路３２の正相
出力端子Ｑに出力される信号を反転してリファレンスカ
ウンタ２の出力信号Ｓ２を出力するインバータである。
力をシフトするシフトレジスタを構成するＤフリップフ
ロップ回路、３３はＤフリップフロップ回路３２の正相
出力端子Ｑに出力される信号を反転してリファレンスカ
ウンタ２の出力信号Ｓ２を出力するインバータである。
【００２１】この例では、Ｄフリップフロップ回路３２
の正相出力端子Ｑに出力される信号は、ロード信号ＬＤ
として、ラッチ付きプログラマブルカウンタ２２のロー
ド信号入力端子ＬＤに供給されるが、ラッチ付きプログ
ラマブルカウンタ２２〜２８は、ラッチ付きプログラマ
ブルカウンタ２２→ラッチ付きプログラマブルカウンタ
２３→ラッチ付きプログラマブルカウンタ２４〜２６→
ラッチ付きプログラマブルカウンタ２７、２８の順にロ
ード状態とされ、リセットされる。
の正相出力端子Ｑに出力される信号は、ロード信号ＬＤ
として、ラッチ付きプログラマブルカウンタ２２のロー
ド信号入力端子ＬＤに供給されるが、ラッチ付きプログ
ラマブルカウンタ２２〜２８は、ラッチ付きプログラマ
ブルカウンタ２２→ラッチ付きプログラマブルカウンタ
２３→ラッチ付きプログラマブルカウンタ２４〜２６→
ラッチ付きプログラマブルカウンタ２７、２８の順にロ
ード状態とされ、リセットされる。
【００２２】図８はリファレンスカウンタ３の構成を示
す論理回路図である。図８中、３５は水晶発振器１の出
力信号Ｓ１を反転するインバータ、３６〜４２はラッチ
付きプログラマブルカウンタ２２〜２８と同様に構成さ
れたラッチ付きプログラマブルカウンタであり、Ｄ０１
〜Ｄ０７は分周比を設定するための分周比データ、ＳＴ
Ｂは分周比データＤ０１〜Ｄ０７のラッチを制御するス
トローブ信号である。
す論理回路図である。図８中、３５は水晶発振器１の出
力信号Ｓ１を反転するインバータ、３６〜４２はラッチ
付きプログラマブルカウンタ２２〜２８と同様に構成さ
れたラッチ付きプログラマブルカウンタであり、Ｄ０１
〜Ｄ０７は分周比を設定するための分周比データ、ＳＴ
Ｂは分周比データＤ０１〜Ｄ０７のラッチを制御するス
トローブ信号である。
【００２３】また、４３はラッチ付きプログラマブルカ
ウンタ３６、３９〜４２の逆相出力端子ｘＱに出力され
る信号と、ラッチ付きプログラマブルカウンタ３７の正
相出力端子Ｑに出力される信号を反転した信号と、ラッ
チ付きプログラマブルカウンタ３８の正相出力端子Ｑに
出力される信号とをＮＡＮＤ処理するＮＡＮＤ回路であ
る。
ウンタ３６、３９〜４２の逆相出力端子ｘＱに出力され
る信号と、ラッチ付きプログラマブルカウンタ３７の正
相出力端子Ｑに出力される信号を反転した信号と、ラッ
チ付きプログラマブルカウンタ３８の正相出力端子Ｑに
出力される信号とをＮＡＮＤ処理するＮＡＮＤ回路であ
る。
【００２４】また、４４〜４６はＮＡＮＤ回路４３の出
力をシフトするシフトレジスタを構成するＤフリップフ
ロップ回路、４７はＤフリップフロップ回路４６の正相
出力端子Ｑに出力される信号を反転してリファレンスカ
ウンタ３の出力信号Ｓ３を出力するインバータである。
力をシフトするシフトレジスタを構成するＤフリップフ
ロップ回路、４７はＤフリップフロップ回路４６の正相
出力端子Ｑに出力される信号を反転してリファレンスカ
ウンタ３の出力信号Ｓ３を出力するインバータである。
【００２５】この例では、Ｄフリップフロップ回路４６
の正相出力端子Ｑに出力される信号は、ロード信号ＬＤ
として、ラッチ付きプログラマブルカウンタ３６のロー
ド信号入力端子ＬＤに供給されるが、ラッチ付きプログ
ラマブルカウンタ３６〜４２は、ラッチ付きプログラマ
ブルカウンタ３６→ラッチ付きプログラマブルカウンタ
３７→ラッチ付きプログラマブルカウンタ３８〜４０→
ラッチ付きプログラマブルカウンタ４１、４２の順にロ
ード状態とされ、リセットされる。
の正相出力端子Ｑに出力される信号は、ロード信号ＬＤ
として、ラッチ付きプログラマブルカウンタ３６のロー
ド信号入力端子ＬＤに供給されるが、ラッチ付きプログ
ラマブルカウンタ３６〜４２は、ラッチ付きプログラマ
ブルカウンタ３６→ラッチ付きプログラマブルカウンタ
３７→ラッチ付きプログラマブルカウンタ３８〜４０→
ラッチ付きプログラマブルカウンタ４１、４２の順にロ
ード状態とされ、リセットされる。
【００２６】
【発明が解決しようとする課題】図６に示す従来の半導
体集積回路においては、リファレンスカウンタ２、３の
分周比が同一とされ、リファレンスカウンタ２、３の出
力信号Ｓ２、Ｓ３の周波数が同一とされた場合におい
て、これら出力信号Ｓ２、Ｓ３の位相が一致する場合に
は、これら出力信号Ｓ２、Ｓ３が干渉し合い、電圧制御
発振器９、１６の出力信号Ｓ９、Ｓ１６のＳ／Ｎ比を悪
化させてしまうという問題点があった。
体集積回路においては、リファレンスカウンタ２、３の
分周比が同一とされ、リファレンスカウンタ２、３の出
力信号Ｓ２、Ｓ３の周波数が同一とされた場合におい
て、これら出力信号Ｓ２、Ｓ３の位相が一致する場合に
は、これら出力信号Ｓ２、Ｓ３が干渉し合い、電圧制御
発振器９、１６の出力信号Ｓ９、Ｓ１６のＳ／Ｎ比を悪
化させてしまうという問題点があった。
【００２７】本発明は、かかる点に鑑み、周波数を一定
とする同一の信号を分周する２個のカウンタを内蔵して
なる半導体集積回路において、これら２個のカウンタの
出力信号の周波数が同一とされた場合であっても、これ
ら２個のカウンタの出力信号が干渉し合わないようにす
ることができるようにした半導体集積回路を提供するこ
とを目的とする。
とする同一の信号を分周する２個のカウンタを内蔵して
なる半導体集積回路において、これら２個のカウンタの
出力信号の周波数が同一とされた場合であっても、これ
ら２個のカウンタの出力信号が干渉し合わないようにす
ることができるようにした半導体集積回路を提供するこ
とを目的とする。
【００２８】
【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路）は、周波数を一定と
する同一の信号を分周する第１、第２のカウンタを内蔵
してなる半導体集積回路において、第１、第２のカウン
タの出力信号の位相が一致しないように制御する位相制
御手段を備えるというものである。
（請求項１記載の半導体集積回路）は、周波数を一定と
する同一の信号を分周する第１、第２のカウンタを内蔵
してなる半導体集積回路において、第１、第２のカウン
タの出力信号の位相が一致しないように制御する位相制
御手段を備えるというものである。
【００２９】この第１の発明によれば、第１、第２のカ
ウンタの出力信号の位相が一致しないように制御する位
相制御手段を備えるとしているので、第１、第２のカウ
ンタの分周比が同一とされ、第１、第２のカウンタの出
力信号の周波数が同一とされる場合であっても、第１、
第２のカウンタの出力信号の位相が一致しないようにす
ることができる。
ウンタの出力信号の位相が一致しないように制御する位
相制御手段を備えるとしているので、第１、第２のカウ
ンタの分周比が同一とされ、第１、第２のカウンタの出
力信号の周波数が同一とされる場合であっても、第１、
第２のカウンタの出力信号の位相が一致しないようにす
ることができる。
【００３０】本発明中、第２の発明（請求項２記載の半
導体集積回路）は、第１の発明において、位相制御手段
は、第１のカウンタのリセットのタイミングを知らせる
リファレンス信号を第２のカウンタに供給するリファレ
ンス信号供給手段と、リファレンス信号に基づいて、第
２のカウンタが第１のカウンタと同一のタイミングでリ
セットしないように制御するリセット制御手段とを備え
て構成されるというものである。
導体集積回路）は、第１の発明において、位相制御手段
は、第１のカウンタのリセットのタイミングを知らせる
リファレンス信号を第２のカウンタに供給するリファレ
ンス信号供給手段と、リファレンス信号に基づいて、第
２のカウンタが第１のカウンタと同一のタイミングでリ
セットしないように制御するリセット制御手段とを備え
て構成されるというものである。
【００３１】本発明中、第３の発明（請求項３記載の半
導体集積回路）は、第１又は第２の発明において、第
１、第２のＰＬＬ回路を備え、第１のＰＬＬ回路の位相
比較器には第１のカウンタの出力信号が基準周波数信号
として供給され、第２のＰＬＬ回路の位相比較器には第
２のカウンタの出力信号が基準周波数信号として供給さ
れるように構成されているというものである。
導体集積回路）は、第１又は第２の発明において、第
１、第２のＰＬＬ回路を備え、第１のＰＬＬ回路の位相
比較器には第１のカウンタの出力信号が基準周波数信号
として供給され、第２のＰＬＬ回路の位相比較器には第
２のカウンタの出力信号が基準周波数信号として供給さ
れるように構成されているというものである。
【００３２】本発明中、第４の発明（請求項４記載の半
導体集積回路）は、第３の発明において、送信回路及び
受信回路を備え、第１、第２のＰＬＬ回路のいずれか一
方を送信回路に使用し、他方を受信回路に使用するよう
に構成されているというものである。
導体集積回路）は、第３の発明において、送信回路及び
受信回路を備え、第１、第２のＰＬＬ回路のいずれか一
方を送信回路に使用し、他方を受信回路に使用するよう
に構成されているというものである。
【００３３】
【発明の実施の形態】以下、図１〜図５を参照して、本
発明の実施の一形態について説明する。なお、図１〜図
３において、図６〜図８に対応する部分には同一符号を
付し、その重複説明は省略する。
発明の実施の一形態について説明する。なお、図１〜図
３において、図６〜図８に対応する部分には同一符号を
付し、その重複説明は省略する。
【００３４】図１は本発明の実施の一形態の要部を示す
ブロック回路図である。本発明の実施の一形態は、図６
に示す従来の半導体集積回路が設けるリファレンスカウ
ンタ２、３の代わりに、これらリファレンスカウンタ
２、３とは回路構成の異なるリファレンスカウンタ４
９、５０を設け、その他については、図６に示す従来の
半導体集積回路と同様に構成したものである。
ブロック回路図である。本発明の実施の一形態は、図６
に示す従来の半導体集積回路が設けるリファレンスカウ
ンタ２、３の代わりに、これらリファレンスカウンタ
２、３とは回路構成の異なるリファレンスカウンタ４
９、５０を設け、その他については、図６に示す従来の
半導体集積回路と同様に構成したものである。
【００３５】図２は、リファレンスカウンタ４９の構成
を示す論理回路図である。リファレンスカウンタ４９
は、Ｄフリップフロップ回路３０〜３２の正相出力端子
Ｑから出力される信号をＡＮＤ処理して、リファレンス
カウンタ４９のリセットのタイミングをリファレンスカ
ウンタ５０に知らせるリファレンス信号ＲＥＦを出力す
るリファレンス信号供給手段をなす３入力のＡＮＤ回路
５１を設け、その他については、図６（図７）に示すリ
ファレンスカウンタ２と同様に構成したものである。
を示す論理回路図である。リファレンスカウンタ４９
は、Ｄフリップフロップ回路３０〜３２の正相出力端子
Ｑから出力される信号をＡＮＤ処理して、リファレンス
カウンタ４９のリセットのタイミングをリファレンスカ
ウンタ５０に知らせるリファレンス信号ＲＥＦを出力す
るリファレンス信号供給手段をなす３入力のＡＮＤ回路
５１を設け、その他については、図６（図７）に示すリ
ファレンスカウンタ２と同様に構成したものである。
【００３６】ここに、ＡＮＤ回路５１は、第１の入力端
子をＤフリップフロップ回路３０の正相出力端子Ｑに接
続され、第２の入力端子をＤフリップフロップ回路３１
の正相出力端子Ｑに接続され、第３の入力端子をＤフリ
ップフロップ回路３２の正相出力端子Ｑに接続されてい
る。
子をＤフリップフロップ回路３０の正相出力端子Ｑに接
続され、第２の入力端子をＤフリップフロップ回路３１
の正相出力端子Ｑに接続され、第３の入力端子をＤフリ
ップフロップ回路３２の正相出力端子Ｑに接続されてい
る。
【００３７】図３は、リファレンスカウンタ５０の構成
を示す論理回路図である。リファレンスカウンタ５０
は、インバータ５２と２入力のＯＲ回路５３からなるリ
セット制御手段を設け、その他については、図６（図
８）に示すリファレンスカウンタ３と同様に構成したも
のである。
を示す論理回路図である。リファレンスカウンタ５０
は、インバータ５２と２入力のＯＲ回路５３からなるリ
セット制御手段を設け、その他については、図６（図
８）に示すリファレンスカウンタ３と同様に構成したも
のである。
【００３８】ここに、インバータ５２は、リファレンス
カウンタ４９から供給されるリファレンス信号ＲＥＦを
反転するものであり、ＯＲ回路５３は、第１の入力端子
をインバータ５２の出力端子に接続され、第２の入力端
子をＤフリップフロップ４５の正相出力端子Ｑに接続さ
れ、出力端子をＤフリップフロップ４６のデータ入力端
子Ｄに接続されている。
カウンタ４９から供給されるリファレンス信号ＲＥＦを
反転するものであり、ＯＲ回路５３は、第１の入力端子
をインバータ５２の出力端子に接続され、第２の入力端
子をＤフリップフロップ４５の正相出力端子Ｑに接続さ
れ、出力端子をＤフリップフロップ４６のデータ入力端
子Ｄに接続されている。
【００３９】図４はリファレンスカウンタ４９の分周比
を１／１６とした場合のリファレンスカウンタ４９の動
作を示すタイミングチャート、図５はリファレンスカウ
ンタ５０の分周比を１／１６とした場合のリファレンス
カウンタ５０の動作を示すタイミングチャートであり、
電源投入後、時刻Ｔ１で、リファレンスカウンタ４９の
出力信号Ｓ４９とリファレンスカウンタ５０の出力信号
Ｓ５０の位相とが一致した場合を例にして示している。
を１／１６とした場合のリファレンスカウンタ４９の動
作を示すタイミングチャート、図５はリファレンスカウ
ンタ５０の分周比を１／１６とした場合のリファレンス
カウンタ５０の動作を示すタイミングチャートであり、
電源投入後、時刻Ｔ１で、リファレンスカウンタ４９の
出力信号Ｓ４９とリファレンスカウンタ５０の出力信号
Ｓ５０の位相とが一致した場合を例にして示している。
【００４０】即ち、本発明の実施の一形態においては、
図４（Ａ）、図５（Ａ）に示すような水晶発振器１の出
力信号Ｓ１がリファレンスカウンタ４９、５０に供給さ
れると、リファレンスカウンタ４９においては、ラッチ
付きプログラマブルカウンタ２２（ＣＮＴ２２）の逆相
出力端子ｘＱのレベル、ラッチ付きプログラマブルカウ
ンタ２３（ＣＮＴ２３）の正相出力端子Ｑのレベル、ラ
ッチ付きプログラマブルカウンタ２４（ＣＮＴ２４）の
正相出力端子Ｑのレベルは、それぞれ、図４（Ｂ）、図
４（Ｃ）、図４（Ｄ）に示すようになる。
図４（Ａ）、図５（Ａ）に示すような水晶発振器１の出
力信号Ｓ１がリファレンスカウンタ４９、５０に供給さ
れると、リファレンスカウンタ４９においては、ラッチ
付きプログラマブルカウンタ２２（ＣＮＴ２２）の逆相
出力端子ｘＱのレベル、ラッチ付きプログラマブルカウ
ンタ２３（ＣＮＴ２３）の正相出力端子Ｑのレベル、ラ
ッチ付きプログラマブルカウンタ２４（ＣＮＴ２４）の
正相出力端子Ｑのレベルは、それぞれ、図４（Ｂ）、図
４（Ｃ）、図４（Ｄ）に示すようになる。
【００４１】また、ラッチ付きプログラマブルカウンタ
２５（ＣＮＴ２５）の逆相出力端子ｘＱのレベル、ラッ
チ付きプログラマブルカウンタ２６（ＣＮＴ２６）の逆
相出力端子ｘＱのレベル、ラッチ付きプログラマブルカ
ウンタ２７（ＣＮＴ２７）の逆相出力端子ｘＱのレベ
ル、ラッチ付きプログラマブルカウンタ２８（ＣＮＴ２
８）の逆相出力端子ｘＱのレベルは、それぞれ、図４
（Ｅ）、図４（Ｆ）、図４（Ｇ）、図４（Ｈ）に示すよ
うになる。
２５（ＣＮＴ２５）の逆相出力端子ｘＱのレベル、ラッ
チ付きプログラマブルカウンタ２６（ＣＮＴ２６）の逆
相出力端子ｘＱのレベル、ラッチ付きプログラマブルカ
ウンタ２７（ＣＮＴ２７）の逆相出力端子ｘＱのレベ
ル、ラッチ付きプログラマブルカウンタ２８（ＣＮＴ２
８）の逆相出力端子ｘＱのレベルは、それぞれ、図４
（Ｅ）、図４（Ｆ）、図４（Ｇ）、図４（Ｈ）に示すよ
うになる。
【００４２】この結果、ＮＡＮＤ回路２９の出力は、図
４（Ｉ）に示すように変化し、Ｄフリップフロップ回路
３０（ＤＦＦ３０）の正相出力端子Ｑ、Ｄフリップフロ
ップ回路３１（ＤＦＦ３１）の正相出力端子Ｑ、Ｄフリ
ップフロップ回路３２（ＤＦＦ３２）の正相出力端子Ｑ
のレベル、リファレンス信号ＲＥＦのレベル、リファレ
ンスカウンタ４９の出力信号Ｓ４９は、それぞれ、図４
（Ｊ）、図４（Ｋ）、図４（Ｌ）、図４（Ｍ）、図４
（Ｎ）に示すようになる。
４（Ｉ）に示すように変化し、Ｄフリップフロップ回路
３０（ＤＦＦ３０）の正相出力端子Ｑ、Ｄフリップフロ
ップ回路３１（ＤＦＦ３１）の正相出力端子Ｑ、Ｄフリ
ップフロップ回路３２（ＤＦＦ３２）の正相出力端子Ｑ
のレベル、リファレンス信号ＲＥＦのレベル、リファレ
ンスカウンタ４９の出力信号Ｓ４９は、それぞれ、図４
（Ｊ）、図４（Ｋ）、図４（Ｌ）、図４（Ｍ）、図４
（Ｎ）に示すようになる。
【００４３】他方、リファレンスカウンタ５０において
は、ラッチ付きプログラマブルカウンタ３６（ＣＮＴ３
６）の逆相出力端子ｘＱのレベル、ラッチ付きプログラ
マブルカウンタ３７（ＣＮＴ３７）の正相出力端子Ｑの
レベル、ラッチ付きプログラマブルカウンタ３８（ＣＮ
Ｔ３８）の正相出力端子Ｑのレベルは、それぞれ、図５
（Ｂ）、図５（Ｃ）、図５（Ｄ）に示すようになる。
は、ラッチ付きプログラマブルカウンタ３６（ＣＮＴ３
６）の逆相出力端子ｘＱのレベル、ラッチ付きプログラ
マブルカウンタ３７（ＣＮＴ３７）の正相出力端子Ｑの
レベル、ラッチ付きプログラマブルカウンタ３８（ＣＮ
Ｔ３８）の正相出力端子Ｑのレベルは、それぞれ、図５
（Ｂ）、図５（Ｃ）、図５（Ｄ）に示すようになる。
【００４４】また、ラッチ付きプログラマブルカウンタ
３９（ＣＮＴ３９）の逆相出力端子ｘＱのレベルは、ラ
ッチ付きプログラマブルカウンタ４０（ＣＮＴ４０）の
逆相出力端子ｘＱのレベル、ラッチ付きプログラマブル
カウンタ４１（ＣＮＴ４１）の逆相出力端子ｘＱのレベ
ル、ラッチ付きプログラマブルカウンタ４２（ＣＮＴ４
２）の逆相出力端子ｘＱのレベルは、それぞれ、図５
（Ｅ）、図５（Ｆ）、図５（Ｇ）、図５（Ｈ）に示すよ
うになる。
３９（ＣＮＴ３９）の逆相出力端子ｘＱのレベルは、ラ
ッチ付きプログラマブルカウンタ４０（ＣＮＴ４０）の
逆相出力端子ｘＱのレベル、ラッチ付きプログラマブル
カウンタ４１（ＣＮＴ４１）の逆相出力端子ｘＱのレベ
ル、ラッチ付きプログラマブルカウンタ４２（ＣＮＴ４
２）の逆相出力端子ｘＱのレベルは、それぞれ、図５
（Ｅ）、図５（Ｆ）、図５（Ｇ）、図５（Ｈ）に示すよ
うになる。
【００４５】この結果、ＮＡＮＤ回路４３の出力は、図
５（Ｉ）に示すように変化し、Ｄフリップフロップ回路
４４（ＤＦＦ４４）の正相出力端子Ｑのレベル、Ｄフリ
ップフロップ回路４５（ＤＦＦ４５）の正相出力端子Ｑ
のレベルは、それぞれ、図５（Ｊ）、図５（Ｋ）に示す
ように変化する。
５（Ｉ）に示すように変化し、Ｄフリップフロップ回路
４４（ＤＦＦ４４）の正相出力端子Ｑのレベル、Ｄフリ
ップフロップ回路４５（ＤＦＦ４５）の正相出力端子Ｑ
のレベルは、それぞれ、図５（Ｊ）、図５（Ｋ）に示す
ように変化する。
【００４６】しかし、水晶発振器１の出力信号Ｓ１の時
刻Ｔ１から始まるサイクルをＣ０とし、サイクルＣ０に
続くサイクルを順にサイクルＣ１、サイクルＣ２・・・
とした場合、サイクルＣ１２〜Ｃ１４の間、リファレン
ス信号ＲＥＦは、図５（Ｌ）に示すようにＬレベルとさ
れるので、サイクルＣ１４の間、Ｄフリップフロップ回
路４５の正相出力端子Ｑのレベル＝Ｌレベルとなるにも
関わらず、ＯＲ回路５３の出力は、サイクルＣ１３で
は、図５（Ｍ）に示すようにＨレベルを維持する。
刻Ｔ１から始まるサイクルをＣ０とし、サイクルＣ０に
続くサイクルを順にサイクルＣ１、サイクルＣ２・・・
とした場合、サイクルＣ１２〜Ｃ１４の間、リファレン
ス信号ＲＥＦは、図５（Ｌ）に示すようにＬレベルとさ
れるので、サイクルＣ１４の間、Ｄフリップフロップ回
路４５の正相出力端子Ｑのレベル＝Ｌレベルとなるにも
関わらず、ＯＲ回路５３の出力は、サイクルＣ１３で
は、図５（Ｍ）に示すようにＨレベルを維持する。
【００４７】この結果、Ｄフリップフロップ回路４６
（ＤＦＦ４６）の正相出力端子Ｑの出力は、サイクルＣ
１４では、図５（Ｎ）に示すようにＨレベルを維持し、
リファレンスカウンタ５０の出力信号Ｓ５０は、サイク
ルＣ１４では、図５（Ｏ）に示すようにＨレベルを維持
することになる。
（ＤＦＦ４６）の正相出力端子Ｑの出力は、サイクルＣ
１４では、図５（Ｎ）に示すようにＨレベルを維持し、
リファレンスカウンタ５０の出力信号Ｓ５０は、サイク
ルＣ１４では、図５（Ｏ）に示すようにＨレベルを維持
することになる。
【００４８】ここに、リファレンス信号ＲＥＦ＝Ｈレベ
ル、Ｄフリップフロップ回路４６の正相出力端子Ｑのレ
ベル＝Ｌレベル、リファレンスカウンタ５０の出力信号
Ｓ５０がＨレベルとなるのは、サイクルＣ１３５の時で
あり、このようにして、リファレンスカウンタ４９の出
力信号Ｓ４９の位相とリファレンスカウンタ５０の出力
信号Ｓ５０の位相とが一致しないようにされると、以
降、リファレンスカウンタ５０は、この位相状態で、１
６分周動作を行うことになる。
ル、Ｄフリップフロップ回路４６の正相出力端子Ｑのレ
ベル＝Ｌレベル、リファレンスカウンタ５０の出力信号
Ｓ５０がＨレベルとなるのは、サイクルＣ１３５の時で
あり、このようにして、リファレンスカウンタ４９の出
力信号Ｓ４９の位相とリファレンスカウンタ５０の出力
信号Ｓ５０の位相とが一致しないようにされると、以
降、リファレンスカウンタ５０は、この位相状態で、１
６分周動作を行うことになる。
【００４９】このように、本発明の実施の一形態によれ
ば、リファレンスカウンタ４９のリセットのタイミング
をリファレンスカウンタ５０に知らせるリファレンス信
号ＲＥＦを生成するＡＮＤ回路５１を設けると共に、リ
ファレンスカウンタ５０内にインバータ５２及びＯＲ回
路５３からなるリセット制御手段を設けるようにしたこ
とにより、リファレンスカウンタ４９、５０の出力信号
Ｓ４９、Ｓ５０の分周比を同一とし、リファレンスカウ
ンタ４９、５０の出力信号Ｓ４９、Ｓ５０の周波数を同
一とした場合においても、これら出力信号Ｓ４９、Ｓ５
０の位相が一致しないようにすることができるので、こ
れら出力信号Ｓ４９、Ｓ５０が干渉し合うのを回避し、
電圧制御発振器９、１６の出力信号Ｓ９、Ｓ１６のＳ／
Ｎ比を向上させることができる。
ば、リファレンスカウンタ４９のリセットのタイミング
をリファレンスカウンタ５０に知らせるリファレンス信
号ＲＥＦを生成するＡＮＤ回路５１を設けると共に、リ
ファレンスカウンタ５０内にインバータ５２及びＯＲ回
路５３からなるリセット制御手段を設けるようにしたこ
とにより、リファレンスカウンタ４９、５０の出力信号
Ｓ４９、Ｓ５０の分周比を同一とし、リファレンスカウ
ンタ４９、５０の出力信号Ｓ４９、Ｓ５０の周波数を同
一とした場合においても、これら出力信号Ｓ４９、Ｓ５
０の位相が一致しないようにすることができるので、こ
れら出力信号Ｓ４９、Ｓ５０が干渉し合うのを回避し、
電圧制御発振器９、１６の出力信号Ｓ９、Ｓ１６のＳ／
Ｎ比を向上させることができる。
【００５０】なお、マージンを見込む必要がない場合に
は、Ｄフリップフロップ回路３１の正相出力端子Ｑに出
力される信号をリファレンス信号ＲＥＦとしてリファレ
ンスカウンタ５０のインバータ５２に供給するように構
成すれば良い。
は、Ｄフリップフロップ回路３１の正相出力端子Ｑに出
力される信号をリファレンス信号ＲＥＦとしてリファレ
ンスカウンタ５０のインバータ５２に供給するように構
成すれば良い。
【００５１】
【発明の効果】以上のように、第１の発明（請求項１記
載の半導体集積回路）によれば、第１、第２のカウンタ
の出力信号の位相が一致しないように制御する位相制御
手段を備えるとしたことにより、第１、第２のカウンタ
の分周比が同一とされ、第１、第２のカウンタの出力信
号の周波数が同一とされる場合であっても、第１、第２
のカウンタの出力信号の位相が一致しないようにするこ
とができるので、第１、第２のカウンタの出力信号が干
渉し合わないようにすることができる。
載の半導体集積回路）によれば、第１、第２のカウンタ
の出力信号の位相が一致しないように制御する位相制御
手段を備えるとしたことにより、第１、第２のカウンタ
の分周比が同一とされ、第１、第２のカウンタの出力信
号の周波数が同一とされる場合であっても、第１、第２
のカウンタの出力信号の位相が一致しないようにするこ
とができるので、第１、第２のカウンタの出力信号が干
渉し合わないようにすることができる。
【００５２】また、第２の発明（請求項２記載の半導体
集積回路）によれば、第１の発明と同様の効果を得るこ
とができると共に、位相制御手段を簡単な構成とするこ
とができる。
集積回路）によれば、第１の発明と同様の効果を得るこ
とができると共に、位相制御手段を簡単な構成とするこ
とができる。
【００５３】また、第３の発明（請求項３記載の半導体
集積回路）によれば、第１の発明と同様に、第１、第２
のカウンタの出力信号が干渉し合わないようにすること
ができるので、第１、第２のＰＬＬ回路を構成する電圧
制御発振器の出力信号のＳ／Ｎ比の向上を図ることがで
き、また、第２の発明を利用する場合には、位相制御手
段を簡単な構成とすることができる。
集積回路）によれば、第１の発明と同様に、第１、第２
のカウンタの出力信号が干渉し合わないようにすること
ができるので、第１、第２のＰＬＬ回路を構成する電圧
制御発振器の出力信号のＳ／Ｎ比の向上を図ることがで
き、また、第２の発明を利用する場合には、位相制御手
段を簡単な構成とすることができる。
【００５４】また、第４の発明（請求項４記載の半導体
集積回路）によれば、第３の発明と同様に、第１、第２
のＰＬＬ回路を構成する電圧制御発振器の出力信号のＳ
／Ｎ比の向上を図ることができるので、送信回路及び受
信回路のＳ／Ｎ比の向上を図ることができ、また、第２
の発明を利用する場合には、位相制御手段を簡単な構成
とすることができる。
集積回路）によれば、第３の発明と同様に、第１、第２
のＰＬＬ回路を構成する電圧制御発振器の出力信号のＳ
／Ｎ比の向上を図ることができるので、送信回路及び受
信回路のＳ／Ｎ比の向上を図ることができ、また、第２
の発明を利用する場合には、位相制御手段を簡単な構成
とすることができる。
【図１】本発明の実施の一形態の要部を示すブロック回
路図である。
路図である。
【図２】本発明の実施の一形態が内蔵する送信側のＰＬ
Ｌ回路が備えるリファレンスカウンタの構成を示す論理
回路図である。
Ｌ回路が備えるリファレンスカウンタの構成を示す論理
回路図である。
【図３】本発明の実施の一形態が内蔵する受信側のＰＬ
Ｌ回路が備えるリファレンスカウンタの構成を示す論理
回路図である。
Ｌ回路が備えるリファレンスカウンタの構成を示す論理
回路図である。
【図４】本発明の実施の一形態が内蔵する送信側のＰＬ
Ｌ回路が備えるリファレンスカウンタの動作を示すタイ
ミングチャートである。
Ｌ回路が備えるリファレンスカウンタの動作を示すタイ
ミングチャートである。
【図５】本発明の実施の一形態が内蔵する受信側のＰＬ
Ｌ回路が備えるリファレンスカウンタの動作を示すタイ
ミングチャートである。
Ｌ回路が備えるリファレンスカウンタの動作を示すタイ
ミングチャートである。
【図６】従来の半導体集積回路の一例の要部を示すブロ
ック回路図である。
ック回路図である。
【図７】図６に示す従来の半導体集積回路が内蔵する送
信側のＰＬＬ回路が備えるリファレンスカウンタの構成
を示す論理回路図である。
信側のＰＬＬ回路が備えるリファレンスカウンタの構成
を示す論理回路図である。
【図８】図６に示す従来の半導体集積回路が内蔵する受
信側のＰＬＬ回路が備えるリファレンスカウンタの構成
を示す論理回路図である。
信側のＰＬＬ回路が備えるリファレンスカウンタの構成
を示す論理回路図である。
１ 水晶発振器 ６、１３ 位相比較器 ７、１４ チャージポンプ ８、１５ ローパスフィルタ ９、１６ 電圧制御発振器 ＲＥＦ リファレンス信号
Claims (4)
- 【請求項１】周波数を一定とする同一の信号を分周する
第１、第２のカウンタを内蔵してなる半導体集積回路に
おいて、 前記第１、第２のカウンタの出力信号の位相が一致しな
いように制御する位相制御手段を備えていることを特徴
とする半導体集積回路。 - 【請求項２】前記位相制御手段は、前記第１のカウンタ
のリセットのタイミングを知らせるリファレンス信号を
前記第２のカウンタに供給するリファレンス信号供給手
段と、前記リファレンス信号に基づいて、前記第２のカ
ウンタが前記第１のカウンタと同一のタイミングでリセ
ットしないように制御するリセット制御手段とを備えて
構成されていることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】第１、第２のＰＬＬ回路を備え、前記第１
のＰＬＬ回路の位相比較器には前記第１のカウンタの出
力信号が基準周波数信号として供給され、前記第２のＰ
ＬＬ回路の位相比較器には前記第２のカウンタの出力信
号が基準周波数信号として供給されるように構成されて
いることを特徴とする請求項１又は２記載の半導体集積
回路。 - 【請求項４】送信回路及び受信回路を備え、前記第１、
第２のＰＬＬ回路のいずれか一方を前記送信回路に使用
し、他方を前記受信回路に使用していることを特徴とす
る請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252564A JPH1098381A (ja) | 1996-09-25 | 1996-09-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252564A JPH1098381A (ja) | 1996-09-25 | 1996-09-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098381A true JPH1098381A (ja) | 1998-04-14 |
Family
ID=17239137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8252564A Withdrawn JPH1098381A (ja) | 1996-09-25 | 1996-09-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014049808A (ja) * | 2012-08-29 | 2014-03-17 | Mitsubishi Electric Corp | 周波数シンセサイザ |
-
1996
- 1996-09-25 JP JP8252564A patent/JPH1098381A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014049808A (ja) * | 2012-08-29 | 2014-03-17 | Mitsubishi Electric Corp | 周波数シンセサイザ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |