JPH1092822A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1092822A JPH1092822A JP24077296A JP24077296A JPH1092822A JP H1092822 A JPH1092822 A JP H1092822A JP 24077296 A JP24077296 A JP 24077296A JP 24077296 A JP24077296 A JP 24077296A JP H1092822 A JPH1092822 A JP H1092822A
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- JP
- Japan
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- wiring layer
- insulating film
- integrated circuit
- semiconductor integrated
- circuit device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 配線の変更および修正の自由度を高めた半導
体集積回路装置およびその製造方法を提供する。 【解決手段】 半導体基板１の上にスルーホールを有す
る絶縁膜９を形成した後、絶縁膜９の上に１層目の配線
層１２を形成する工程と、半導体基板１の上に絶縁膜９
とは異なる材料を使用して、スルーホールを有する１層
目の層間絶縁膜１４を形成した後、層間絶縁膜１４の上
に１層目の配線層１２とは異なる材料を使用して、２層
目の配線層１５を形成する工程とを有するものであり、
例えば２層目の配線層１５を形成した後、２層目の配線
層１５の不良が検出された場合、１層目の配線層１２を
エッチングストッパーとした状態で、２層目の配線層１
５を取り除き、再度、２層目の配線層１５を形成するこ
とができるものである。
体集積回路装置およびその製造方法を提供する。 【解決手段】 半導体基板１の上にスルーホールを有す
る絶縁膜９を形成した後、絶縁膜９の上に１層目の配線
層１２を形成する工程と、半導体基板１の上に絶縁膜９
とは異なる材料を使用して、スルーホールを有する１層
目の層間絶縁膜１４を形成した後、層間絶縁膜１４の上
に１層目の配線層１２とは異なる材料を使用して、２層
目の配線層１５を形成する工程とを有するものであり、
例えば２層目の配線層１５を形成した後、２層目の配線
層１５の不良が検出された場合、１層目の配線層１２を
エッチングストッパーとした状態で、２層目の配線層１
５を取り除き、再度、２層目の配線層１５を形成するこ
とができるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、多層配線構造を有
する半導体集積回路装置に適用して有効な半導体集積回
路装置およびその製造方法に関するものである。
置およびその製造方法に関し、特に、多層配線構造を有
する半導体集積回路装置に適用して有効な半導体集積回
路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、ＦＰＧＡ（Fiel
d Progrmmable Gate Array）を有する半導体集積回路装
置の製造方法について検討した。以下は、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。
d Progrmmable Gate Array）を有する半導体集積回路装
置の製造方法について検討した。以下は、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。
【０００３】すなわち、半導体集積回路装置は、高集積
化と微細加工化が推進されており、それに伴い配線構造
も微細となり、優れた配線構造が要求されてきている。
化と微細加工化が推進されており、それに伴い配線構造
も微細となり、優れた配線構造が要求されてきている。
【０００４】近年、顧客の注文による仕様およびユーザ
ーの要求する個々の機能あるいは回路に対応する半導体
集積回路装置であるカスタム（custum）ＩＣなどのＡＳ
ＩＣ（Application Specific Intergrated Circuit）に
おいて、顧客の注文およびユーザーの要求が種々あるこ
とに対応して少量多品種になることから、設計の容易化
および製造工程のフレキシブル化が要求されている。
ーの要求する個々の機能あるいは回路に対応する半導体
集積回路装置であるカスタム（custum）ＩＣなどのＡＳ
ＩＣ（Application Specific Intergrated Circuit）に
おいて、顧客の注文およびユーザーの要求が種々あるこ
とに対応して少量多品種になることから、設計の容易化
および製造工程のフレキシブル化が要求されている。
【０００５】本発明者が検討したＡＳＩＣとしてのＦＰ
ＧＡを有する半導体集積回路装置において、開発時に論
理回路の最適化を行いながら試作を繰り返している。論
理の変更は配線層の変更で対応している。
ＧＡを有する半導体集積回路装置において、開発時に論
理回路の最適化を行いながら試作を繰り返している。論
理の変更は配線層の変更で対応している。
【０００６】なお、ＦＰＧＡについて記載されている文
献としては、例えば日経ＢＰ社発行の「日経マイクロデ
バイス１９９２年１０月号」ｐ２８〜ｐ４７に記載され
ているものがある。
献としては、例えば日経ＢＰ社発行の「日経マイクロデ
バイス１９９２年１０月号」ｐ２８〜ｐ４７に記載され
ているものがある。
【０００７】
【発明が解決しようとする課題】ところが、前述したＦ
ＰＧＡを有する半導体集積回路装置には、以下に述べる
ような種々の問題点があることを本発明者は見い出し
た。
ＰＧＡを有する半導体集積回路装置には、以下に述べる
ような種々の問題点があることを本発明者は見い出し
た。
【０００８】（１）．ＦＰＧＡを有する半導体集積回路
装置では、開発時に、論理回路を最適化しながら幾つか
試作する場合がある。その場合、その多くの配線層で論
理の変更を加えるが、試作中の配線の変更が発生する
と、その半導体集積回路装置は配線の変更ができず再生
できないことによって、廃棄するしかないので、開発コ
ストが高くなるという問題点が発生している。
装置では、開発時に、論理回路を最適化しながら幾つか
試作する場合がある。その場合、その多くの配線層で論
理の変更を加えるが、試作中の配線の変更が発生する
と、その半導体集積回路装置は配線の変更ができず再生
できないことによって、廃棄するしかないので、開発コ
ストが高くなるという問題点が発生している。
【０００９】（２）．ＦＰＧＡを有する半導体集積回路
装置では、配線構造の微細化および多層化に伴い、異物
などによる配線間のショートなどのトラブルが多く発生
し、配線部の形成時のトラブルによって大きく製造歩留
りが左右されている。また、論理信号配線に比べ電源供
給配線の占める領域の方が大きいため、異種電源供給配
線間のショートが発生するケースが高くなって、配線の
救済ができなくなるという問題点が発生している。
装置では、配線構造の微細化および多層化に伴い、異物
などによる配線間のショートなどのトラブルが多く発生
し、配線部の形成時のトラブルによって大きく製造歩留
りが左右されている。また、論理信号配線に比べ電源供
給配線の占める領域の方が大きいため、異種電源供給配
線間のショートが発生するケースが高くなって、配線の
救済ができなくなるという問題点が発生している。
【００１０】（３）．ＦＰＧＡを有する半導体集積回路
装置では、配線形成時のトラブルにより、大きく製造歩
留りを低下させたことがわかったとしても、不良化した
半導体チップがあったとしてもそれを修正できない製造
工程を使用しているので、そのまま完成させる必要があ
るため、製造コストが高くなってしまうという問題点が
発生している。
装置では、配線形成時のトラブルにより、大きく製造歩
留りを低下させたことがわかったとしても、不良化した
半導体チップがあったとしてもそれを修正できない製造
工程を使用しているので、そのまま完成させる必要があ
るため、製造コストが高くなってしまうという問題点が
発生している。
【００１１】本発明の目的は、配線の変更および修正の
自由度を高めた半導体集積回路装置およびその製造方法
を提供することにある。
自由度を高めた半導体集積回路装置およびその製造方法
を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置
は、第１の絶縁膜の選択的な領域に設けられているスル
ーホールを介して第１の配線層が形成されており、第２
の配線層が第２の絶縁膜の選択的な領域に設けられてい
るスルーホールを介して第１の配線層に電気的に接続さ
れており、第１の絶縁膜と第２の絶縁膜とは異なる材料
から形成されており、第１の配線層と第２の配線層とは
異なる材料から形成されているものである。
は、第１の絶縁膜の選択的な領域に設けられているスル
ーホールを介して第１の配線層が形成されており、第２
の配線層が第２の絶縁膜の選択的な領域に設けられてい
るスルーホールを介して第１の配線層に電気的に接続さ
れており、第１の絶縁膜と第２の絶縁膜とは異なる材料
から形成されており、第１の配線層と第２の配線層とは
異なる材料から形成されているものである。
【００１５】また、本発明の半導体集積回路装置の製造
方法は、半導体素子が形成されている半導体基板の上に
スルーホールを有する第１の絶縁膜を形成した後、第１
の絶縁膜の上に第１の配線層を形成する工程と、半導体
基板の上に第１の絶縁膜とは異なる材料を使用して、ス
ルーホールを有する第２の絶縁膜を形成した後、第２の
絶縁膜の上に第１の配線層とは異なる材料を使用して、
第２の配線層を形成する工程とを有するものであり、第
１の配線層または第２の配線層を形成した後、第１の配
線層または第２の配線層の不良が検出された場合、第１
の配線層または第２の配線層を取り除き、再度、第１の
配線層または第２の配線層を形成することができるもの
である。
方法は、半導体素子が形成されている半導体基板の上に
スルーホールを有する第１の絶縁膜を形成した後、第１
の絶縁膜の上に第１の配線層を形成する工程と、半導体
基板の上に第１の絶縁膜とは異なる材料を使用して、ス
ルーホールを有する第２の絶縁膜を形成した後、第２の
絶縁膜の上に第１の配線層とは異なる材料を使用して、
第２の配線層を形成する工程とを有するものであり、第
１の配線層または第２の配線層を形成した後、第１の配
線層または第２の配線層の不良が検出された場合、第１
の配線層または第２の配線層を取り除き、再度、第１の
配線層または第２の配線層を形成することができるもの
である。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１７】（実施の形態１）図１〜図８は、本発明の
一実施の形態である半導体集積回路装置の製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその製造方法を具体的に説明する。
一実施の形態である半導体集積回路装置の製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその製造方法を具体的に説明する。
【００１８】本実施の形態の半導体集積回路装置および
その製造方法は、ＦＰＧＡを有する半導体集積回路装置
およびその製造方法である。
その製造方法は、ＦＰＧＡを有する半導体集積回路装置
およびその製造方法である。
【００１９】まず、例えばｐ型のシリコン単結晶などか
らなる半導体基板１の表面の選択的な領域である素子分
離領域に熱酸化処理を用いて酸化シリコン膜からなるフ
ィールド絶縁膜２を形成する（図１）。なお、図示を省
略しているがフィールド絶縁膜２の下に反転防止用のチ
ャネルストッパー層を形成している。
らなる半導体基板１の表面の選択的な領域である素子分
離領域に熱酸化処理を用いて酸化シリコン膜からなるフ
ィールド絶縁膜２を形成する（図１）。なお、図示を省
略しているがフィールド絶縁膜２の下に反転防止用のチ
ャネルストッパー層を形成している。
【００２０】次に、フィールド絶縁膜２によって囲まれ
た活性領域に酸化シリコンからなるゲート絶縁膜３を形
成し、このゲート絶縁膜３の上に多結晶シリコンからな
るゲート電極４を形成する。ゲート電極４は、半導体基
板１の上に多結晶シリコン膜および酸化シリコン膜から
なる絶縁膜５を順次堆積し、これらを順次エッチングし
て形成する。その後、ゲート電極４の側壁に酸化シリコ
ンからなるサイドウォール絶縁膜６を形成する。その
後、半導体基板１に例えばリン（Ｐ）などのｎ型の不純
物をイオン注入してソースおよびドレインとなるｎ型の
半導体領域７を形成する（図２）。
た活性領域に酸化シリコンからなるゲート絶縁膜３を形
成し、このゲート絶縁膜３の上に多結晶シリコンからな
るゲート電極４を形成する。ゲート電極４は、半導体基
板１の上に多結晶シリコン膜および酸化シリコン膜から
なる絶縁膜５を順次堆積し、これらを順次エッチングし
て形成する。その後、ゲート電極４の側壁に酸化シリコ
ンからなるサイドウォール絶縁膜６を形成する。その
後、半導体基板１に例えばリン（Ｐ）などのｎ型の不純
物をイオン注入してソースおよびドレインとなるｎ型の
半導体領域７を形成する（図２）。
【００２１】前述した半導体集積回路装置の製造工程
は、半導体基板１に半導体素子としてｎチャネルＭＯＳ
ＦＥＴを形成した態様であるが、半導体基板１にｎチャ
ネルＭＯＳＦＥＴ以外のｐチャネルＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、バイポーラトランジスタ、容量素子などの
種々の半導体素子を形成した態様を採用することができ
る。また、例えばＦＰＧＡなどの構成要素である半導体
素子を形成する基板としては、半導体基板１とは別の基
板であるＳＯＩ（Silicon on Insulator）構造の絶縁性
領域の上にシリコンの単結晶薄膜が形成されているＳＯ
Ｉ基板を用いることができる。さらに、前述した半導体
集積回路装置の製造工程は、先行技術を種々組み合わせ
て行えるものである。
は、半導体基板１に半導体素子としてｎチャネルＭＯＳ
ＦＥＴを形成した態様であるが、半導体基板１にｎチャ
ネルＭＯＳＦＥＴ以外のｐチャネルＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、バイポーラトランジスタ、容量素子などの
種々の半導体素子を形成した態様を採用することができ
る。また、例えばＦＰＧＡなどの構成要素である半導体
素子を形成する基板としては、半導体基板１とは別の基
板であるＳＯＩ（Silicon on Insulator）構造の絶縁性
領域の上にシリコンの単結晶薄膜が形成されているＳＯ
Ｉ基板を用いることができる。さらに、前述した半導体
集積回路装置の製造工程は、先行技術を種々組み合わせ
て行えるものである。
【００２２】次に、半導体基板１の上に絶縁膜８を形成
する。絶縁膜８は、例えば酸化シリコン膜などをＣＶＤ
法を使用して堆積した後、必要に応じてＣＭＰ（Chemic
al Mechanical Polishing 、化学的機械研磨）法を使用
して平坦な表面を有する絶縁膜８としている。次に、絶
縁膜８の上に絶縁膜（第１の絶縁膜）９を形成する。絶
縁膜９は、後述する上層の層間絶縁膜をエッチングする
際のエッチングストッパーとしての機能を有するもので
あり、絶縁膜８としての酸化シリコン膜とは異なる窒化
シリコン膜などをＣＶＤ法を使用して堆積した後、必要
に応じてＣＭＰ法を使用して平坦な表面を有する絶縁膜
９としている（図３）。
する。絶縁膜８は、例えば酸化シリコン膜などをＣＶＤ
法を使用して堆積した後、必要に応じてＣＭＰ（Chemic
al Mechanical Polishing 、化学的機械研磨）法を使用
して平坦な表面を有する絶縁膜８としている。次に、絶
縁膜８の上に絶縁膜（第１の絶縁膜）９を形成する。絶
縁膜９は、後述する上層の層間絶縁膜をエッチングする
際のエッチングストッパーとしての機能を有するもので
あり、絶縁膜８としての酸化シリコン膜とは異なる窒化
シリコン膜などをＣＶＤ法を使用して堆積した後、必要
に応じてＣＭＰ法を使用して平坦な表面を有する絶縁膜
９としている（図３）。
【００２３】その後、絶縁膜９の表面にフォトレジスト
膜１０を形成した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、絶縁膜８および絶縁膜９に
コンタクトホール（スルーホール）１１を形成する（図
４）。
膜１０を形成した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、絶縁膜８および絶縁膜９に
コンタクトホール（スルーホール）１１を形成する（図
４）。
【００２４】次に、不要となったフォトレジスト膜１０
を取り除いた後、半導体基板１の上に１層目の配線層
（第１の配線層）１２を形成する。１層目の配線層１２
は、後述する２層目の配線層をエッチングする際のエッ
チングストッパーとしての機能を有するものであり、例
えばタングステン（Ｗ）層などをスパッタリング法を使
用して堆積した後、必要に応じてＣＭＰ法を使用して平
坦な表面を有する配線層１２としている（図５）。この
場合、１層目の配線層１２は、例えばタングステン層以
外に、アルミニウム層または多結晶シリコン層あるいは
それらのアルミニウム層または多結晶シリコン層と高融
点金属層を積層化したものなどの種々の導電性のあるも
のを組み合わせた態様とすることができる。
を取り除いた後、半導体基板１の上に１層目の配線層
（第１の配線層）１２を形成する。１層目の配線層１２
は、後述する２層目の配線層をエッチングする際のエッ
チングストッパーとしての機能を有するものであり、例
えばタングステン（Ｗ）層などをスパッタリング法を使
用して堆積した後、必要に応じてＣＭＰ法を使用して平
坦な表面を有する配線層１２としている（図５）。この
場合、１層目の配線層１２は、例えばタングステン層以
外に、アルミニウム層または多結晶シリコン層あるいは
それらのアルミニウム層または多結晶シリコン層と高融
点金属層を積層化したものなどの種々の導電性のあるも
のを組み合わせた態様とすることができる。
【００２５】その後、１層目の配線層１２の表面にフォ
トレジスト膜１３を形成した後、フォトリソグラフィ技
術と選択エッチング技術とを使用して、配線層１２のパ
ターン化を行い、１層目の配線層用のパターンを形成す
る（図６）。なお、１層目の配線層１２は、図示を省略
している領域に、種々のパターンの配線層１２を含んで
おり、図示を省略している個所のｎ型の半導体領域７と
電気的に接続されている配線層１２などをも含んでい
る。
トレジスト膜１３を形成した後、フォトリソグラフィ技
術と選択エッチング技術とを使用して、配線層１２のパ
ターン化を行い、１層目の配線層用のパターンを形成す
る（図６）。なお、１層目の配線層１２は、図示を省略
している領域に、種々のパターンの配線層１２を含んで
おり、図示を省略している個所のｎ型の半導体領域７と
電気的に接続されている配線層１２などをも含んでい
る。
【００２６】次に、不要となったフォトレジスト膜１３
を取り除いた後、半導体基板１の上に１層目の層間絶縁
膜（第２の絶縁膜）１４を形成する。１層目の層間絶縁
膜１４は、絶縁膜９とは異なる材料のものであり、層間
絶縁膜１４をエッチングする際に絶縁膜９がエッチング
ストッパーとしての機能を有するように、例えば酸化シ
リコン膜などをＣＶＤ法を使用して堆積した後、必要に
応じてＣＭＰ法を使用して表面を平坦化している（図
７）。
を取り除いた後、半導体基板１の上に１層目の層間絶縁
膜（第２の絶縁膜）１４を形成する。１層目の層間絶縁
膜１４は、絶縁膜９とは異なる材料のものであり、層間
絶縁膜１４をエッチングする際に絶縁膜９がエッチング
ストッパーとしての機能を有するように、例えば酸化シ
リコン膜などをＣＶＤ法を使用して堆積した後、必要に
応じてＣＭＰ法を使用して表面を平坦化している（図
７）。
【００２７】その後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、１層目の層間絶縁膜１４に
スルーホール１１を形成した後、半導体基板１の上に２
層目の配線層（第２の配線層）１５を形成する。この場
合、２層目の配線層１５は１層目の配線層１２と異なる
材料のものとし、配線層１５をエッチングする際に配線
層１２がエッチングストッパーとしての機能を有するよ
うに、例えばアルミニウム層などをスパッタリング法を
使用して堆積した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、２層目の配線層１５のパタ
ーンを形成する。また、２層目の配線層１５は、例えば
アルミニウム層以外に、多結晶シリコン層あるいはその
多結晶シリコン層と高融点金属層を積層化したものなど
の種々の導電性のあるものを組み合わせた態様とするこ
とができる。
ッチング技術とを使用して、１層目の層間絶縁膜１４に
スルーホール１１を形成した後、半導体基板１の上に２
層目の配線層（第２の配線層）１５を形成する。この場
合、２層目の配線層１５は１層目の配線層１２と異なる
材料のものとし、配線層１５をエッチングする際に配線
層１２がエッチングストッパーとしての機能を有するよ
うに、例えばアルミニウム層などをスパッタリング法を
使用して堆積した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、２層目の配線層１５のパタ
ーンを形成する。また、２層目の配線層１５は、例えば
アルミニウム層以外に、多結晶シリコン層あるいはその
多結晶シリコン層と高融点金属層を積層化したものなど
の種々の導電性のあるものを組み合わせた態様とするこ
とができる。
【００２８】次に、半導体基板１の上に２層目の層間絶
縁膜１６を形成する。２層目の層間絶縁膜１６は、１層
目の層間絶縁膜１４とは異なる材料のものであり、層間
絶縁膜１６をエッチングする際に層間絶縁膜１４がエッ
チングストッパーとしての機能を有するように、例えば
ＰＳＧ（Phospho Silicate Glass）膜をＣＶＤ法を使用
して堆積した後、必要に応じてＣＭＰ法を使用して表面
を平坦化している（図８）。
縁膜１６を形成する。２層目の層間絶縁膜１６は、１層
目の層間絶縁膜１４とは異なる材料のものであり、層間
絶縁膜１６をエッチングする際に層間絶縁膜１４がエッ
チングストッパーとしての機能を有するように、例えば
ＰＳＧ（Phospho Silicate Glass）膜をＣＶＤ法を使用
して堆積した後、必要に応じてＣＭＰ法を使用して表面
を平坦化している（図８）。
【００２９】その後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、２層目の層間絶縁膜１６に
スルーホール１１を形成した後、半導体基板１の上に３
層目の配線層１７を形成する。この場合、２層目の層間
絶縁膜１６は、ＰＳＧ膜以外に、例えばＢＰＳＧ（Boro
Phospho Silicate Glass ）膜または窒化シリコン膜な
どをＣＶＤ法を使用して堆積した後、フォトリソグラフ
ィ技術と選択エッチング技術とを使用して、２層目の層
間絶縁膜１６のパターンを形成する態様とすることがで
きる。また、３層目の配線層１７は２層目の配線層１５
と異なる材料のものとし、配線層１７をエッチングする
際に配線層１５がエッチングストッパーとしての機能を
有するように、例えば多結晶シリコン層などをＣＶＤ法
を使用して堆積した後、フォトリソグラフィ技術と選択
エッチング技術とを使用して、３層目の配線層１７のパ
ターンを形成する。また、３層目の配線層１７は、多結
晶シリコン層以外に、例えば銅（Ｃｕ）層あるいはその
銅層と高融点金属層を積層化したものなどの種々の導電
性のあるものを組み合わせた態様とすることができる。
ッチング技術とを使用して、２層目の層間絶縁膜１６に
スルーホール１１を形成した後、半導体基板１の上に３
層目の配線層１７を形成する。この場合、２層目の層間
絶縁膜１６は、ＰＳＧ膜以外に、例えばＢＰＳＧ（Boro
Phospho Silicate Glass ）膜または窒化シリコン膜な
どをＣＶＤ法を使用して堆積した後、フォトリソグラフ
ィ技術と選択エッチング技術とを使用して、２層目の層
間絶縁膜１６のパターンを形成する態様とすることがで
きる。また、３層目の配線層１７は２層目の配線層１５
と異なる材料のものとし、配線層１７をエッチングする
際に配線層１５がエッチングストッパーとしての機能を
有するように、例えば多結晶シリコン層などをＣＶＤ法
を使用して堆積した後、フォトリソグラフィ技術と選択
エッチング技術とを使用して、３層目の配線層１７のパ
ターンを形成する。また、３層目の配線層１７は、多結
晶シリコン層以外に、例えば銅（Ｃｕ）層あるいはその
銅層と高融点金属層を積層化したものなどの種々の導電
性のあるものを組み合わせた態様とすることができる。
【００３０】次に、必要に応じて３層目の層間絶縁膜お
よび４層目の配線層を形成した後、４層目の配線層を被
覆する表面保護膜（図示を省略）を形成することによ
り、半導体集積回路装置の製造工程を終了する。
よび４層目の配線層を形成した後、４層目の配線層を被
覆する表面保護膜（図示を省略）を形成することによ
り、半導体集積回路装置の製造工程を終了する。
【００３１】前述した各層の配線層を形成する製造工程
あるいは最終の製造工程の後に、例えばＦＰＧＡを有す
る半導体集積回路装置の場合、それぞれの配線層をシミ
ュレーションによる解析などの検査により結線すべき領
域を検出し、電気的特性不良などが発生している配線層
をウエハ検査において検出する。そして、配線パターン
の錯誤または電気的特性不良などが検出された場合ある
いは論理変更が必要となった場合に、変更すべき配線層
を取り除いて、再度それに対応する配線層を形成する製
造工程を行う。この場合、変更すべき配線層の下層の配
線層は異なる材料を使用して形成されており、上層の配
線層のエッチングストッパーとしての機能を有するもの
であるので、変更すべき配線層をエッチング法によって
取り除く際に、その下層の配線層がエッチングされるこ
とがないので、下層の配線層に悪影響を与えることが防
止できる。
あるいは最終の製造工程の後に、例えばＦＰＧＡを有す
る半導体集積回路装置の場合、それぞれの配線層をシミ
ュレーションによる解析などの検査により結線すべき領
域を検出し、電気的特性不良などが発生している配線層
をウエハ検査において検出する。そして、配線パターン
の錯誤または電気的特性不良などが検出された場合ある
いは論理変更が必要となった場合に、変更すべき配線層
を取り除いて、再度それに対応する配線層を形成する製
造工程を行う。この場合、変更すべき配線層の下層の配
線層は異なる材料を使用して形成されており、上層の配
線層のエッチングストッパーとしての機能を有するもの
であるので、変更すべき配線層をエッチング法によって
取り除く際に、その下層の配線層がエッチングされるこ
とがないので、下層の配線層に悪影響を与えることが防
止できる。
【００３２】次に、例えばシミュレーションによる解析
などの検査を行い、検査の結果、形成すべき領域に配線
層が形成されていない場合には、変更すべき配線層を取
り除いた後、所定のパターンの配線層を形成するという
前述した製造工程を再度行い、完全な状態にする。
などの検査を行い、検査の結果、形成すべき領域に配線
層が形成されていない場合には、変更すべき配線層を取
り除いた後、所定のパターンの配線層を形成するという
前述した製造工程を再度行い、完全な状態にする。
【００３３】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、下層の配線層は上層の
配線層をエッチングする際にエッチングストッパーとし
ての機能を有するものであり、しかも、下層の絶縁膜は
上層の層間絶縁膜などの絶縁膜をエッチングする際にエ
ッチングストッパーとしての機能を有するものであるこ
とにより、上層の配線層の配線パターンの錯誤または電
気的特性不良などが検出された場合あるいは論理変更が
必要となった場合に、変更すべき上層の配線層を取り除
いて、再度それに対応する上層の配線層を形成すること
ができる。上層の配線層をエッチング法によって取り除
く際に、下層の配線層がエッチングストッパーとしての
機能を有するので、下層の配線層およびその下部の半導
体素子などに悪影響を及ぼすのを防止できる。
置およびその製造方法によれば、下層の配線層は上層の
配線層をエッチングする際にエッチングストッパーとし
ての機能を有するものであり、しかも、下層の絶縁膜は
上層の層間絶縁膜などの絶縁膜をエッチングする際にエ
ッチングストッパーとしての機能を有するものであるこ
とにより、上層の配線層の配線パターンの錯誤または電
気的特性不良などが検出された場合あるいは論理変更が
必要となった場合に、変更すべき上層の配線層を取り除
いて、再度それに対応する上層の配線層を形成すること
ができる。上層の配線層をエッチング法によって取り除
く際に、下層の配線層がエッチングストッパーとしての
機能を有するので、下層の配線層およびその下部の半導
体素子などに悪影響を及ぼすのを防止できる。
【００３４】したがって、本実施の形態の半導体集積回
路装置およびその製造方法によれば、配線の変更および
修正の自由度を高めることができる。すなわち、ＡＳＩ
ＣとしてのＦＰＧＡを有する半導体集積回路装置では、
開発時に、論理回路を最適化しながら幾つか試作する場
合がある。その場合、その多くの配線層で論理の変更を
加えるが、試作中に配線の変更が発生すると、その半導
体集積回路装置の配線の変更ができ、再生できることに
よって、従来のように廃棄する必要がなく、開発コスト
を低減することができる。
路装置およびその製造方法によれば、配線の変更および
修正の自由度を高めることができる。すなわち、ＡＳＩ
ＣとしてのＦＰＧＡを有する半導体集積回路装置では、
開発時に、論理回路を最適化しながら幾つか試作する場
合がある。その場合、その多くの配線層で論理の変更を
加えるが、試作中に配線の変更が発生すると、その半導
体集積回路装置の配線の変更ができ、再生できることに
よって、従来のように廃棄する必要がなく、開発コスト
を低減することができる。
【００３５】また、ＡＳＩＣとしてのＦＰＧＡを有する
半導体集積回路装置では、配線構造の微細化および多層
化に伴い、異物などによる配線間のショートなどのトラ
ブルが多く発生し、配線部の形成時のトラブルによって
不良の配線層が形成されても、それを再生できるので、
製造歩留りを高めることができる。さらに、論理信号配
線に比べ電源供給配線の占める領域の方が大きいため、
異種電源供給配線間のショートが発生するケースが高く
なって、不良の配線層が形成されても、その配線層の再
生を行うことができるので、その配線層の救済ができる
ことによって、製造歩留りを高めることができる。
半導体集積回路装置では、配線構造の微細化および多層
化に伴い、異物などによる配線間のショートなどのトラ
ブルが多く発生し、配線部の形成時のトラブルによって
不良の配線層が形成されても、それを再生できるので、
製造歩留りを高めることができる。さらに、論理信号配
線に比べ電源供給配線の占める領域の方が大きいため、
異種電源供給配線間のショートが発生するケースが高く
なって、不良の配線層が形成されても、その配線層の再
生を行うことができるので、その配線層の救済ができる
ことによって、製造歩留りを高めることができる。
【００３６】さらに、ＡＳＩＣとしてのＦＰＧＡを有す
る半導体集積回路装置では、配線形成時のトラブルによ
り、大きく製造歩留りを低下させたことがわかったとし
ても、あるいは不良化した半導体チップがあったとして
もそれを修正することができるので、製造コストを低減
することができる。
る半導体集積回路装置では、配線形成時のトラブルによ
り、大きく製造歩留りを低下させたことがわかったとし
ても、あるいは不良化した半導体チップがあったとして
もそれを修正することができるので、製造コストを低減
することができる。
【００３７】さらにまた、前述した本実施の形態の半導
体集積回路装置およびその製造方法によれば、エッチン
グストッパーとしての配線層または層間絶縁膜などの絶
縁膜に対し上層の配線層または層間絶縁膜などの絶縁膜
を必要に応じて取り除き、その領域のみを再生できるこ
とにより、エッチングストッパーとしての配線層または
層間絶縁膜などの絶縁膜より下層の配線層または層間絶
縁膜あるいは半導体素子の構成要素をそのまま使用でき
るので、製造工程を簡単化でき、製造コストの低減がで
きる。
体集積回路装置およびその製造方法によれば、エッチン
グストッパーとしての配線層または層間絶縁膜などの絶
縁膜に対し上層の配線層または層間絶縁膜などの絶縁膜
を必要に応じて取り除き、その領域のみを再生できるこ
とにより、エッチングストッパーとしての配線層または
層間絶縁膜などの絶縁膜より下層の配線層または層間絶
縁膜あるいは半導体素子の構成要素をそのまま使用でき
るので、製造工程を簡単化でき、製造コストの低減がで
きる。
【００３８】（実施の形態２）図９〜図１２は、本発明
の他の実施の形態である半導体集積回路装置の製造工程
を示す断面図である。同図を用いて、本発明の半導体集
積回路装置およびその製造方法を具体的に説明する。
の他の実施の形態である半導体集積回路装置の製造工程
を示す断面図である。同図を用いて、本発明の半導体集
積回路装置およびその製造方法を具体的に説明する。
【００３９】本実施の形態の半導体集積回路装置および
その製造方法は、前述した実施の形態１と同様に、ＦＰ
ＧＡを有する半導体集積回路装置およびその製造方法で
ある。
その製造方法は、前述した実施の形態１と同様に、ＦＰ
ＧＡを有する半導体集積回路装置およびその製造方法で
ある。
【００４０】まず、図１〜図４に示すように、前述した
実施の形態１の半導体集積回路装置の製造工程と同様
に、半導体基板１の表面にフィールド絶縁膜２およびｎ
チャネルＭＯＳＦＥＴを形成し、その後、絶縁膜８およ
び絶縁膜（第１の絶縁膜）９を形成したのち、それらに
スルーホール１１を形成する。
実施の形態１の半導体集積回路装置の製造工程と同様
に、半導体基板１の表面にフィールド絶縁膜２およびｎ
チャネルＭＯＳＦＥＴを形成し、その後、絶縁膜８およ
び絶縁膜（第１の絶縁膜）９を形成したのち、それらに
スルーホール１１を形成する。
【００４１】次に、半導体基板１の上に１層目の配線層
（第１の配線層）１２におけるコンタクト領域１８を形
成する。１層目の配線層１２におけるコンタクト領域１
８は、後述する１層目の配線層１２における表層をエッ
チングする際にエッチングストッパーとしての機能を有
するものであり、例えばタングステン層をスパッタリン
グ法を使用して堆積した後、必要に応じてＣＭＰ法を使
用してその表面の平坦部のタングステン層を取り除い
て、スルーホール１１に埋め込まれているコンタクト領
域１８としてのタングステン層を残存させて、１層目の
配線層１２におけるコンタクト領域１８を形成する（図
９）。この場合、コンタクト領域１８の他の製造工程と
して、例えばタングステン層をスパッタリング法を使用
して堆積した後、熱処理を行って、半導体領域７と接触
している領域からスルーホール１１に埋め込まれている
タングステン層をタングステンシリサイド層にし、タン
グステンシリサイド層以外のタングステン層を取り除い
て、スルーホール１１に埋め込まれているタングステン
シリサイド層からなるコンタクト領域１８を形成する方
法を採用できる。また、１層目の配線層１２におけるコ
ンタクト領域１８は、タングステン層またはタングステ
ンシリサイド層以外に、チタンシリサイド層または多結
晶シリコン層などの態様とすることができる。
（第１の配線層）１２におけるコンタクト領域１８を形
成する。１層目の配線層１２におけるコンタクト領域１
８は、後述する１層目の配線層１２における表層をエッ
チングする際にエッチングストッパーとしての機能を有
するものであり、例えばタングステン層をスパッタリン
グ法を使用して堆積した後、必要に応じてＣＭＰ法を使
用してその表面の平坦部のタングステン層を取り除い
て、スルーホール１１に埋め込まれているコンタクト領
域１８としてのタングステン層を残存させて、１層目の
配線層１２におけるコンタクト領域１８を形成する（図
９）。この場合、コンタクト領域１８の他の製造工程と
して、例えばタングステン層をスパッタリング法を使用
して堆積した後、熱処理を行って、半導体領域７と接触
している領域からスルーホール１１に埋め込まれている
タングステン層をタングステンシリサイド層にし、タン
グステンシリサイド層以外のタングステン層を取り除い
て、スルーホール１１に埋め込まれているタングステン
シリサイド層からなるコンタクト領域１８を形成する方
法を採用できる。また、１層目の配線層１２におけるコ
ンタクト領域１８は、タングステン層またはタングステ
ンシリサイド層以外に、チタンシリサイド層または多結
晶シリコン層などの態様とすることができる。
【００４２】次に、半導体基板１の上に１層目の配線層
１２における表層１９を形成する。１層目の配線層１２
における表層１９は、コンタクト領域１８とは異なる材
料を使用し、表層１９をエッチングする際のエッチング
ストッパーとしての機能をコンタクト領域１８が有する
ものとし、例えばアルミニウム層をスパッタリング法を
使用して堆積した後、必要に応じてＣＭＰ法を使用して
その表面を平坦化処理して平坦な表面を有する表層１９
としている（図１０）。この場合、１層目の配線層１２
の表層１９は、アルミニウム層以外に、タングステン層
または多結晶シリコン層などの種々の導電性のあるもの
とすることができる。その後、１層目の配線層１２の表
層１９をフォトリソグラフィ技術と選択エッチング技術
とを使用して、表層１９のパターン化を行い、１層目の
配線層用のパターンを形成する。なお、１層目の配線層
１２は、図示を省略している領域に、種々のパターンの
配線層を含んでおり、図示を省略している個所のｎ型の
半導体領域７と電気的に接続されている配線層などをも
含んでいる。
１２における表層１９を形成する。１層目の配線層１２
における表層１９は、コンタクト領域１８とは異なる材
料を使用し、表層１９をエッチングする際のエッチング
ストッパーとしての機能をコンタクト領域１８が有する
ものとし、例えばアルミニウム層をスパッタリング法を
使用して堆積した後、必要に応じてＣＭＰ法を使用して
その表面を平坦化処理して平坦な表面を有する表層１９
としている（図１０）。この場合、１層目の配線層１２
の表層１９は、アルミニウム層以外に、タングステン層
または多結晶シリコン層などの種々の導電性のあるもの
とすることができる。その後、１層目の配線層１２の表
層１９をフォトリソグラフィ技術と選択エッチング技術
とを使用して、表層１９のパターン化を行い、１層目の
配線層用のパターンを形成する。なお、１層目の配線層
１２は、図示を省略している領域に、種々のパターンの
配線層を含んでおり、図示を省略している個所のｎ型の
半導体領域７と電気的に接続されている配線層などをも
含んでいる。
【００４３】次に、前述した実施の形態１の半導体集積
回路装置の製造工程と同様に、半導体基板１の上に１層
目の層間絶縁膜（第２の絶縁膜）１４を形成した後、２
層目の配線層（第２の配線層）１５を形成する（図１
１）。次に、前述した実施の形態１の半導体集積回路装
置の製造工程と同様に、半導体基板１の上に２層目の層
間絶縁膜１６を形成した後、３層目の配線層１７を形成
する（図１２）。その後、必要に応じて３層目の層間絶
縁膜および４層目の配線層を形成した後、４層目の配線
層を被覆する表面保護膜（図示を省略）を形成すること
により、半導体集積回路装置の製造工程を終了する。
回路装置の製造工程と同様に、半導体基板１の上に１層
目の層間絶縁膜（第２の絶縁膜）１４を形成した後、２
層目の配線層（第２の配線層）１５を形成する（図１
１）。次に、前述した実施の形態１の半導体集積回路装
置の製造工程と同様に、半導体基板１の上に２層目の層
間絶縁膜１６を形成した後、３層目の配線層１７を形成
する（図１２）。その後、必要に応じて３層目の層間絶
縁膜および４層目の配線層を形成した後、４層目の配線
層を被覆する表面保護膜（図示を省略）を形成すること
により、半導体集積回路装置の製造工程を終了する。
【００４４】前述した各層の配線層を形成する製造工程
あるいは最終の製造工程の後に、例えばＦＰＧＡを有す
る半導体集積回路装置の場合、それぞれの配線層をシミ
ュレーションによる解析などの検査により結線すべき領
域を検出し、電気的特性不良などが発生している配線層
をウエハ検査において検出する。そして、配線パターン
の錯誤または電気的特性不良などが検出された場合ある
いは論理変更が必要となった場合に、変更すべき配線層
を取り除いて、再度それに対応する配線層を形成する製
造工程を行う。この場合、変更すべき配線層を取り除く
際に、その下層の配線層は異なる材料を使用して形成さ
れており、上層の配線層のエッチングを行う際にエッチ
ングストッパーとしての機能を有するものであるので、
変更すべき配線層をエッチング法によって取り除く際
に、その下層の配線層がエッチングされることがないの
で、下層の配線層に悪影響を与えることが防止できる。
あるいは最終の製造工程の後に、例えばＦＰＧＡを有す
る半導体集積回路装置の場合、それぞれの配線層をシミ
ュレーションによる解析などの検査により結線すべき領
域を検出し、電気的特性不良などが発生している配線層
をウエハ検査において検出する。そして、配線パターン
の錯誤または電気的特性不良などが検出された場合ある
いは論理変更が必要となった場合に、変更すべき配線層
を取り除いて、再度それに対応する配線層を形成する製
造工程を行う。この場合、変更すべき配線層を取り除く
際に、その下層の配線層は異なる材料を使用して形成さ
れており、上層の配線層のエッチングを行う際にエッチ
ングストッパーとしての機能を有するものであるので、
変更すべき配線層をエッチング法によって取り除く際
に、その下層の配線層がエッチングされることがないの
で、下層の配線層に悪影響を与えることが防止できる。
【００４５】次に、例えばシミュレーションによる解析
などの検査を行い、検査の結果、形成すべき領域に配線
層が形成されていない場合には、変更すべき配線層を取
り除いた後、所定のパターンの配線層を形成するという
前述した製造工程を再度行い、完全な状態にする。
などの検査を行い、検査の結果、形成すべき領域に配線
層が形成されていない場合には、変更すべき配線層を取
り除いた後、所定のパターンの配線層を形成するという
前述した製造工程を再度行い、完全な状態にする。
【００４６】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、１層目の配線層１２の
コンタクト領域１８はその表面に堆積している１層目の
配線層１２の表層１９をエッチングする際にエッチング
ストッパーとしての機能を有するものであることによ
り、１層目の配線層１２の表層１９の配線パターンの錯
誤または電気的特性不良などが検出された場合あるいは
論理変更が必要となった場合に、変更すべき表層１９を
取り除いて、再度それに対応する表層１９を形成するこ
とができる。その際、１層目の配線層１２の表層１９を
エッチング法によって取り除く際に、コンタクト領域１
８がエッチングストッパーとしての機能を有するので、
コンタクト領域１８およびその下部の半導体素子などに
悪影響を及ぼすのを防止できる。
置およびその製造方法によれば、１層目の配線層１２の
コンタクト領域１８はその表面に堆積している１層目の
配線層１２の表層１９をエッチングする際にエッチング
ストッパーとしての機能を有するものであることによ
り、１層目の配線層１２の表層１９の配線パターンの錯
誤または電気的特性不良などが検出された場合あるいは
論理変更が必要となった場合に、変更すべき表層１９を
取り除いて、再度それに対応する表層１９を形成するこ
とができる。その際、１層目の配線層１２の表層１９を
エッチング法によって取り除く際に、コンタクト領域１
８がエッチングストッパーとしての機能を有するので、
コンタクト領域１８およびその下部の半導体素子などに
悪影響を及ぼすのを防止できる。
【００４７】また、前述した本実施の形態の半導体集積
回路装置およびその製造方法によれば、１層目の配線層
１２のコンタクト領域１８とその表面に堆積している１
層目の配線層１２の表層１９以外は、前述した本実施の
形態１の半導体集積回路装置およびその製造方法と同様
であることによって、前述した本実施の形態１の半導体
集積回路装置およびその製造方法と同様な効果を有する
ものである。
回路装置およびその製造方法によれば、１層目の配線層
１２のコンタクト領域１８とその表面に堆積している１
層目の配線層１２の表層１９以外は、前述した本実施の
形態１の半導体集積回路装置およびその製造方法と同様
であることによって、前述した本実施の形態１の半導体
集積回路装置およびその製造方法と同様な効果を有する
ものである。
【００４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４９】たとえば、本発明は、ＦＰＧＡを有する半
導体集積回路装置およびその製造方法以外に、ゲートア
レイなどの種々の論理回路を有するＡＳＩＣに適用する
ことができる。また、製品としての半導体集積回路装置
の製造方法以外にも開発段階、設計段階または試作段階
の半導体集積回路装置およびその製造方法に適用するこ
とができる。
導体集積回路装置およびその製造方法以外に、ゲートア
レイなどの種々の論理回路を有するＡＳＩＣに適用する
ことができる。また、製品としての半導体集積回路装置
の製造方法以外にも開発段階、設計段階または試作段階
の半導体集積回路装置およびその製造方法に適用するこ
とができる。
【００５０】また、本発明は、ロジック系などの半導体
集積回路装置に適用して論理回路の変更を行うことがで
きる。また、半導体集積回路装置の製造工程中におい
て、欠陥調査データなどのテスト結果をベースにして配
線の組み替えを行い、ロジック系などの半導体集積回路
装置の救済ができ、製造歩留りの向上を達成することが
できるなど、種々の半導体集積回路装置およびその製造
方法に適用できる。
集積回路装置に適用して論理回路の変更を行うことがで
きる。また、半導体集積回路装置の製造工程中におい
て、欠陥調査データなどのテスト結果をベースにして配
線の組み替えを行い、ロジック系などの半導体集積回路
装置の救済ができ、製造歩留りの向上を達成することが
できるなど、種々の半導体集積回路装置およびその製造
方法に適用できる。
【００５１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５２】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、下層の配線層は上層の配線層
をエッチングする際にエッチングストッパーとしての機
能を有するものであり、しかも、下層の絶縁膜は上層の
層間絶縁膜などの絶縁膜をエッチングする際にエッチン
グストッパーとしての機能を有するものであることによ
り、上層の配線層の配線パターンの錯誤または電気的特
性不良などが検出された場合あるいは論理変更が必要と
なった場合に、変更すべき上層の配線層を取り除いて、
再度それに対応する上層の配線層を形成することができ
る。その際、上層の配線層をエッチング法によって取り
除く際に、下層の配線層がエッチングストッパーとして
の機能を有するので、下層の配線層およびその下部の半
導体素子などに悪影響を及ぼすのを防止できる。
びその製造方法によれば、下層の配線層は上層の配線層
をエッチングする際にエッチングストッパーとしての機
能を有するものであり、しかも、下層の絶縁膜は上層の
層間絶縁膜などの絶縁膜をエッチングする際にエッチン
グストッパーとしての機能を有するものであることによ
り、上層の配線層の配線パターンの錯誤または電気的特
性不良などが検出された場合あるいは論理変更が必要と
なった場合に、変更すべき上層の配線層を取り除いて、
再度それに対応する上層の配線層を形成することができ
る。その際、上層の配線層をエッチング法によって取り
除く際に、下層の配線層がエッチングストッパーとして
の機能を有するので、下層の配線層およびその下部の半
導体素子などに悪影響を及ぼすのを防止できる。
【００５３】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、配線の変更および修正の自由
度を高めることができる。すなわち、本発明をＡＳＩＣ
としてのＦＰＧＡを有する半導体集積回路装置およびそ
の製造方法に適用すれば、開発時に、論理回路を最適化
しながら幾つか試作する場合がある。その場合、その多
くの配線層で論理の変更を加えるが、試作中に配線の変
更が発生すると、その半導体集積回路装置の配線の変更
ができ、再生できることによって、従来のように廃棄す
る必要がなく、開発コストを低減することができる。
びその製造方法によれば、配線の変更および修正の自由
度を高めることができる。すなわち、本発明をＡＳＩＣ
としてのＦＰＧＡを有する半導体集積回路装置およびそ
の製造方法に適用すれば、開発時に、論理回路を最適化
しながら幾つか試作する場合がある。その場合、その多
くの配線層で論理の変更を加えるが、試作中に配線の変
更が発生すると、その半導体集積回路装置の配線の変更
ができ、再生できることによって、従来のように廃棄す
る必要がなく、開発コストを低減することができる。
【００５４】また、ＡＳＩＣとしてのＦＰＧＡを有する
半導体集積回路装置では、配線構造の微細化および多層
化に伴い、異物などによる配線間のショートなどのトラ
ブルが多く発生し、配線部の形成時のトラブルによって
不良の配線層が形成されても、それを再生できるので、
製造歩留りを高めることができる。さらに、論理信号配
線に比べ電源供給配線の占める領域の方が大きいため、
異種電源供給配線間のショートが発生するケースが高く
なって、不良の配線層が形成されても、その配線層の再
生を行うことができるので、その配線層の救済ができる
ことによって、製造歩留りを高めることができる。
半導体集積回路装置では、配線構造の微細化および多層
化に伴い、異物などによる配線間のショートなどのトラ
ブルが多く発生し、配線部の形成時のトラブルによって
不良の配線層が形成されても、それを再生できるので、
製造歩留りを高めることができる。さらに、論理信号配
線に比べ電源供給配線の占める領域の方が大きいため、
異種電源供給配線間のショートが発生するケースが高く
なって、不良の配線層が形成されても、その配線層の再
生を行うことができるので、その配線層の救済ができる
ことによって、製造歩留りを高めることができる。
【００５５】さらに、ＡＳＩＣとしてのＦＰＧＡを有す
る半導体集積回路装置では、配線形成時のトラブルによ
り、大きく製造歩留りを低下させたことがわかったとし
ても、あるいは不良化した半導体チップがあったとして
もそれを修正することができるので、製造コストを低減
することができる。
る半導体集積回路装置では、配線形成時のトラブルによ
り、大きく製造歩留りを低下させたことがわかったとし
ても、あるいは不良化した半導体チップがあったとして
もそれを修正することができるので、製造コストを低減
することができる。
【００５６】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、エッチングストッパーとして
の配線層または層間絶縁膜などの絶縁膜に対し上層の配
線層または層間絶縁膜などの絶縁膜を必要に応じて取り
除き、その領域のみを再生できることにより、エッチン
グストッパーとしての配線層または層間絶縁膜などの絶
縁膜より下層の配線層または層間絶縁膜あるいは半導体
素子の構成要素をそのまま使用できるので、製造工程を
簡単化でき、製造コストの低減ができる。
びその製造方法によれば、エッチングストッパーとして
の配線層または層間絶縁膜などの絶縁膜に対し上層の配
線層または層間絶縁膜などの絶縁膜を必要に応じて取り
除き、その領域のみを再生できることにより、エッチン
グストッパーとしての配線層または層間絶縁膜などの絶
縁膜より下層の配線層または層間絶縁膜あるいは半導体
素子の構成要素をそのまま使用できるので、製造工程を
簡単化でき、製造コストの低減ができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す要部断面図である。
装置の製造工程を示す要部断面図である。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォール絶縁膜 ７ 半導体領域 ８ 絶縁膜 ９ 絶縁膜（第１の絶縁膜） １０ フォトレジスト膜 １１ スルーホール １２ 配線層（第１の配線層） １３ フォトレジスト膜 １４ 層間絶縁膜（第２の絶縁膜） １５ 配線層（第２の配線層） １６ 層間絶縁膜 １７ 配線層 １８ コンタクト領域 １９ 表層
Claims (9)
- 【請求項１】 第１の絶縁膜の選択的な領域に設けられ
ているスルーホールを介して第１の配線層が形成されて
おり、第２の配線層が第２の絶縁膜の選択的な領域に設
けられているスルーホールを介して前記第１の配線層に
電気的に接続されており、前記第１の絶縁膜と前記第２
の絶縁膜とは異なる材料から形成されており、前記第１
の配線層と前記第２の配線層とは異なる材料から形成さ
れていることを特徴とする半導体集積回路装置。 - 【請求項２】 第１の絶縁膜の選択的な領域に設けられ
ているスルーホールを介して第１の配線層が形成されて
おり、第２の配線層が第２の絶縁膜の選択的な領域に設
けられているスルーホールを介して前記第１の配線層に
電気的に接続されており、前記第１の絶縁膜と前記第２
の絶縁膜とは異なる材料から形成されており、前記第１
の絶縁膜の選択的な領域に設けられているスルーホール
に埋め込まれている領域の前記第１の配線層のコンタク
ト領域とその表面に積層されている前記第１の配線層の
表層とは異なる材料から形成されており、しかも前記第
２の配線層は前記第１の配線層の表層と異なる材料から
形成されていることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記第１の配線層および前記第２の配線
層は、ＡＳＩＣにおける配線層であることを特徴とする
半導体集積回路装置。 - 【請求項４】 基板における半導体領域に半導体素子を
形成する工程と、 前記基板の上にスルーホールを有する第１の絶縁膜を形
成した後、前記第１の絶縁膜の上に第１の配線層を形成
する工程と、 前記基板の上に前記第１の絶縁膜とは異なる材料を使用
して、スルーホールを有する第２の絶縁膜を形成した
後、前記第２の絶縁膜の上に前記第１の配線層とは異な
る材料を使用して、第２の配線層を形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 基板における半導体領域に半導体素子を
形成する工程と、 前記基板の上にスルーホールを有する第１の絶縁膜を形
成した後、前記スルーホールに導電体を埋め込んで第１
の配線層のコンタクト領域を形成する工程と、 前記基板の上に前記第１の配線層のコンタクト領域と電
気的に接続されている第１の配線層の表層を形成する工
程と、 前記基板の上に前記第１の絶縁膜とは異なる材料を使用
して、スルーホールを有する第２の絶縁膜を形成した
後、前記第２の絶縁膜の上に前記第１の配線層の表層と
は異なる材料を使用して、第２の配線層を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法であって、前記第１の配線層と前記第２
の配線層とを使用して、２層以上の多層配線層を形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項４または６記載の半導体集積回路
装置の製造方法であって、前記第１の絶縁膜は前記第２
の絶縁膜をエッチングする際のエッチングストッパーと
しての機能を有し、前記第１の配線層は前記第２の配線
層をエッチングする際のエッチングストッパーとしての
機能を有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項８】 請求項５または６記載の半導体集積回路
装置の製造方法であって、前記第１の配線層のコンタク
ト領域は、前記第１の配線層の表層をエッチングする際
のエッチングストッパーとしての機能を有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項４〜８のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第１の配線
層または前記第２の配線層を形成した後、前記第１の配
線層または前記第２の配線層の不良が検出された場合、
前記第１の配線層または前記第２の配線層を取り除き、
再度、前記第１の配線層または前記第２の配線層を形成
することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24077296A JPH1092822A (ja) | 1996-09-11 | 1996-09-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24077296A JPH1092822A (ja) | 1996-09-11 | 1996-09-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092822A true JPH1092822A (ja) | 1998-04-10 |
Family
ID=17064490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24077296A Pending JPH1092822A (ja) | 1996-09-11 | 1996-09-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092822A (ja) |
-
1996
- 1996-09-11 JP JP24077296A patent/JPH1092822A/ja active Pending
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