JPH1091426A - 遊技機用プログラム解読防止機能付きセキュリティチップ - Google Patents
遊技機用プログラム解読防止機能付きセキュリティチップInfo
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- JPH1091426A JPH1091426A JP8240848A JP24084896A JPH1091426A JP H1091426 A JPH1091426 A JP H1091426A JP 8240848 A JP8240848 A JP 8240848A JP 24084896 A JP24084896 A JP 24084896A JP H1091426 A JPH1091426 A JP H1091426A
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Abstract
(57)【要約】 （修正有）
【課題】 通常のユーザープログラムを読み出し禁止に
して解析を防止し、かつ検査機関に対してはプログラム
の検査ができるようにする。 【解決手段】 通常のモードでは、入出力バツファ制御
回路９は、命令フェッチ認識信号Ｐがアクティブな時ア
ドレス出力バツファ１１およびデータ入出力バツファ１
２に対し外部出力をしないように、また命令フェッチ認
識信号Ｐがアクティブでないときは出力できるように制
御する。検査の際は、電源立ち上げ後のリセット時に外
部から検査コードが入力され正しいものであるとき検査
モードと認識し、検査モードでは、入出力バツファ制御
回路は命令フェッチ認識信号Ｐがアクティブな時でも外
部にアドレスバスとデータバスの内容が外部出力される
ように制御する。
して解析を防止し、かつ検査機関に対してはプログラム
の検査ができるようにする。 【解決手段】 通常のモードでは、入出力バツファ制御
回路９は、命令フェッチ認識信号Ｐがアクティブな時ア
ドレス出力バツファ１１およびデータ入出力バツファ１
２に対し外部出力をしないように、また命令フェッチ認
識信号Ｐがアクティブでないときは出力できるように制
御する。検査の際は、電源立ち上げ後のリセット時に外
部から検査コードが入力され正しいものであるとき検査
モードと認識し、検査モードでは、入出力バツファ制御
回路は命令フェッチ認識信号Ｐがアクティブな時でも外
部にアドレスバスとデータバスの内容が外部出力される
ように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、パチンコ遊技機及
びパチスロ遊技機等の遊技機の作動を制御するユーザー
プログラムが格納されるマイクロコンピュータチップに
おいて、通常時ユーザープログラムの実行中は、データ
及びアドレスを外部へ出力せずに、検査時には検査装置
から検査コードが入力され該検査コードが正しく認識さ
れた時に、データ及びアドレスを外部に出力するように
構成された遊技機用プログラム解読防止機能付きセキュ
リティチップに関するものである。
びパチスロ遊技機等の遊技機の作動を制御するユーザー
プログラムが格納されるマイクロコンピュータチップに
おいて、通常時ユーザープログラムの実行中は、データ
及びアドレスを外部へ出力せずに、検査時には検査装置
から検査コードが入力され該検査コードが正しく認識さ
れた時に、データ及びアドレスを外部に出力するように
構成された遊技機用プログラム解読防止機能付きセキュ
リティチップに関するものである。
【０００２】
【従来の技術】現在使用に供されているチップではユー
ザープログラムの実行中は常にデータ及びアドレス信号
が出力されるので、ユーザープログラムの読み出しを禁
止したり、ユーザープログラムを暗号化してメモリーに
書き込んだりすることにより、ユーザープログラムの解
析を封じている。
ザープログラムの実行中は常にデータ及びアドレス信号
が出力されるので、ユーザープログラムの読み出しを禁
止したり、ユーザープログラムを暗号化してメモリーに
書き込んだりすることにより、ユーザープログラムの解
析を封じている。
【０００３】
【発明が解決しようとする課題】しかしながら、ユーザ
ープログラムの読み出しを禁止した場合には、外部から
遊技機を検査することによりプログラムの内容を確認す
ることができず、不正なプログラムか否かの判定ができ
ないという不都合がある。また、暗号化したプログラム
を組み込んだチップの場合は、ユーザープログラムの実
行時には必ず復号化してＣＰＵが制御することになるた
めに実行中のデータ及びアドレス信号を解析すればユー
ザープログラムの内容は簡単に解析されてしまうという
不都合がある。そこで本発明はかかる従来技術の欠点に
鑑みなされたもので、容易にプログラムの解析がされる
ことなく、検査機関によるプログラムの検査が可能なセ
キュリティチップを提供することを目的とする。
ープログラムの読み出しを禁止した場合には、外部から
遊技機を検査することによりプログラムの内容を確認す
ることができず、不正なプログラムか否かの判定ができ
ないという不都合がある。また、暗号化したプログラム
を組み込んだチップの場合は、ユーザープログラムの実
行時には必ず復号化してＣＰＵが制御することになるた
めに実行中のデータ及びアドレス信号を解析すればユー
ザープログラムの内容は簡単に解析されてしまうという
不都合がある。そこで本発明はかかる従来技術の欠点に
鑑みなされたもので、容易にプログラムの解析がされる
ことなく、検査機関によるプログラムの検査が可能なセ
キュリティチップを提供することを目的とする。
【０００４】
【課題を解決するための手段】すなわち本発明は、暗号
化ユーザープログラムを読み込むと共に所定のキーコー
ドに基づきプログラムを復号化する復号化回路と、該復
号化回路で復号化されたプログラムを格納するためのプ
ログラム実行用メモリーと、該プログラム実行用メモリ
ーとアドレスバス及びデータバスを介して接続された中
央処理装置（ＣＰＵ）と、該ＣＰＵと制御バス及びアド
レスバスを介して接続された命令フェッチ認識回路と、
制御バス及びデータバスを介して接続された検査モード
認識回路と、前記命令フェッチ認識回路から命令フェッ
チ認識信号を受信し、前記検査モード認識回路から検査
モード認識信号を受信する入出力バッファ制御回路と、
前記入出力バッファ制御回路からアドレス出力制御信号
を受信すると共にアドレスバスの信号を受信するアドレ
ス出力バッファと、前記入出力バッファ制御回路からデ
ータ出力信号を受信すると共にアドレスバスと送受信す
るデータ入出力バッファと、前記入出力バッファ制御回
路からＣＰＵ制御信号出力制御信号を受信すると共にＣ
ＰＵ制御バスと送受信する制御信号入出力バッファとか
らなり、前記命令フェッチ認識回路がＣＰＵの命令フェ
ッチを認識して入出力バッファ制御回路に対して命令フ
ェッチ認識信号を出力するように構成され、前記入出力
バッファ制御回路が命令フェッチ認識信号がアクティブ
な時には、外部に出力しないように各出力バッファに対
してデータ出力を制限し、該命令フェッチ認識信号がア
クティブでないときにはデータ入出力バッファに対して
アドレス出力制御信号をデータ入出力バッファに対して
データ出力制御信号を出力するように構成され、前記検
査モード認識回路が、データ入出力バッファ及び制御信
号入出力バッファを介して外部から検査コードが入力さ
れ、この検査コードが正規のものと認識した時にのみ入
出力バッファ制御回路に対してアクティブな検査モード
認識信号を出力するように構成され、前記入出力バッフ
ァ制御回路は検査モード認識信号を受信した場合（アク
ティブな場合）には、データバス及びアドレスバスの信
号を外部に出力するように構成された遊技機用プログラ
ム解読防止機能付きセキュリティチップにより本目的を
達成する。
化ユーザープログラムを読み込むと共に所定のキーコー
ドに基づきプログラムを復号化する復号化回路と、該復
号化回路で復号化されたプログラムを格納するためのプ
ログラム実行用メモリーと、該プログラム実行用メモリ
ーとアドレスバス及びデータバスを介して接続された中
央処理装置（ＣＰＵ）と、該ＣＰＵと制御バス及びアド
レスバスを介して接続された命令フェッチ認識回路と、
制御バス及びデータバスを介して接続された検査モード
認識回路と、前記命令フェッチ認識回路から命令フェッ
チ認識信号を受信し、前記検査モード認識回路から検査
モード認識信号を受信する入出力バッファ制御回路と、
前記入出力バッファ制御回路からアドレス出力制御信号
を受信すると共にアドレスバスの信号を受信するアドレ
ス出力バッファと、前記入出力バッファ制御回路からデ
ータ出力信号を受信すると共にアドレスバスと送受信す
るデータ入出力バッファと、前記入出力バッファ制御回
路からＣＰＵ制御信号出力制御信号を受信すると共にＣ
ＰＵ制御バスと送受信する制御信号入出力バッファとか
らなり、前記命令フェッチ認識回路がＣＰＵの命令フェ
ッチを認識して入出力バッファ制御回路に対して命令フ
ェッチ認識信号を出力するように構成され、前記入出力
バッファ制御回路が命令フェッチ認識信号がアクティブ
な時には、外部に出力しないように各出力バッファに対
してデータ出力を制限し、該命令フェッチ認識信号がア
クティブでないときにはデータ入出力バッファに対して
アドレス出力制御信号をデータ入出力バッファに対して
データ出力制御信号を出力するように構成され、前記検
査モード認識回路が、データ入出力バッファ及び制御信
号入出力バッファを介して外部から検査コードが入力さ
れ、この検査コードが正規のものと認識した時にのみ入
出力バッファ制御回路に対してアクティブな検査モード
認識信号を出力するように構成され、前記入出力バッフ
ァ制御回路は検査モード認識信号を受信した場合（アク
ティブな場合）には、データバス及びアドレスバスの信
号を外部に出力するように構成された遊技機用プログラ
ム解読防止機能付きセキュリティチップにより本目的を
達成する。
【０００５】
【作用】通常のモードでは、ＣＰＵは外部メモリーに格
納された暗号化ユーザープログラムを復号化回路で読み
込むと共に所定のキーコードに基づき復号化し、復号化
されたユーザープログラムをプログラム実行用メモリー
に格納した後に、ユーザープログラムを実行することに
より遊技機の制御を行う。このユーザープログラムの実
行中は、命令フェッチ時にＣＰＵの制御バス及びアドレ
スバスから命令フェッチ認識回路が命令フェッチを認識
し、入出力バッファ制御回路に対して命令フェッチ認識
信号（アクティブ又はインアクティブ）を出力する。入
出力バッファ制御回路では、命令フェッチ認識信号がア
クティブになった場合にアドレス出力バッファに対しア
ドレス出力制御信号を出力し、データ入出力バッファに
対しデータ出力制御信号を出力し命令フェッチの際には
外部に対してデータを出力しないように制御する。そし
て、命令フェッチ以外の時には、命令フェッチ認識信号
がアクティブではないので、入出力バッファ制御回路で
は、アドレス出力バッファに対しアドレス出力制御信号
を出力せず、データ入出力バッファに対しデータ出力制
御信号を出力しないので外部に対してデータを出力可能
状態となる。第三者検査機関がロジックアナライザやス
テートアナライザ等の測定器を用いて検査を行う際に
は、命令フェッチ時でも外部に信号が出力されるように
外部検査装置を用いて電源立ち上げ後のリセット時に外
部から検査コードを入力する。この際にＣＰＵ制御信号
の端子から同期信号を入力し検査コードをラッチする。
検査モード認識回路では、内部の固定された検査コード
と比較しこれが一致している場合には検査モードと認識
し検査モード認識信号（アクティブ又はインアクティ
ブ）を入出力バッファ制御回路に出力する。入出力バッ
ファ制御回路では、検査モード信号がアクティブな時に
は、命令フェッチ認識信号がアクティブになった場合で
も外部にアドレスバス及びデータバスの信号が出力され
るように動作する。
納された暗号化ユーザープログラムを復号化回路で読み
込むと共に所定のキーコードに基づき復号化し、復号化
されたユーザープログラムをプログラム実行用メモリー
に格納した後に、ユーザープログラムを実行することに
より遊技機の制御を行う。このユーザープログラムの実
行中は、命令フェッチ時にＣＰＵの制御バス及びアドレ
スバスから命令フェッチ認識回路が命令フェッチを認識
し、入出力バッファ制御回路に対して命令フェッチ認識
信号（アクティブ又はインアクティブ）を出力する。入
出力バッファ制御回路では、命令フェッチ認識信号がア
クティブになった場合にアドレス出力バッファに対しア
ドレス出力制御信号を出力し、データ入出力バッファに
対しデータ出力制御信号を出力し命令フェッチの際には
外部に対してデータを出力しないように制御する。そし
て、命令フェッチ以外の時には、命令フェッチ認識信号
がアクティブではないので、入出力バッファ制御回路で
は、アドレス出力バッファに対しアドレス出力制御信号
を出力せず、データ入出力バッファに対しデータ出力制
御信号を出力しないので外部に対してデータを出力可能
状態となる。第三者検査機関がロジックアナライザやス
テートアナライザ等の測定器を用いて検査を行う際に
は、命令フェッチ時でも外部に信号が出力されるように
外部検査装置を用いて電源立ち上げ後のリセット時に外
部から検査コードを入力する。この際にＣＰＵ制御信号
の端子から同期信号を入力し検査コードをラッチする。
検査モード認識回路では、内部の固定された検査コード
と比較しこれが一致している場合には検査モードと認識
し検査モード認識信号（アクティブ又はインアクティ
ブ）を入出力バッファ制御回路に出力する。入出力バッ
ファ制御回路では、検査モード信号がアクティブな時に
は、命令フェッチ認識信号がアクティブになった場合で
も外部にアドレスバス及びデータバスの信号が出力され
るように動作する。
【０００６】
【発明の実施の形態】以下に本発明を図示された実施例
に従って詳細に説明する。図１において１は暗号化され
たユーザープログラムを格納するための外付暗号化プロ
グラム格納メモリー（ＲＯＭ）であり、該ＲＯＭ１はセ
キュリティチップＡの復号化回路２と接続されている。
この復号化回路２にはＲＯＭ１の暗号化プログラムを解
読するための所定のキーコード及び復号化のためのプロ
グラムが組み込まれている。３は復号化回路２で復号化
されたユーザープログラムを実行するために格納するた
めのチップ内蔵のプログラム実行用メモリー（ＥＥＰＲ
ＯＭ又はフラッシュメモリー）であり、該プログラム実
行用メモリー３は内部アドレスバス４と内部データバス
５と接続されており、中央処理装置（ＣＰＵ）７からの
読み出し命令に従い内部アドレスバス５に対して信号を
出力するように構成されている。ＣＰＵ７は内部アドレ
スバス５及びＣＰＵ制御バス６に対して信号を発し、内
部データバス４から信号（データ）を受信するように構
成されている。
に従って詳細に説明する。図１において１は暗号化され
たユーザープログラムを格納するための外付暗号化プロ
グラム格納メモリー（ＲＯＭ）であり、該ＲＯＭ１はセ
キュリティチップＡの復号化回路２と接続されている。
この復号化回路２にはＲＯＭ１の暗号化プログラムを解
読するための所定のキーコード及び復号化のためのプロ
グラムが組み込まれている。３は復号化回路２で復号化
されたユーザープログラムを実行するために格納するた
めのチップ内蔵のプログラム実行用メモリー（ＥＥＰＲ
ＯＭ又はフラッシュメモリー）であり、該プログラム実
行用メモリー３は内部アドレスバス４と内部データバス
５と接続されており、中央処理装置（ＣＰＵ）７からの
読み出し命令に従い内部アドレスバス５に対して信号を
出力するように構成されている。ＣＰＵ７は内部アドレ
スバス５及びＣＰＵ制御バス６に対して信号を発し、内
部データバス４から信号（データ）を受信するように構
成されている。
【０００７】８はＣＰＵ７の命令フェッチ状態を認識す
るための命令フェッチ認識回路であり、該回路８は内部
アドレスバス５及びＣＰＵ制御バス６から命令フェッチ
を認識し、入出力バッファ制御回路９に対して命令フェ
ッチ認識信号を出力するように構成されている。
るための命令フェッチ認識回路であり、該回路８は内部
アドレスバス５及びＣＰＵ制御バス６から命令フェッチ
を認識し、入出力バッファ制御回路９に対して命令フェ
ッチ認識信号を出力するように構成されている。
【０００８】１０は内部データバス４及びＣＰＵ制御バ
ス６と接続された検査モード認識回路であり、該回路１
０は検査を行う際には命令フェッチ時でも外部データバ
ス２０及び外部アドレスバス２１に信号が出力されるよ
うに外部検査装置２４を用いて電源立ち上げ後のリセッ
ト時（リセット信号が入出力バッファ制御回路９に入力
されておりデータ入出力バッファ１２へは外部からの入
力が可能となる）に外部データバス２１から検査コード
を入力し、この際にＣＰＵの制御信号の端子から同期信
号を入力し検査コードをラッチする。そして内部に固定
された検査コードと比較し一致している場合に検査モー
ド認識信号を入出力バッファ制御回路９に出力するよう
に構成されている。尚、前記ＣＰＵ７、検査モード認識
回路１０及び入出力バッファ制御回路９は、図示しない
リセット回路と接続されておりこれらの回路にはリセッ
ト信号Ｒが入力されるように構成されている。
ス６と接続された検査モード認識回路であり、該回路１
０は検査を行う際には命令フェッチ時でも外部データバ
ス２０及び外部アドレスバス２１に信号が出力されるよ
うに外部検査装置２４を用いて電源立ち上げ後のリセッ
ト時（リセット信号が入出力バッファ制御回路９に入力
されておりデータ入出力バッファ１２へは外部からの入
力が可能となる）に外部データバス２１から検査コード
を入力し、この際にＣＰＵの制御信号の端子から同期信
号を入力し検査コードをラッチする。そして内部に固定
された検査コードと比較し一致している場合に検査モー
ド認識信号を入出力バッファ制御回路９に出力するよう
に構成されている。尚、前記ＣＰＵ７、検査モード認識
回路１０及び入出力バッファ制御回路９は、図示しない
リセット回路と接続されておりこれらの回路にはリセッ
ト信号Ｒが入力されるように構成されている。
【０００９】入出力バッファ制御回路９は、アドレス出
力バッファ１１、データ入出力バッファ１２及び制御信
号入出力バッファ１３と接続されており、それぞれに対
してアドレス出力制御信号、データ出力制御信号及びＣ
ＰＵ制御信号出力制御信号を出力する。この入出力バッ
ファ制御回路９は、前記命令フェッチ認識回路８及び検
査モード認識回路１０から命令フェッチ認識信号Ｐ及び
検査モード認識信号Ｓにより前記アドレス出力バッファ
１１、データ入出力バッファ１２及び制御信号入出力バ
ッファ１３を制御している。 （１）命令フェッチ認識信号に関してすなわち、命令フ
ェッチ認識信号Ｐがアクティブになった時には、データ
入出力バッファ１２及び制御信号入出力バッファ１３に
対してそれぞれアドレス出力制御信号及びデータ出力制
御信号を出力し、命令フェッチの際にが外部バスを介し
てデータ等を出力しないように制御する。フェッチ以外
の時には、制御信号が出力されないが、内部データバス
上にデータが存在しない。 （２）検査モード認識信号に関して検査モード認識回路
１０で検査コードが一致していると判定された時には、
入出力バッファ制御回路９に対して検査モード認識信号
Ｓがアクティブな状態となり、前記命令フェッチ認識信
号Ｐのアクティブの有無にかかわらず、データ入出力バ
ッファ１２及び制御信号入出力バッファ１３から外部バ
スを介して信号が出力されるように制御される。
力バッファ１１、データ入出力バッファ１２及び制御信
号入出力バッファ１３と接続されており、それぞれに対
してアドレス出力制御信号、データ出力制御信号及びＣ
ＰＵ制御信号出力制御信号を出力する。この入出力バッ
ファ制御回路９は、前記命令フェッチ認識回路８及び検
査モード認識回路１０から命令フェッチ認識信号Ｐ及び
検査モード認識信号Ｓにより前記アドレス出力バッファ
１１、データ入出力バッファ１２及び制御信号入出力バ
ッファ１３を制御している。 （１）命令フェッチ認識信号に関してすなわち、命令フ
ェッチ認識信号Ｐがアクティブになった時には、データ
入出力バッファ１２及び制御信号入出力バッファ１３に
対してそれぞれアドレス出力制御信号及びデータ出力制
御信号を出力し、命令フェッチの際にが外部バスを介し
てデータ等を出力しないように制御する。フェッチ以外
の時には、制御信号が出力されないが、内部データバス
上にデータが存在しない。 （２）検査モード認識信号に関して検査モード認識回路
１０で検査コードが一致していると判定された時には、
入出力バッファ制御回路９に対して検査モード認識信号
Ｓがアクティブな状態となり、前記命令フェッチ認識信
号Ｐのアクティブの有無にかかわらず、データ入出力バ
ッファ１２及び制御信号入出力バッファ１３から外部バ
スを介して信号が出力されるように制御される。
【００１０】２４は、ユーザープログラムの内容を第三
者検査機関等が解析するためのロジックアナライザー、
ステートアナライザー等の測定機能とセキュリティチッ
プに対して検査コードを出力する機能を有する検査装置
であり、該検査装置ではアドレス出力バッファ１１、デ
ータ入出力バッファ１２及び制御信号入出力バッファ１
３と接続した状態において遊技機の電源立上り後のリセ
ット時に、ＣＰＵ７の命令フェッチ時でない時にデータ
入出力バッファ１２から内部データバス５に検査コード
を入力する。入力された検査コードは、検査モード認識
回路１０にリセット信号が入力されていることからラッ
チできる状態となっており、ラッチした検査コードは回
路１０に固定された検査コードと比較が行われ、該検査
コードが一致していた時に、アクティブな検査モード認
識信号を入出力バッファ制御回路９に出力することにな
る。その結果検査装置には、正規の検査装置２４が接続
された状態で内部アドレスバス４、内部データバス５及
びＣＰＵ制御バス６から外部に対して開放された状態と
なり、アドレス出力バッファ１１、データ入出力バッフ
ァ１２及び制御信号入出力バッファ１３を介して、アド
レス、データ、制御データ等が入力されることになり、
検査装置はユーザープログラムの内容を確認することが
可能となる。
者検査機関等が解析するためのロジックアナライザー、
ステートアナライザー等の測定機能とセキュリティチッ
プに対して検査コードを出力する機能を有する検査装置
であり、該検査装置ではアドレス出力バッファ１１、デ
ータ入出力バッファ１２及び制御信号入出力バッファ１
３と接続した状態において遊技機の電源立上り後のリセ
ット時に、ＣＰＵ７の命令フェッチ時でない時にデータ
入出力バッファ１２から内部データバス５に検査コード
を入力する。入力された検査コードは、検査モード認識
回路１０にリセット信号が入力されていることからラッ
チできる状態となっており、ラッチした検査コードは回
路１０に固定された検査コードと比較が行われ、該検査
コードが一致していた時に、アクティブな検査モード認
識信号を入出力バッファ制御回路９に出力することにな
る。その結果検査装置には、正規の検査装置２４が接続
された状態で内部アドレスバス４、内部データバス５及
びＣＰＵ制御バス６から外部に対して開放された状態と
なり、アドレス出力バッファ１１、データ入出力バッフ
ァ１２及び制御信号入出力バッファ１３を介して、アド
レス、データ、制御データ等が入力されることになり、
検査装置はユーザープログラムの内容を確認することが
可能となる。
【００１１】尚、本実施例では、ユーザープログラム格
納メモリーを外部メモリーのもので構成したがこれに限
定されるものではなく、暗号化されたユーザープログラ
ムのチップ内部のメモリーに格納するように構成しても
良い。
納メモリーを外部メモリーのもので構成したがこれに限
定されるものではなく、暗号化されたユーザープログラ
ムのチップ内部のメモリーに格納するように構成しても
良い。
【００１２】
【発明の効果】以上述べたように本発明にかかるセキュ
リティチップは、従来のチップと異なり、検査時にのみ
内部データバス・アドレスバス等の信号を外部に出力す
るように構成していることから検査コードなしにはプロ
グラムの内容を確認することができない。また、暗号化
プログラム格納メモリーには、所定のキーコードの基に
暗号化された暗号化ユーザープログラムが格納されてい
るので、メモリー読み出したとしても復号化手法を知ら
なければ実質的に解読することができなし、解読された
ユーザープログラムの実行状況は、検査コードの入力な
しでは内容を把握することはできないので、ユーザープ
ログラムの機密性は担保される。さらに検査装置で検査
するプログラムが復号化されたものであるために外部デ
ータバス等で出力された信号に基づき簡単に検査するこ
とができる。
リティチップは、従来のチップと異なり、検査時にのみ
内部データバス・アドレスバス等の信号を外部に出力す
るように構成していることから検査コードなしにはプロ
グラムの内容を確認することができない。また、暗号化
プログラム格納メモリーには、所定のキーコードの基に
暗号化された暗号化ユーザープログラムが格納されてい
るので、メモリー読み出したとしても復号化手法を知ら
なければ実質的に解読することができなし、解読された
ユーザープログラムの実行状況は、検査コードの入力な
しでは内容を把握することはできないので、ユーザープ
ログラムの機密性は担保される。さらに検査装置で検査
するプログラムが復号化されたものであるために外部デ
ータバス等で出力された信号に基づき簡単に検査するこ
とができる。
【図１】 本発明にかかるチップの概略ブロック図であ
る。
る。
１ 暗号化プログラム格納メモリー（ＲＯＭ） ２ 復号化回路 ３ プログラム実行用メモリー ４ 内部データバス ５ 内部データバス ６ ＣＰＵ制御バス ７ 中央処理装置（ＣＰＵ） ８ 命令フェッチ認識回路 ９ 入出力バッファ制御回路 １０ 検査モード認識回路 １１ アドレス出力バッファ １２ データ入出力バッファ １３ 制御信号入出力バッファ ２０ 外部アドレスバス ２１ 外部データバス ２２ 外部ＣＰＵ制御バス ２４ 検査装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年７月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明の実施の形態】以下に本発明を図示された実施例
に従って詳細に説明する。図１において１は暗号化され
たユーザープログラムを格納するための外付暗号化プロ
グラム格納メモリー（ＲＯＭ）であり、該ＲＯＭ１はセ
キュリティチップＡの復号化回路２と接続されている。
この復号化回路２にはＲＯＭ１の暗号化プログラムを解
読するための所定のキーコード及び復号化のためのプロ
グラムが組み込まれている。３は復号化回路２で復号化
されたユーザープログラムを実行するために格納するた
めのチップ内蔵のプログラム実行用メモリー（ＥＥＰＲ
ＯＭ又はフラッシュメモリー）であり、該プログラム実
行用メモリー３は内部アドレスバス４と内部データバス
５と接続されており、中央処理装置（ＣＰＵ）７からの
読み出し命令に従い内部データバス５に対して信号を出
力するように構成されている。ＣＰＵ７は内部アドレス
バス４及びＣＰＵ制御バス６に対して信号を発し、内部
データバス５から信号（データ）を受信するように構成
されている。
に従って詳細に説明する。図１において１は暗号化され
たユーザープログラムを格納するための外付暗号化プロ
グラム格納メモリー（ＲＯＭ）であり、該ＲＯＭ１はセ
キュリティチップＡの復号化回路２と接続されている。
この復号化回路２にはＲＯＭ１の暗号化プログラムを解
読するための所定のキーコード及び復号化のためのプロ
グラムが組み込まれている。３は復号化回路２で復号化
されたユーザープログラムを実行するために格納するた
めのチップ内蔵のプログラム実行用メモリー（ＥＥＰＲ
ＯＭ又はフラッシュメモリー）であり、該プログラム実
行用メモリー３は内部アドレスバス４と内部データバス
５と接続されており、中央処理装置（ＣＰＵ）７からの
読み出し命令に従い内部データバス５に対して信号を出
力するように構成されている。ＣＰＵ７は内部アドレス
バス４及びＣＰＵ制御バス６に対して信号を発し、内部
データバス５から信号（データ）を受信するように構成
されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】８はＣＰＵ７の命令フェッチ状態を認識す
るための命令フェッチ認識回路であり、該回路８は内部
アドレスバス４及びＣＰＵ制御バス６から命令フェッチ
を認識し、入出力バッファ制御回路９に対して命令フェ
ッチ認識信号を出力するように構成されている。
るための命令フェッチ認識回路であり、該回路８は内部
アドレスバス４及びＣＰＵ制御バス６から命令フェッチ
を認識し、入出力バッファ制御回路９に対して命令フェ
ッチ認識信号を出力するように構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】１０は内部データバス５及びＣＰＵ制御バ
ス６と接続された検査モード認識回路であり、該回路１
０は検査を行う際には命令フェッチ時でも外部データバ
ス２０及び外部アドレスバス２１に信号が出力されるよ
うに外部検査装置２４を用いて電源立ち上げ後のリセッ
ト時（リセット信号が入出力バッファ制御回路９に入力
されておりデータ入出力バッファ１２へは外部からの入
力が可能となる）に外部データバス２１から検査コード
を入力し、この際にＣＰＵの制御信号の端子から同期信
号を入力し検査コードをラッチする。そして内部に固定
された検査コードと比較し一致している場合に検査モー
ド認識信号を入出力バッファ制御回路９に出力するよう
に構成されている。尚、前記ＣＰＵ７、検査モード認識
回路１０及び入出力バッファ制御回路９は、図示しない
リセット回路と接続されておりこれらの回路にはリセッ
ト信号Ｒが入力されるように構成されている。
ス６と接続された検査モード認識回路であり、該回路１
０は検査を行う際には命令フェッチ時でも外部データバ
ス２０及び外部アドレスバス２１に信号が出力されるよ
うに外部検査装置２４を用いて電源立ち上げ後のリセッ
ト時（リセット信号が入出力バッファ制御回路９に入力
されておりデータ入出力バッファ１２へは外部からの入
力が可能となる）に外部データバス２１から検査コード
を入力し、この際にＣＰＵの制御信号の端子から同期信
号を入力し検査コードをラッチする。そして内部に固定
された検査コードと比較し一致している場合に検査モー
ド認識信号を入出力バッファ制御回路９に出力するよう
に構成されている。尚、前記ＣＰＵ７、検査モード認識
回路１０及び入出力バッファ制御回路９は、図示しない
リセット回路と接続されておりこれらの回路にはリセッ
ト信号Ｒが入力されるように構成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 暗号化プログラム格納メモリー（ＲＯＭ） ２ 復号化回路 ３ プログラム実行用メモリー ４ 内部アドレスバス ５ 内部データバス ６ ＣＰＵ制御バス ７ 中央処理装置（ＣＰＵ） ８ 命令フェッチ認識回路 ９ 入出力バッファ制御回路 １０ 検査モード認識回路 １１ アドレス出力バッファ １２ データ入出力バッファ １３ 制御信号入出力バッファ ２０ 外部アドレスバス ２１ 外部データバス ２２ 外部ＣＰＵ制御バス ２４ 検査装置
Claims (1)
- 【請求項１】 暗号化ユーザープログラムを読み込むと
共に所定のキーコードに基づきプログラムを復号化する
復号化回路と、該復号化回路で復号化されたプログラム
を格納するためのプログラム実行用メモリーと、該プロ
グラム実行用メモリーとアドレスバス及びデータバスを
介して接続された中央処理装置（ＣＰＵ）と、該ＣＰＵ
と制御バス及びアドレスバスを介して接続された命令フ
ェッチ認識回路と、制御バス及びデータバスを介して接
続された検査モード認識回路と、前記命令フェッチ認識
回路から命令フェッチ認識信号を受信し、前記検査モー
ド認識回路から検査モード認識信号を受信する入出力バ
ッファ制御回路と、前記入出力バッファ制御回路からア
ドレス出力制御信号を受信すると共にアドレスバスの信
号を受信するアドレス出力バッファと、前記入出力バッ
ファ制御回路からデータ出力信号を受信すると共にアド
レスバスと送受信するデータ入出力バッファと、前記入
出力バッファ制御回路からＣＰＵ制御信号出力制御信号
を受信すると共にＣＰＵ制御バスと送受信する制御信号
入出力バッファとからなり、前記命令フェッチ認識回路
がＣＰＵの命令フェッチを認識して入出力バッファ制御
回路に対して命令フェッチ認識信号を出力するように構
成され、前記入出力バッファ制御回路が命令フェッチ認
識信号がアクティブな時には、外部に出力しないように
各出力バッファに対してデータ出力を制限し、該命令フ
ェッチ認識信号がアクティブでないときにはデータ入出
力バッファに対してアドレス出力制御信号をデータ入出
力バッファに対してデータ出力制御信号を出力するよう
に構成され、前記検査モード認識回路が、データ入出力
バッファ及び制御信号入出力バッファを介して外部から
検査コードが入力され、この検査コードが正規のものと
認識した時にのみ入出力バッファ制御回路に対してアク
ティブな検査モード認識信号を出力するように構成さ
れ、前記入出力バッファ制御回路は検査モード認識信号
を受信した場合（アクティブな場合）には、データバス
及びアドレスバスの信号を外部に出力するように構成さ
れていることを特徴とする遊技機用プログラム解読防止
機能付きセキュリティチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24084896A JP3950186B2 (ja) | 1996-09-11 | 1996-09-11 | 遊技機用プログラム解読防止機能付きセキュリティチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24084896A JP3950186B2 (ja) | 1996-09-11 | 1996-09-11 | 遊技機用プログラム解読防止機能付きセキュリティチップ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007080263A Division JP4523613B2 (ja) | 2007-03-26 | 2007-03-26 | 遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091426A true JPH1091426A (ja) | 1998-04-10 |
| JP3950186B2 JP3950186B2 (ja) | 2007-07-25 |
Family
ID=17065617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24084896A Expired - Fee Related JP3950186B2 (ja) | 1996-09-11 | 1996-09-11 | 遊技機用プログラム解読防止機能付きセキュリティチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3950186B2 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000137609A (ja) * | 1998-10-29 | 2000-05-16 | Sophia Co Ltd | 遊技用演算処理装置及び遊技用演算処理方法 |
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| JP2004024586A (ja) * | 2002-06-26 | 2004-01-29 | Sankyo Kk | 遊技機 |
| JP2004024545A (ja) * | 2002-06-25 | 2004-01-29 | Sankyo Kk | 遊技機 |
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| JP2004024450A (ja) * | 2002-06-24 | 2004-01-29 | Sankyo Kk | 遊技機 |
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| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
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| JP2019122878A (ja) * | 2019-05-14 | 2019-07-25 | 株式会社三洋物産 | 遊技機 |
-
1996
- 1996-09-11 JP JP24084896A patent/JP3950186B2/ja not_active Expired - Fee Related
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| JP2019122878A (ja) * | 2019-05-14 | 2019-07-25 | 株式会社三洋物産 | 遊技機 |
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| Publication number | Publication date |
|---|---|
| JP3950186B2 (ja) | 2007-07-25 |
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