JP2002244757A

JP2002244757A - 半導体回路

Info

Publication number: JP2002244757A
Application number: JP2001042445A
Authority: JP
Inventors: Fumio Kubono; 文夫久保野; Masahiro Sueyoshi; 正弘末吉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-02-19
Filing date: 2001-02-19
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】実行するプログラムの秘匿性を高めることが
できる半導体回路を提供する。【解決手段】ＣＰＵ３７が、秘匿性のあるモジュール
ＰＭ＿１を実行する場合に、ＣＰＵ３７が内部メモリ３
２にアクセスしている間、スイッチ回路３４および選択
回路３６を非接続状態にして、半導体チップ３１の外部
からＣＰＵデータバス４０へのアクセスを遮断する。一
方、ＣＰＵ３７が内部メモリ３２にアクセスしていない
間は、スイッチ回路３４および選択回路３６を接続状態
にして、外部からのアクセスを許可する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、実行するプログラ
ムの秘匿性を保つことができる半導体回路に関する。

【０００２】

【従来の技術】図８は、一般的なコンピュータ１の基本
構成を示している。図８に示すコンピュータ１では、Ｃ
ＰＵ２はメモリ３から読み出したプログラムの命令およ
びデータを用いて処理を行う。ＣＰＵ２は、メモリ３上
のアクセスを行うアドレスをアドレスバス４上に出力す
る。また、ＣＰＵ２は、制御信号Ｓ２によって、メモリ
３から読み出しを行うか、書き込みを行うかを指示す
る。メモリ３に記憶されたモジュールＡ、モジュール
Ｂ、モジュールＣはそれぞれが特定の機能を有するプロ
グラムの処理単位である。デバッガ５は、プログラムの
開発時にＣＰＵ２の動作を確認するもので、ＨＡＬＴ信
号によりＣＰＵ２の動作を一時的に停止し、ＣＰＵ２の
内部情報を読み出し、その情報をプログラム開発者に伝
える。

【０００３】ところで、近年、金銭情報を電子的に置き
換えた電子マネーや、クレジット・カードなどをＩＣカ
ードを用いて実現している。このような用途に用いられ
るコンピュータには、図８に示した構成が広く利用され
ている。このようなコンピュータでは、その用途の性質
から、取り扱うデータやそれらのデータの取り扱い手順
の秘匿性は特に重要である。また、１台のコンピュータ
で、複数の用途に対応する必要があり、複数のアプリケ
ーションプログラムを動作させることが予想される。

【０００４】

【発明が解決しようとする課題】しかしながら、複数の
アプリケーションプログラムを１台のコンピュータで動
作させた場合に、以下に示すような問題がある。例え
ば、図８において、モジュールＡが、モジュールＢやモ
ジュールＣが使用する基本的な機能を持っているとす
る。ここで、モジュールＡ内に含んでいる基本機能の手
順が秘密性の高いものであるとする。このような場合、
モジュールＡは基本機能であるため、モジュールＢやモ
ジュールＣの開発者に対して、プログラムの開発ができ
るような環境を整えておく必要がある。この手段の一つ
として、ライブラリを配布する方法がある。これは、高
級言語と機械語の中間的な言語（通常アセンブリ語とよ
ばれる）で表現されるが、解析は比較的容易であり、秘
匿したいプログラムの処理手順が知れられてしまう可能
性が高い。また、別の手段として、あらかじめメモリ３
上に基本モジュール（本例ではモジュールＡ）を格納し
ておき、開発者は、ライブラリとして利用するのではな
く、特定の場所に、基本モジュールが存在するものとし
て、ソフトウェアの開発を行うものである。しかし、こ
の手段であっても、モジュールＢ，Ｃの開発者が、メモ
リ３上に格納されたモジュールＡを読み出すことは、そ
れほど難しくないという問題がある。このとき、読み出
された内容は、ＣＰＵ２が実行するレベルである機械語
であるが、機械語をアセンブリ言語に変換するツールも
存在し、手順を解析することは比較的容易に出来る。ま
た、モジュールＢ，Ｃの開発者がプログラムの開発段階
において、モジュールＡの実行途中でＣＰＵ２の実行を
一時停止することで、取り扱っているデータや、その内
容を知ることで、モジュールＡのプログラムの処理手順
を全て知り得るという問題がある。

【０００５】本発明は上述した従来技術の問題点に鑑み
てなされ、実行するプログラムの秘匿性を高めることが
できる半導体回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上述した従来技術の問題
点を解決するために、第１の発明の半導体回路は、プロ
グラムを実行する半導体回路であって、第１の伝送路
と、前記プログラムを実行するための命令またはデータ
を記憶する記憶回路と、前記第１の伝送路を介して前記
記憶回路から読み出した前記命令に基づいて動作する演
算回路と、第１の制御信号に基づいて前記第１の伝送路
と前記記憶回路との間を接続状態および非接続状態の何
れか一方にする第１の接続切換回路と、第２の制御信号
に基づいて、当該半導体回路の外部の第２の伝送路と前
記第１の伝送路との間を接続状態および非接続状態の何
れか一方にする第２の接続切換回路と、接続を指示する
前記第１の制御信号を前記第１の接続切換回路に出力す
るときに、非接続を指示する前記第２の制御信号を前記
第２の接続切換回路に出力し、非接続を指示する前記第
１の制御信号を前記第１の接続切換回路に出力するとき
に、接続を指示する前記第２の制御信号を前記第２の接
続切換回路に出力する接続制御回路とを有する。

【０００７】第１の発明の半導体回路の作用は以下のよ
うになる。接続制御回路によって、第１の接続切換回路
が接続状態のときに、第２の接続切換回路が非接続状態
にされる。また、接続制御回路によって、第１の接続切
換回路が非接続状態のときに、第２の接続切換回路が接
続状態にされる。すなわち、第１の接続切換回路および
第２の接続切換回路の双方が同時に接続状態になること
はない。そのため、第１の接続切換回路が接続状態のと
きに、すなわち、演算回路が、前記第１の伝送路を介し
て記憶回路にアクセスしているときに、その動作が半導
体回路の外部から監視されたり、記憶回路が改竄される
ことはない。

【０００８】また、第１の発明の半導体回路は、好まし
くは、前記第２の接続切換回路は、前記第２の伝送路を
介して、前記半導体回路の外部にある記憶装置に接続さ
れている。

【０００９】また、第１の発明の半導体回路は、好まし
くは、前記接続制御回路は、前記演算回路が前記記憶回
路から命令を読み出す場合に、接続を指示する前記第１
の制御信号を前記第１の接続切換回路に出力し、非接続
を指示する前記第２の制御信号を前記第２の接続切換回
路に出力する。

【００１０】また、第１の発明の半導体回路は、好まし
くは、前記演算回路は、実行する命令の種類を示す信号
を第３の伝送路に出力し、当該命令によってアクセスを
行う記憶領域のアドレスを第４の伝送路に出力し、前記
接続制御回路は、前記第３の伝送路および前記第４の伝
送路を監視し、前記演算回路がフェッチ命令を実行し、
かつ、前記記憶回路にアクセスを行うと判断した場合
に、接続を指示する前記第１の制御信号を前記第１の接
続切換回路に出力し、非接続を指示する前記第２の制御
信号を前記第２の接続切換回路に出力する。

【００１１】また、第１の発明の半導体回路は、好まし
くは、前記記憶回路は、前記プログラムを実行するため
の機能モジュールであって、それぞれ先頭に位置する非
接続解除命令と、末尾に位置する非接続開始命令とを含
む複数の命令をそれぞれ格納した複数の機能モジュール
を記憶し、前記接続制御回路は、前記演算回路が前記非
接続解除命令を実行すると前記接続を指示する前記第１
の制御信号を前記第１の接続切換回路に出力し、前記演
算回路が前記非接続開始命令を実行すると前記非接続を
指示する前記第１の制御信号を前記第１の接続切換回路
に出力する。

【００１２】また、第１の発明の半導体回路は、好まし
くは、前記接続制御回路は、前記演算回路が前記非接続
解除命令を実行してから次に前記非接続開始命令を実行
するまで、前記第１の伝送路と前記記憶回路との間を継
続して接続状態にするように前記第１の制御信号を前記
第１の接続切換回路に出力する。

【００１３】また、第１の発明の半導体回路は、好まし
くは、前記演算回路の内部状態の読み出し要求と、当該
内部状態の書き換え要求と、前記演算回路の動作停止要
求との少なくとも一つを発行する外部装置と接続され、
第３の制御信号に基づいて、前記読み出し要求、前記書
き換え要求および前記動作停止要求を前記演算回路に出
力するか否かを決定する第３の接続切換回路をさらに有
し、前記接続制御回路は、接続を指示する前記第１の制
御信号を前記第１の接続切換回路に出力するときに、前
記読み出し要求、前記書き換え要求および前記動作停止
要求を前記演算回路に出力しないことを指示する前記第
３の制御信号を前記第３の接続切換回路に出力し、非接
続を指示する前記第１の制御信号を前記第１の接続切換
回路に出力するときに、前記読み出し要求、前記書き換
え要求および前記動作停止要求を前記演算回路に出力す
ることを指示する前記第３の制御信号を前記第３の接続
切換回路に出力する。

【００１４】また、第２の発明の半導体回路は、プログ
ラムを実行する半導体回路であって、前記プログラムの
暗号化された命令またはデータを記憶し、当該半導体回
路の外部の第１の伝送路を介して記憶装置に出力するデ
ータを暗号化し、前記第１の伝送路を介して前記記憶装
置から入力した暗号化された命令またはデータを復号す
る暗号化復号回路と、前記復号された命令またはデータ
を用いて演算を行う演算回路と、制御信号に基づいて、
前記半導体回路の外部の第２の伝送路と、前記演算回路
との間の通信を許否を選択する選択回路と、前記演算回
路が、前記プログラムの命令またはデータを用いて処理
を行っている間、前記第２の伝送路と前記演算回路との
間の通信を不許可にすることを指示する前記制御信号を
前記選択回路に出力する制御回路とを有する。

【００１５】また、第２の発明の半導体回路の作用は以
下のようになる。第２の発明では、演算回路が外部の記
憶装置のプログラムの命令またはデータを用いて処理を
行っている間、制御回路によって、第２の伝送路と演算
回路との間の通信が不許可にされる。そのため、当該プ
ログラムが秘匿性が保たれる。また、外部の記憶装置に
は、暗号化された状態で前記プログラムが記憶され、半
導体回路内で暗号化復号回路によって復号されるため、
第１の伝送路をスローブしても、命令およびデータの秘
匿性は失われない。

【００１６】また、第２の発明の半導体回路は、好まし
くは、前記選択回路は、前記第２の伝送路に接続された
外部装置であって、前記演算回路の内部状態の読み出し
要求と、当該内部状態の書き換え要求と、前記演算回路
に動作停止要求との少なくとも一つを発行する外部装置
と、前記演算回路との間の通信に介在する。

【００１７】また、第２の発明の半導体回路は、好まし
くは、前記暗号化復号回路は、前記プログラムを構成す
る機能モジュールを所定の鍵情報を用いて暗号化し、当
該機能モジュールの暗号化に用いた鍵情報を特定する鍵
特定情報を平文で生成し、当該鍵特定情報を、前記暗号
化した機能モジュールと対応付けて前記記憶装置に出力
する。

【００１８】また、第２の発明の半導体回路は、好まし
くは、前記暗号化復号回路は、前記暗号化に用いた複数
の鍵情報を保持し、前記記憶装置から入力した前記鍵特
定情報に基づいて特定した前記鍵情報を用いて、前記第
２の伝送路を介して記憶装置から入力した前記機能モジ
ュールを復号する。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。第１実施形態図１は、本発明の実施形態の半導体チップ３１の構成図
である。図１に示すように、半導体チップ３１は、内部
メモリ３２、スイッチ回路３３、スイッチ回路３４、判
定回路３５、選択回路３６およびＣＰＵ３７を有する。
内部メモリ３２、スイッチ回路３３、スイッチ回路３
４、判定回路３５およびＣＰＵ３７は、ＣＰＵデータバ
ス４０に接続されている。内部メモリ３２、判定回路３
５およびＣＰＵ３７は、アドレスバス４１に接続されて
いる。内部メモリ３２、判定回路３５およびＣＰＵ３７
は、信号線４２に接続されている。また、内部メモリ３
２は、内部データバス４３にさらに接続されている。ま
た、スイッチ回路３４は、さらに外部データバス４４を
介して外部メモリ６０に接続されている。また、選択回
路３６は、さらに外部データバス４５を介してデバッガ
６１に接続されている。

【００２０】ここで、半導体チップ３１が第１の発明の
半導体回路に対応し、ＣＰＵデータバス４０が第１の半
導体回路の第１の伝送路に対応し、プログラムモジュー
ルＰＭ＿１が第１の発明のプログラムを実行する命令な
どに対応し、内部メモリ３２が第１の発明の記憶回路に
対応し、ＣＰＵ３７が第１の発明の演算回路に対応し、
スイッチ回路３３が第１の発明の第１の接続切換回路に
対応し、スイッチ回路３４が第１の発明の第２の接続切
換回路に対応し、判定回路３５が第１の発明の接続制御
回路に対応し、選択回路３６が第１の発明の第３の接続
切換回路に対応し、外部メモリ６０が第１の発明の記憶
装置に対応し、デバッガ６１が第１の発明の外部装置に
対応している。また、信号線４２が第１の発明の第３の
伝送路に対応し、アドレスバス４１が第１の発明の第４
の伝送路に対応している。また、判定結果信号Ｓ３５ａ
が第１の発明の第１の制御信号に対応し、判定結果信号
Ｓ３５ｂが第１の発明の第２の制御信号に対応し、判定
結果信号Ｓ３５ｃが第１の発明の第３の制御信号に対応
している。

【００２１】図２は、図１に示す半導体チップ３１のソ
フトウェア構成を説明するための図である。図２におい
て、最下層は、ハードウェア層であり、図１に示す半導
体チップ３１のハードウェアの構成要素である。ハード
ウェア層の上には通信ドライバ層が位置する。通信ドラ
イバ層には、通信制御を行う通信ドライバ層が位置す
る。通信ドライバ層のプログラムは、通常、不揮発性メ
モリ内に記憶される。通信ドライバ層の上には、半導体
チップ３１の動作の根幹となるプログラムを提供するオ
ペレーティング・システム（ＯＳ）層がある。ＯＳ層
は、最上位のアプリケーション（ＡＰ）層に対して、下
位層と比較してより上位概念のサービスを提供する。ま
た、ＯＳ層の上には、半導体チップ３１が実現する具体
的な機能（サービス）を規定するＡＰ層がある。ＡＰ層
には、例えば、図１に示すプログラムモジュールＰＭ＿
１，ＰＭ＿２，ＰＭ＿３によって実現されるアプリケー
ションプログラムＡＰ１、ＡＰ２、ＡＰ３が存在する。

【００２２】内部メモリ３２は、図２に示すアプリケー
ションプログラムＡＰ１のプログラムモジュールＰＭ＿
１を記憶している。図３は、プログラムモジュールＰＭ
＿１の構成を説明するための図である。図３に示すよう
に、プログラムモジュールＰＭ＿１は、複数の機能モジ
ュールから構成される。図３では、ｎ個の機能モジュー
ルＦＭ＿１〜ＦＭ＿ｎから構成される場合を示してい
る。図３に示すように、各機能モジュールＦＭ＿１〜Ｆ
Ｍ＿ｎの先頭の命令（コード）はロック解除命令になっ
ており、末尾の命令はロック命令になっている。ここ
で、ロック命令は、次にロック解除命令があるまでスイ
ッチ回路３３を接続状態に保持することを後述する判定
回路３５に指示する命令である。また、ロック解除命令
は、スイッチ回路３３を非接続状態に切り換えることを
指示する命令である。

【００２３】スイッチ回路３３は、ＣＰＵデータバス４
０と内部データバス４３との間に介在している。スイッ
チ回路３３は、判定回路３５から入力した判定結果信号
Ｓ３５ａに基づいて、接続状態および非接続状態の何れ
か一方になる。

【００２４】スイッチ回路３４は、ＣＰＵデータバス４
０と外部データバス４４との間に介在している。スイッ
チ回路３４は、判定回路３５からの判定結果信号Ｓ３５
ｂに基づいて、接続状態および非接続状態の何れか一方
になる。

【００２５】判定回路３５は、アドレスバス４１および
信号線４２を監視し、ＣＰＵ３７がアドレスバス４１に
出力したアドレス信号が内部メモリ３２内のプログラム
モジュールＰＭ＿１が記憶されているアドレスを示し、
且つ、ＣＰＵ３７が信号線４２に出力した命令種類指示
信号Ｓ３７ａがフェッチを示している場合に、接続を指
示する判定結果信号Ｓ３５ａを生成し、それ以外の場合
に非接続を指示する判定結果信号Ｓ３５ａを生成する。
判定回路３５は、判定結果信号Ｓ３５ａをスイッチ回路
３３に出力する。

【００２６】また、判定回路３５は、接続を指示する判
定結果信号Ｓ３５ａを生成する場合に、非接続を指示す
る判定結果信号Ｓ３５ｂを生成し、これをスイッチ回路
３４に出力する。また、判定回路３５は、非接続を指示
する判定結果信号Ｓ３５ａを生成する場合に、接続を指
示する判定結果信号Ｓ３５ｂを生成し、これをスイッチ
回路３４に出力する。

【００２７】また、判定回路３５は、接続を指示する判
定結果信号Ｓ３５ａを生成する場合に、無効／非接続を
指示する判定結果信号Ｓ３５ｃを生成し、これを選択回
路３６に出力する。また、判定回路３５は、非接続を指
示する判定結果信号Ｓ３５ａを生成する場合に、有効／
接続を指示する判定結果信号Ｓ３５ｃを生成し、これを
選択回路３６に出力する。

【００２８】また、判定回路３５は、ＣＰＵ３７が図３
に示すプログラムモジュールＰＭ＿１を実行中に、プロ
グラムモジュールＰＭ＿１内の機能モジュールが、他の
機能モジュールに含まれる分岐命令をＣＰＵ３７が実行
したことによって呼び出される場合に、当該呼び出し先
の機能モジュールの先頭に位置する命令を最初にフェッ
チを開始することを条件に（すなわち、呼び出し先の機
能モジュールの先頭の命令を指定した分岐命令が実行さ
れる場合に）、接続を指示する判定結果信号Ｓ３５ａを
スイッチ回路３３に出力する。

【００２９】図３を用いて説明したように、各機能モジ
ュールの先頭にはロック解除命令（第１の発明の非接続
解除命令）が位置するため、判定回路３５はロック解除
命令に基づいて、次にロック命令（第１の発明の非接続
開始命令）が実行されるまで、接続を指示する判定結果
信号Ｓ３５ａをスイッチ回路３３に出力する。このと
き、前述したように、スイッチ回路３４には非接続を指
示する判定結果信号Ｓ３５ｂが出されており、選択回路
３６には無効／非接続を指示する判定結果信号Ｓ３５ｃ
が出されているため、デバッガ６１によるＣＰＵ３７の
動作の一時停止やＣＰＵ３７からのＣＰＵ内部状態情報
の取得はできない。従って、図３に示す機能モジュール
ＦＭ＿１〜ＦＭ＿ｎは、外部メモリ６０に存在するプロ
グラムモジュールＰＭ＿２，ＰＭ＿３やデバッガ６１か
らアクセスを受けることはない。

【００３０】また、判定回路３５は、ＣＰＵ３７が図３
に示すプログラムモジュールＰＭ＿１を実行中に、プロ
グラムモジュールＰＭ＿１内の機能モジュールが、他の
機能モジュールに含まれる分岐命令をＣＰＵ３７が実行
したことによって呼び出される場合に、当該呼び出し先
の機能モジュールの先頭に位置する命令以外の命令を最
初にフェッチする場合には、非接続を指示する判定結果
信号Ｓ３５ａをスイッチ回路３３に出力する。また、こ
の場合に、判定回路３５は、例えば、ＣＰＵ３７の動作
を停止させたり、所定のエラー処理を行う。

【００３１】選択回路３６は、判定回路３５からの判定
結果信号Ｓ３５ｃが無効／非接続を示す場合には、デバ
ッガ６１から入力したＨＡＬＴ信号Ｓ６１ａ（第１の発
明の動作停止要求）を無効にしてＣＰＵ３７には出力し
ない。ここで、ＨＡＬＴ信号Ｓ６１ａは、ＣＰＵ３７の
動作を一時的に停止することを指示する信号である。選
択回路３６は、判定回路３５からの判定結果信号Ｓ３５
ｃが無効／非接続を示す場合には、デバッガ６１から入
力したＣＰＵ内部状態読み出し要求信号Ｓ６１ｂおよび
ＣＰＵ内部状態書き換え要求信号Ｓ６１ｃを無効にして
ＣＰＵ３７には出力しない。ここで、ＣＰＵ内部状態読
み出し要求信号Ｓ６１ｂは、ＣＰＵ３７の内部状態を示
す情報を要求する信号である。ＣＰＵ内部状態書き換え
要求信号Ｓ６１ｃは、ＣＰＵ３７の内部状態を示す情報
の書き換えを要求する信号である。

【００３２】一方、選択回路３６は、判定回路３５から
の判定結果信号Ｓ３５ｃが有効／接続を示す場合には、
デバッガ６１から入力したＨＡＬＴ信号Ｓ６１ａをＣＰ
Ｕ３７には出力する。選択回路３６は、判定回路３５か
らの判定結果信号Ｓ３５ｃが有効／接続を示す場合に
は、デバッガ６１から入力したＣＰＵ内部状態読み出し
要求信号Ｓ６１ｂおよびＣＰＵ内部状態書き換え要求信
号Ｓ６１ｃをＣＰＵ３７に出力する。また、選択回路３
６は、ＣＰＵ内部状態読み出し要求信号Ｓ６１ｂに応じ
てＣＰＵ３７から入力したＣＰＵ内部状態信号Ｓ３７ｄ
をデバッガ６１に出力する。

【００３３】ＣＰＵ３７は、アドレスバス４１に内部メ
モリ３２のアドレス、並びに信号線４２に実行中の命令
の種類を示す命令種類指示信号Ｓ３７ａを出力し、それ
に応じて、スイッチ回路３３およびＣＰＵデータバス４
０を介して内部メモリ３２から読み出したプログラムモ
ジュールＰＭ＿１の命令およびデータを用いて処理を行
う。また、ＣＰＵ３７は、アドレスバス４１に外部メモ
リ６０のアドレス、並びに信号線４２に命令種類指示信
号Ｓ３７ａを出力し、それに応じて外部データバス４
４、スイッチ回路３４およびＣＰＵデータバス４０を介
して外部メモリ６０から読み出したプログラムモジュー
ルＰＭ＿２，ＰＭ＿３の命令およびデータを用いて処理
を行う。

【００３４】ＣＰＵ３７は、選択回路３６を介してデバ
ッガ６１からＨＡＬＴ信号Ｓ６１ａを入力すると、ＣＰ
Ｕ３７の動作を停止する。また、ＣＰＵ３７は、選択回
路３６を介してデバッガ６１からＣＰＵ内部状態読み出
し要求信号Ｓ６１ｂを入力すると、当該信号Ｓ６１ｂに
よって指定されたＣＰＵ３７内の内部状態を示す情報を
含む内部状態信号Ｓ３７ｄを選択回路３６を介してデバ
ッガ６１に出力する。また、ＣＰＵ３７は、選択回路３
６を介してデバッガ６１からＣＰＵ内部状態書き換え要
求信号Ｓ６１ｃを入力すると、ＣＰＵ３７の内部状態を
示す情報を、信号Ｓ６１ｃによって指定された内容で書
き換える。これによって、ＣＰＵ３７の動作がデバッガ
６１によって制御される。デバッガ６１は、デバッグの
目的に応じたＨＡＬＴ信号Ｓ６１ａを用いてＣＰＵ３７
の動作を制御し、ＣＰＵ３７の動作を内部状態読み出し
要求信号Ｓ６１ｂおよび内部状態信号Ｓ３７ｄを用いて
監視し、ＣＰＵ内部状態書き換え要求信号Ｓ６１ｃによ
ってＣＰＵ３７のカスタマイズする。

【００３５】以下、半導体チップ３１の動作例を説明す
る。〔第１の動作例〕例えば、デバッガ６１が選択回路３６
に、ＨＡＬＴ信号Ｓ６１ａ、ＣＰＵ内部状態読み出し要
求信号Ｓ６１ｂおよびＣＰＵ内部状態書き換え要求信号
Ｓ６１ｃの何れかを出した場合を考える。この場合に、
ＣＰＵ３７がＣＰＵデータバス４０およびスイッチ回路
３３を介して内部メモリ３２にアクセスしているとき、
すなわちスイッチ回路３３が接続状態になっているとき
には、判定回路３５からの判定結果信号Ｓ３５ｃによっ
て選択回路３６は無効／非接続状態になっており、選択
回路３６からＨＡＬＴ信号Ｓ６１ａ、ＣＰＵ内部状態読
み出し要求信号Ｓ６１ｂおよびＣＰＵ内部状態書き換え
要求信号Ｓ６１ｃは、ＣＰＵ３７には出力されない。そ
のため、デバッガ６１は、ＣＰＵ３７にアクセスでき
ず、内部メモリ３２にもアクセスできない。

【００３６】一方、ＣＰＵ３７が内部メモリ３２にアク
セスしていないとき、すなわちスイッチ回路３３が非接
続状態になっているときには、判定回路３５からの判定
結果信号Ｓ３５ｃによって選択回路３６は有効／接続状
態になっており、選択回路３６からＨＡＬＴ信号Ｓ６１
ａ、ＣＰＵ内部状態読み出し要求信号Ｓ６１ｂおよびＣ
ＰＵ内部状態書き換え要求信号Ｓ６１ｃは、ＣＰＵ３７
には出力される。そのため、デバッガ６１は、ＣＰＵ３
７の動作を監視および設定できるが、スイッチ回路３３
が非接続状態になっているため、内部メモリ３２はアク
セスできない。

【００３７】〔第２の動作例〕例えば、ＣＰＵ３７がス
イッチ回路３４および外部データバス４４を介して外部
メモリ６０にアクセスしている場合を考える。この場合
に、判定回路３５からの判定結果信号Ｓ３５ｂ，Ｓ３５
ｃによって、スイッチ回路３４および選択回路３６が接
続状態になっているが、判定結果信号Ｓ３５ａによって
スイッチ回路３３が非接続状態になっている。そのた
め、外部データバス４４，４５からは、内部メモリ３２
にはアクセスできない。

【００３８】以上説明したように、半導体チップ３１で
は、内部メモリ３２とＣＰＵデータバス４０との間が接
続状態になっているときには、外部データバス４４，４
５からの外部アクセスを認めない。そのため、半導体チ
ップ３１によれば、内部メモリ３２に記憶されたプログ
ラムモジュールＰＭ＿１を半導体チップ３１の外部から
の不正なアクセスから確実に保護でき、プログラムモジ
ュールＰＭ＿１の秘匿性を保持できる。また、半導体チ
ップ３１によれば、ＣＰＵ３７によるプログラムモジュ
ールＰＭ＿１の実行過程を外部から監視および解析でき
ない。また、半導体チップ３１によれば、秘匿性のある
プログラムモジュールＰＭ＿１が、外部メモリ６０に記
憶されたプログラムモジュールＰＭ＿２，ＰＭ＿３から
の不正なアクセスを受けることを防止できる。

【００３９】第２実施形態図４は、本発明の実施形態の半導体チップ１３１の構成
図である。図４に示すように、半導体チップ１３１は、
暗号化復号回路１３４、判定回路１３５、選択回路１３
６およびＣＰＵ１３７を有する。暗号化復号回路１３４
およびＣＰＵ１３７は、ＣＰＵデータバス１４０に接続
されている。判定回路１３５およびＣＰＵ１３７は、ア
ドレスバス１４１に接続されている。判定回路１３５お
よびＣＰＵ１３７は、信号線１４２に接続されている。
また、暗号化復号回路１３４は、さらに外部データバス
１４４を介して外部メモリ１６０に接続されている。ま
た、選択回路１３６は、さらに外部データバス１４５を
介してデバッガ１６１に接続されている。なお、半導体
チップ１３１においても、図２に示すソフトウェア構造
が同様に適用される。

【００４０】ここで、半導体チップ１３１が第２の発明
の半導体回路に対応し、外部データバス１４４が第１の
発明の第１の伝送路に対応し、外部メモリ１６０が第２
の発明の記憶装置に対応し、プログラムモジュールＰＭ
＿１が第２の発明のプログラムを実行する命令などに対
応し、暗号化復号回路１３４が第２の発明の暗号化復号
回路に対応し、判定回路１３５が第２の発明の制御回路
に対応し、選択回路１３６が第２の発明の選択回路に対
応し、ＣＰＵ１３７が第２の演算回路に対応し、外部デ
ータバス１４５が第２の発明の第２の伝送路に対応して
いる。

【００４１】先ず、外部メモリ１６０について説明す
る。図４に示すように、外部メモリ１６０には、プログ
ラムモジュールＰＭ＿１，ＰＭ＿２，ＰＭ＿３が記憶さ
れている。本実施形態では、プログラムモジュールＰＭ
＿１が秘匿性のある場合について例示する。秘匿性のあ
るプログラムモジュールＰＭ＿１は暗号化されて外部メ
モリ１６０に記憶されている。秘匿性のないプログラム
モジュールＰＭ＿２，ＰＭ＿３は、暗号化されていても
よいし、そうでなくてもよい。図５は、プログラムモジ
ュールＰＭ＿１の構成を説明するための図である。図５
に示すように、プログラムモジュールＰＭ＿１は、複数
の機能モジュールから構成される。図５は、ｎ個の機能
モジュールＦＭ＿１〜ＦＭ＿ｎから構成される場合を示
している。図５に示すように、各機能モジュールＦＭ＿
１〜ＦＭ＿ｎの先頭には、ＩＤ番号を指定するＩＤ番号
指定命令が設定されている。当該ＩＤ番号指定命令は、
暗号化されていない。ここで、ＩＤ番号は、対応する機
能モジュールを識別するための情報であり、後述するよ
うに暗号化復号回路１３４で各機能モジュールを復号す
る際に、当該復号に用いる鍵情報を特定するために用い
られる。また、各機能モジュールＦＭ＿１〜ＦＭ＿ｎの
末尾には、ＩＤ番号を「＃０」に指定する命令（それ以
後の命令が鍵を用いていない、すなわち暗号化されてい
ないことを示す命令）が置かれている。

【００４２】各機能モジュールは、図６に示すように、
所定のデータ長のブロックデータを単位として暗号化さ
れており、ブロックデータ１〜ｎにパリティデータ１〜
ｎが付加されている。

【００４３】暗号化復号回路１３４は、例えば、外部メ
モリ１６０に書き込むプログラムモジュールＰＭ＿１の
図５に示す機能モジュールを、図６に示すように、所定
のブロックデータを単位として暗号化する。このとき、
暗号化復号回路１３４は、各機能ブロック図毎に、任意
の鍵情報を用いて暗号化を行い、各機能ブロックの先頭
に図５を用いた前述したように各機能モジュールを識別
するためのＩＤ番号を指定する暗号化されていない（平
文の）ＩＤ番号指定命令（情報）を設定する。また、暗
号化復号回路１３４は、各機能モジュールに指定された
ＩＤ番号（第２の発明の鍵特定情報）と、当該機能モジ
ュールの暗号化に用いた鍵情報とを対応付けて示す図７
に示す鍵情報テーブル１９０を生成し、これを保持す
る。

【００４４】また、暗号化復号回路１３４は、当該ブロ
ックデータを暗号化する際に、図６に示すように、各ブ
ロックデータについてパリティデータを生成し、当該パ
リティデータを対応するブロックデータと対応付けて外
部メモリ１６０に記憶する。このとき、暗号化復号回路
１３４は、ブロックデータおよびパリティデータの値の
総和が所定の値になるように、パリティデータを生成す
る。

【００４５】また、暗号化復号回路１３４は、外部メモ
リ１６０から入力した機能モジュールを、当該機能モジ
ュールの先頭のＩＤ番号指定命令が指定するＩＤ番号を
キーとして、図７に示す鍵情報テーブル１９０を参照し
て鍵情報を得る。そして、暗号化復号回路１３４は、当
該鍵情報を用いて、当該機能モジュールを前述したブロ
ックデータを単位として復号する。また、暗号化復号回
路１３４は、機能モジュールを復号した後に、当該機能
モジュールに対応するパリティデータの正当性を判断す
る。このとき、正当であると判断された場合には、当該
復号されたデータがＣＰＵ１３７に出力される。一方、
正当でないと判断された場合には、ＣＰＵ１３７の動作
を停止したり、所定のエラー処理が行われる。

【００４６】なお、本実施形態において、ブロックデー
タのデータ長と、機能モジュールのデータ長とは同じで
も、異なっていてもよい。

【００４７】判定回路１３５は、ＣＰＵ１３７が秘匿性
のあるプログラムモジュールＰＭ＿１にアクセス（例え
ば、フェッチ）している間は、無効／非接続を指示する
判定結果信号Ｓ１３５を生成し、これを選択回路１３６
に出力する。また、判定回路１３５は、ＣＰＵ１３７が
秘匿性のあるプログラムモジュールＰＭ＿１にアクセス
（例えば、フェッチ）していない間は、有効／接続を指
示する判定結果信号Ｓ１３５を生成し、これを選択回路
１３６に出力する。判定回路１３５は、アドレスバス１
４１および信号線１４２の流れるＣＰＵ１３７が出力し
たアドレスおよび命令を監視し、それに基づいて、ＣＰ
Ｕ１３７がプログラムモジュールＰＭ＿１にアクセスし
ているか否かを判断する。

【００４８】選択回路１３６は、判定回路１３５からの
判定結果信号Ｓ１３５が無効／非接続を示す場合には、
デバッガ１６１から入力したＨＡＬＴ信号Ｓ１６１ａ
（第２の発明の動作停止要求）を無効にしてＣＰＵ１３
７には出力しない。ここで、ＨＡＬＴ信号Ｓ１６１ａ
は、ＣＰＵ１３７の動作を一時的に停止することを指示
する信号である。選択回路１３６は、判定回路１３５か
らの判定結果信号Ｓ１３５が無効／非接続を示す場合に
は、デバッガ１６１から入力したＣＰＵ内部状態読み出
し要求信号Ｓ１６１ｂおよびＣＰＵ内部状態書き換え要
求信号Ｓ１６１ｃを無効にしてＣＰＵ１３７には出力し
ない。ここで、ＣＰＵ内部状態読み出し要求信号Ｓ１６
１ｂは、ＣＰＵ１３７の内部状態を示す情報を要求する
信号である。ＣＰＵ内部状態書き換え要求信号Ｓ１６１
ｃは、ＣＰＵ１３７の内部状態を示す情報の書き換えを
要求する信号である。

【００４９】一方、選択回路１３６は、判定回路１３５
からの判定結果信号Ｓ１３５が有効／接続を示す場合に
は、デバッガ１６１から入力したＨＡＬＴ信号Ｓ１６１
ａをＣＰＵ１３７には出力する。選択回路１３６は、判
定回路１３５からの判定結果信号Ｓ１３５が有効／接続
を示す場合には、デバッガ１６１から入力したＣＰＵ内
部状態読み出し要求信号Ｓ１６１ｂおよびＣＰＵ内部状
態書き換え要求信号Ｓ１６１ｃをＣＰＵ１３７に出力す
る。また、選択回路１３６は、ＣＰＵ内部状態読み出し
要求信号Ｓ１６１ｂに応じてＣＰＵ１３７から入力した
ＣＰＵ内部状態信号Ｓ１３７ｄをデバッガ１６１に出力
する。

【００５０】ＣＰＵ１３７は、アドレスバス１４１に外
部メモリ１６０のアドレス、並びに信号線１４２に実行
中の命令の種類を示す命令種類指示信号Ｓ１３７ａを出
力し、それに応じて、外部データバス１４４および暗号
化復号回路１３４を介して外部メモリ１６０から読み出
したプログラムモジュールＰＭ＿１，ＰＭ＿２，ＰＭ＿
３の命令およびデータを用いて処理を行う。

【００５１】ＣＰＵ１３７は、選択回路１３６を介して
デバッガ１６１からＨＡＬＴ信号Ｓ１６１ａを入力する
と、ＣＰＵ１３７の動作を停止する。また、ＣＰＵ１３
７は、選択回路１３６を介してデバッガ１６１からＣＰ
Ｕ内部状態読み出し要求信号Ｓ１６１ｂを入力すると、
当該信号Ｓ１６１ｂによって指定されたＣＰＵ１３７内
の内部状態を示す情報を含む内部状態信号Ｓ１３７ｄを
選択回路１３６を介してデバッガ１６１に出力する。ま
た、ＣＰＵ１３７は、選択回路１３６を介してデバッガ
１６１からＣＰＵ内部状態書き換え要求信号Ｓ１６１ｃ
を入力すると、ＣＰＵ１３７の内部状態を示す情報を、
信号Ｓ１６１ｃによって指定された内容で書き換える。
これによって、ＣＰＵ１３７の動作がデバッガ１６１に
よって制御される。デバッガ１６１は、デバッグの目的
に応じたＨＡＬＴ信号Ｓ１６１ａを用いてＣＰＵ１３７
の動作を制御し、ＣＰＵ１３７の動作を内部状態読み出
し要求信号Ｓ１６１ｂおよび内部状態信号Ｓ１３７ｄを
用いて監視し、ＣＰＵ内部状態書き換え要求信号Ｓ１６
１ｃによってＣＰＵ１３７のカスタマイズする。

【００５２】以下、図４に示す半導体チップ１３１の動
作例を説明する。〔第１の動作例〕当該動作例では、ＣＰＵ１３７が外部
メモリ１６０に、プログラムモジュールＰＭ＿１のデー
タを書き込む場合を説明する。ＣＰＵ１３７が書き込み
データを、ＣＰＵデータバス１４０を介して暗号化復号
回路１３４に出力する。そして、暗号化復号回路１３４
において、当該書き込みデータが、前述したように、各
機能モジュールに対応した鍵情報を用いて、ブロックデ
ータ単位で暗号化され、外部データバス１４４を介して
外部メモリ１６０に書き込まれる。また、当該暗号化に
用いた鍵情報に関する情報が、図７に示す鍵情報テーブ
ル１９０に追加される。このとき、判定回路１３５は、
無効／非接続を示す判定結果信号Ｓ１３５を選択回路１
３６に出力しており、選択回路１３６から発行されたＨ
ＡＬＴ信号Ｓ１６１ａ、ＣＰＵ内部状態読み出し要求信
号Ｓ１６１ｂおよびＣＰＵ内部状態書き換え要求信号Ｓ
１６１ｃはＣＰＵ１３７には出力されない。また、外部
データバス１４４上では、書き込みデータは暗号化され
ているため、外部データバス１４４が不正にスローブさ
れても、プログラムモジュールＰＭ＿１の秘匿性は失わ
れない。

【００５３】〔第２の動作例〕当該動作例では、ＣＰＵ
１３７が外部メモリ１６０からプログラムモジュールＰ
Ｍ＿１の命令またはデータを読み出す場合を説明する。
ＣＰＵ１３７が発行したリード命令によって、外部メモ
リ１６０の指定されたアドレスから、プログラムモジュ
ールＰＭ＿１の命令またはデータが、外部データバス１
４４を介して暗号化復号回路１３４に出力される。そし
て、暗号化復号回路１３４において、入力したデータの
各機能モジュールの先頭に設定されたＩＤ番号指定命令
が示すＩＤ番号を基に、図７に示す鍵情報テーブル１９
０が参照され、当該ＩＤ番号に対応した鍵情報が得られ
る。そして、暗号化復号回路１３４において、外部メモ
リ１６０から読み出した命令またはデータを、当該鍵情
報を用いて、ブロックデータ単位で復号し、その後パリ
ティ処理を行う。そして、パリティ処理を経たデータま
たは命令が、ＣＰＵデータバス１４０を介してＣＰＵ１
３７に出力される。

【００５４】このとき、判定回路１３５は、無効／非接
続を示す判定結果信号Ｓ１３５を選択回路１３６に出力
しており、選択回路１３６から発行されたＨＡＬＴ信号
Ｓ１６１ａ、ＣＰＵ内部状態読み出し要求信号Ｓ１６１
ｂおよびＣＰＵ内部状態書き換え要求信号Ｓ１６１ｃは
ＣＰＵ１３７には出力されない。また、外部データバス
１４４上では、書き込みデータは暗号化されているた
め、外部データバス１４４が不正にスローブされても、
プログラムモジュールＰＭ＿１の秘匿性は失われない。

【００５５】以上説明したように、半導体チップ１３１
によれば、秘匿性のあるプログラムモジュールＰＭ＿１
を半導体チップ１３１の外部の外部メモリ１６０に記憶
した場合でも、プログラムモジュールＰＭ＿１の秘匿性
を保持できるすなわち、外部メモリ１６０に記憶された
秘匿性のあるプログラムモジュールＰＭ＿１にＣＰＵ１
３７がアクセスを行っているときは、選択回路１３６に
よって、デバッガ１６１がＣＰＵ１３７と通信を行うこ
とを禁止するため、ＣＰＵ１３７が実行するプログラム
モジュールＰＭ＿１の処理がデバッガ１６１によって不
正に監視されることを防止できる。

【００５６】また、外部メモリ１６０から読み出したデ
ータおよび命令を復号後に、パリティ処理を行うことか
ら、不適切な鍵情報を用いて復号が行われたり、データ
および命令が破壊あるいは改竄されている場合には、そ
のことをパリティ処理で検出し、適切に対処できる。

【００５７】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図７に示す鍵情報
テーブル１９０、すなわち鍵情報を判定回路１３５が保
持する場合を例示したが、鍵情報テーブル１９０を暗号
化して外部メモリ１６０に記憶してもよい。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
実行するプログラムの秘匿性を高めることができる半導
体回路を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態の半導体チップ
の構成図である。

【図２】図２は、図１に示す半導体チップのソフトウェ
ア構成を説明するための図である。

【図３】図３は、図１に示すプログラムモジュールの構
成を説明するための図である。

【図４】図４は、本発明の第２実施形態の半導体チップ
の構成図である。

【図５】図５は、図４に示すプログラムモジュールの構
成を説明するための図である。

【図６】図６は、図４に示す暗号化復号回路が行う暗号
化および復号の単位、並びにパリティデータを説明する
ための図である。

【図７】図７は、図４に示す暗号化復号回路が保持する
鍵情報テーブルを説明するための図である。

【図８】図８は、従来技術を説明するための図である。

【符号の説明】

３１…半導体チップ、３２…内部メモリ、３３…スイッ
チ回路、３４…スイッチ回路、３５…判定回路、３６…
選択回路、３７…ＣＰＵ、６０…外部メモリ、１３１…
半導体チップ、１３４…暗号化復号回路、１３５…判定
回路、１３６…選択回路、１３７…ＣＰＵ、１６０…外
部メモリ、１９０…鍵情報テーブル

フロントページの続きＦターム(参考） 5B017 AA03 AA08 BA01 BA07 BB03 BB09 CA01 CA11 CA15 5B060 MB00 5B076 FC08

Claims

【特許請求の範囲】

【請求項１】プログラムを実行する半導体回路であっ
て、第１の伝送路と、前記プログラムを実行するための命令またはデータを記
憶する記憶回路と、前記第１の伝送路を介して前記記憶回路から読み出した
前記命令に基づいて動作する演算回路と、第１の制御信号に基づいて前記第１の伝送路と前記記憶
回路との間を接続状態および非接続状態の何れか一方に
する第１の接続切換回路と、第２の制御信号に基づいて、当該半導体回路の外部の第
２の伝送路と前記第１の伝送路との間を接続状態および
非接続状態の何れか一方にする第２の接続切換回路と、接続を指示する前記第１の制御信号を前記第１の接続切
換回路に出力するときに、非接続を指示する前記第２の
制御信号を前記第２の接続切換回路に出力し、非接続を
指示する前記第１の制御信号を前記第１の接続切換回路
に出力するときに、接続を指示する前記第２の制御信号
を前記第２の接続切換回路に出力する接続制御回路とを
有する半導体回路。
【請求項２】前記第２の接続切換回路は、前記第２の伝
送路を介して、前記半導体回路の外部にある記憶装置に
接続されている請求項１に記載の半導体回路。
【請求項３】前記接続制御回路は、前記演算回路が前記記憶回路から命令を読み出す場合
に、接続を指示する前記第１の制御信号を前記第１の接続切
換回路に出力し、非接続を指示する前記第２の制御信号
を前記第２の接続切換回路に出力する請求項１に記載の
半導体回路。
【請求項４】前記演算回路は、実行する命令の種類を示
す信号を第３の伝送路に出力し、当該命令によってアク
セスを行う記憶領域のアドレスを第４の伝送路に出力
し、前記接続制御回路は、前記第３の伝送路および前記第４の伝送路を監視し、前
記演算回路がフェッチ命令を実行し、かつ、前記記憶回
路にアクセスを行うと判断した場合に、接続を指示する前記第１の制御信号を前記第１の接続切
換回路に出力し、非接続を指示する前記第２の制御信号
を前記第２の接続切換回路に出力する請求項３に記載の
半導体回路。
【請求項５】前記記憶回路は、前記プログラムを実行す
るための機能モジュールであって、それぞれ先頭に位置
する非接続解除命令と、末尾に位置する非接続開始命令
とを含む複数の命令をそれぞれ格納した複数の機能モジ
ュールを記憶し、前記接続制御回路は、前記演算回路が前記非接続解除命
令を実行すると前記接続を指示する前記第１の制御信号
を前記第１の接続切換回路に出力し、前記演算回路が前
記非接続開始命令を実行すると前記非接続を指示する前
記第１の制御信号を前記第１の接続切換回路に出力する
請求項１に記載の半導体回路。
【請求項６】前記接続制御回路は、前記演算回路が前記非接続解除命令を実行してから次に
前記非接続開始命令を実行するまで、前記第１の伝送路
と前記記憶回路との間を継続して接続状態にするように
前記第１の制御信号を前記第１の接続切換回路に出力す
る請求項５に記載の半導体回路。
【請求項７】前記演算回路の内部状態の読み出し要求
と、当該内部状態の書き換え要求と、前記演算回路の動
作停止要求との少なくとも一つを発行する外部装置と接
続され、第３の制御信号に基づいて、前記読み出し要
求、前記書き換え要求および前記動作停止要求を前記演
算回路に出力するか否かを決定する第３の接続切換回路
をさらに有し、前記接続制御回路は、接続を指示する前記第１の制御信号を前記第１の接続切
換回路に出力するときに、前記読み出し要求、前記書き
換え要求および前記動作停止要求を前記演算回路に出力
しないことを指示する前記第３の制御信号を前記第３の
接続切換回路に出力し、非接続を指示する前記第１の制
御信号を前記第１の接続切換回路に出力するときに、前
記読み出し要求、前記書き換え要求および前記動作停止
要求を前記演算回路に出力することを指示する前記第３
の制御信号を前記第３の接続切換回路に出力する請求項
１に記載の半導体回路。
【請求項８】プログラムを実行する半導体回路であっ
て、前記プログラムの暗号化された命令またはデータを記憶
し、当該半導体回路の外部の第１の伝送路を介して記憶
装置に出力するデータを暗号化し、前記第１の伝送路を
介して前記記憶装置から入力した暗号化された命令また
はデータを復号する暗号化復号回路と、前記復号された命令またはデータを用いて演算を行う演
算回路と、制御信号に基づいて、前記半導体回路の外部の第２の伝
送路と、前記演算回路との間の通信を許否を選択する選
択回路と、前記演算回路が、前記プログラムの命令またはデータを
用いて処理を行っている間、前記第２の伝送路と前記演
算回路との間の通信を不許可にすることを指示する前記
制御信号を前記選択回路に出力する制御回路とを有する
半導体回路。
【請求項９】前記選択回路は、前記第２の伝送路に接続
された外部装置であって、前記演算回路の内部状態の読
み出し要求と、当該内部状態の書き換え要求と、前記演
算回路に動作停止要求との少なくとも一つを発行する外
部装置と、前記演算回路との間の通信に介在する請求項
８に記載の半導体回路。
【請求項１０】前記暗号化復号回路は、前記プログラム
を構成する機能モジュールを所定の鍵情報を用いて暗号
化し、当該機能モジュールの暗号化に用いた鍵情報を特
定する鍵特定情報を平文で生成し、当該鍵特定情報を、
前記暗号化した機能モジュールと対応付けて前記記憶装
置に出力する請求項８に記載の半導体回路。
【請求項１１】前記暗号化復号回路は、前記暗号化に用
いた複数の鍵情報を保持し、前記記憶装置から入力した
前記鍵特定情報に基づいて特定した前記鍵情報を用い
て、前記第２の伝送路を介して記憶装置から入力した前
記機能モジュールを復号する請求項８に記載の半導体回
路。
【請求項１２】前記暗号化復号回路は、前記機能モジュ
ールを所定のデータ長のブロックデータを単位として暗
号化および復号する請求項１０に記載の半導体回路。
【請求項１３】前記暗号化復号回路は、前記機能モジュ
ールを暗号化するときに、前記ブロックデータを単位と
してパリティ情報を生成し、当該ブロックデータに対応
させて当該パリティデータを前記記憶装置に記憶させる
請求項１２に記載の半導体回路。
【請求項１４】前記暗号化復号回路は、前記ブロックデ
ータおよび前記パリティデータの値の総和が所定の値に
なるように、前記パリティデータを生成する請求項１３
に記載の半導体回路。
【請求項１５】前記暗号化復号回路は、前記第１の伝送
路を介して前記記憶装置から入力したブロックデータを
復号した後に、当該ブロックデータに対応するパリティ
データの正当性を判断し、正当でないと判断した場合に
前記演算回路の動作を停止、または所定のエラー処理を
行う請求項１３に記載の半導体回路。
【請求項１６】前記ブロックデータのデータ長と、前記
機能モジュールのデータ長とは同じである請求項１０に
記載の半導体回路。