JP4617581B2 - データ処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、秘匿性の高いコードおよびデータを効果的に保持できるデータ処理装置に関する。
【０００２】
【従来の技術】
従来から、電子的な手段により、従来の紙幣等に代わってネットワークに接続されたサーバ装置を用いて電子決済等を行うシステムや、従来の紙切符に代わってＩＣカードなどの装置との間で接触あるいは非接触方式で通信を行って改札処理を行うコンピュータを用いた改札システムなどが提案されている。
これらのシステムの多くは、それぞれの用途に応じた専用のコンピュータを用意することが通例であり、1 台のコンピュータを複数の用途で使用することはあまりなかった。
このような背景の中、近年、1 台のコンピュータ上で複数のサービスに係わるプログラムを動作させ、複数のサービスを提供する試みがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、1 台のコンピュータ上でそれぞれ異なる事業者が提供する複数のサービスに係わる複数のプログラムを動作させる場合に、当該サービスが決済などのように秘匿性の高いデータを扱う場合には、各事業者が所有する秘匿性の高いデータが他の事業者によって不正に取得されたり、改竄される可能性があるという問題がある。
【０００４】
本発明は、上述した従来技術の問題点に鑑みてなされたものであり、複数のプログラムを実行する場合に、各プログラム間で命令およびデータの秘密性を保持できるデータ処理装置を提供することを目的とする。
【０００５】
本発明のデータ処理装置は、複数のプログラムを記憶する記憶回路と、伝送路を介して前記記憶回路にアクセスを行い、前記複数のプログラムのいずれかを実行する演算回路と、前記伝送路と前記記憶回路との間に介在し、制御信号に基づいて、前記伝送路と前記記憶回路との間を接続状態および非接続状態の何れか一方に設定する接続切換回路と、前記伝送路と前記記憶回路との間を接続状態および非接続状態の何れにするかを制御する前記制御信号を生成する接続制御回路と、前記伝送路を介した前記演算回路との間のデータ入出力と、当該データ処理装置の外部との間のデータ入出力とを行う入出力インタフェース回路と、を有するデータ処理装置であって、前記入出力インタフェース回路は、当該データ処理装置の外部で、複数種別のうちのいずれかの種別の集積回路との間でデータの送受信を行い、前記演算回路は、前記入出力インタフェース回路を介して、前記集積回路の種別を特定し、前記複数のプログラムのうち、前記特定した種別に応じたプログラムを実行して、実行中のプログラムを示す実行中プログラム指示情報を生成し、前記接続制御回路は、前記演算回路の動作命令である命令コードを取り込む命令であるフェッチ命令と、プログラムの実行に必要なデータを前記記憶回路から読み出す命令であるリード命令と、プログラムの実行によって生成されたデータを前記記憶回路に書き込むライト命令と、のいずれかである前記複数の命令のうち、前記演算回路が実行する命令に応じて、前記演算回路が、前記複数のプログラムのうちどのプログラムを実行中であるかを示す実行中プログラム指示信号と、それぞれの前記命令毎に規定された、アクセス可能な前記記憶回路内のアドレス範囲を前記複数のプログラムの各々について示すアクセス範囲規定データと、前記演算回路がアクセス要求を出した前記記憶回路内のアドレスと、を基に、前記演算回路が実行中のプログラムに対応する前記アクセス範囲規定データの示すアドレス範囲内に前記アドレスが含まれているか否かの判定を行い、含まれていると判定した場合に、前記伝送路と前記記憶回路との間を接続状態に制御する第１の制御信号を生成し、含まれていないと判定した場合に、前記伝送路と前記記憶回路との間を非接続状態に制御する第２の制御信号を生成し、前記実行中プログラム指示信号と、前記演算回路が実行中の前記プログラムが他の前記プログラムの機能を呼び出した場合に、呼び出し先のプログラムを示す呼び出し先プログラム指示信号と、それぞれの前記命令毎に規定された、呼び出しを許可する呼び出し元および呼び出し先のプログラムの組み合わせを予め規定したプログラム間呼び出し関係規定データと、を基に、前記演算回路が実行中のプログラムと、当該実行中のプログラムが呼び出した前記他のプログラムとの組み合わせが許可されているか否かの判定を行い、許可されていると判定した場合に、前記伝送路と前記記憶回路との間を接続状態に制御する第１の制御信号を生成し、許可されていないと判定した場合に、前記伝送路と前記記憶回路との間を非接続状態に制御する第２の制御信号を生成する。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係わる通信システムについて説明する。
〔本発明の関連技術〕
先ず、本発明の関連技術となるＩＣカードを用いた取り引き業務用のプログラムを実行するコンピュータについて説明する。
図１は、本発明の関連技術となる電子決済に用いられるコンピュータ１の機能ブロック図である。
図１に示すようにコンピュータ１は、ＣＰＵ２、メモリ３および通信回路４を有する。
ＣＰＵ２、メモリ３および通信回路４は、ＣＰＵデータバス６に接続されている。
ＣＰＵ２および通信回路４は、ＣＰＵアドレスバス７に接続されている。
【００１８】
ＣＰＵ２は、コンピュータ１の動作を統括的に制御し、メモリ３に記憶されたプログラムの命令に基づいて動作し、当該動作中にメモリ３にアクセスを行う。
通信回路４は、ＩＣカード８との間で接触方式あるいは非接触方式で通信を行う。接触型では、ＩＣカード８と通信回路４とが電気的な接点によって接続される。また、非接触型では、ＩＣカード８と通信回路４とが電波や光等を通信媒介として接続される。
通信回路４を介してＩＣカード８から受信したデータは、メモリ３に記憶されたプログラムに従ってＣＰＵ２により演算処理される。また、ＣＰＵ２による演算によって得られたデータが、通信回路４を介してＩＣカード８に送信される。
また、ＣＰＵ２は、ＩＣカード８との間の通信によって生成した決済結果をメモリ３に書き込む。
【００１９】
図２は、図１に示すＣＰＵ２のソフトウェア構成を説明するための図である。
図２において、最下層は、ハードウェア層であり、図１に示すＣＰＵ２のハードウェアの構成要素である。
ハードウェア層の上には通信ドライバ層が位置する。通信ドライバ層には、ＣＰＵ２に接続された通信回路４を制御する通信ドライバ層が位置する。通信ドライバ層のプログラムは、通常、不揮発性メモリ内に記憶される。
通信ドライバ層の上には、ＣＰＵ２の動作の根幹となるプログラムを提供するオペレーティング・システム（ＯＳ）層がある。ＯＳ層は、最上位のアプリケーション（ＡＰ）層に対して、下位層と比較してより上位概念のサービスを提供する。例えば、後述する関数「ｇｅｔｃａｒｄｔｙｐｅ（）」，「ｒｅａｄｃａｒｄｄａｔａ（）」および「ｗｒｉｔｅｃａｒｄｄａｔａ（）」などはこの一例である。
また、ＯＳ層の上には、コンピュータ１が実現する具体的な機能（サービス）を規定するＡＰ層がある。ＡＰ層には、例えば、アプリケーションプログラムＭＡＩＮ、ＡＰ１、ＡＰ２、ＡＰ３が存在する。
【００２０】
本実施形態では、アプリケーションプログラムとして、ＩＣカード８を用いた決済などの取り引きを提供するものを例示して説明する。
例えば、ＯＳ層およびＡＰ層では、ＩＣカード８の種別を知るための関数を「ｇｅｔｃａｒｄｔｙｐｅ（）」で定義する。
ＯＳ層およびＡＰ層では、本関数を呼び出すことによってＩＣカード８の種類を特定することができる。例えば、種別Ａ，Ｂ，Ｃの３種のＩＣカード８が存在すると仮定し、各ＩＣカード８における上記関数の戻り値を図３のように定義する。
例えば、種別ＢのＩＣカード８が使用されたとすると、関数「ｇｅｔｃａｒｄｔｙｐｅ（）」を実行した結果の戻り値は「２」になる。
【００２１】
また、ＯＳ層およびＡＰ層では、ＩＣカード８の内部メモリからデータを読み出す関数として「ｒｅａｄｄａｔａ（＊ｒｐ）」を定義する。
ここで、「＊ｒｐ」は、Ｃ言語におけるポインタの概念と同様であり、「＊」は、それに続く変数がポインタ変数であることを示しており、「ｒｐ」が、ＩＣカード８の内部メモリ内の特定の場所を示している。「＊ｒｐ」と表記した場合には、ＩＣカード８のメモリ内の「ｒｐ番地」の内容を示すことになる。いま仮に、当該内部メモリに図４に示すようにデータが格納されていたとする。
そして、「ｒｐ＝１０２Ｈ」であるとすると、関数「ｒｅａｄｄａｔａ（＊ｒｐ）」の戻り値は、「５６Ｈ」になり、「１０２Ｈ番地」のデータを読み出すことができる。
【００２２】
また、ＯＳ層およびＡＰ層では、ＩＣカード８の内部メモリの特定番地にデータを書き込む関数として「ｗｒｉｔｅｄａｔａ（＊ｗｐ，ｗｄａｔａ）」を定義する。ここで、「＊ｗｐ」は、Ｃ言語におけるポインタの概念と同様、「＊」は、続く変数がポインタ変数であることを示しており、「ｗｐ」が、ＩＣカード８の内部メモリの特定番地を示している。「＊ｗｐ」と表記した場合には、ＩＣカード８の内部メモリのｗｐ番地の内容を示すことになる。「ｗｄａｔａ」は書き込みデータの入った変数である。いま仮に、ＩＣカード８のメモリに図５に示すようにデータが格納されていたとする。ここで、「ｗｐ＝１０２Ｈ」、「ｗｄａｔａ＝７３Ｈ」とし、関数「ｗｒｉｔｅｄａｔａ（＊ｗｐ，ｗｄａｔａ）」を実行すると、図５のように、当該メモリの「１０２Ｈ番地」のデータが「７３Ｈ」に書き換えられる。
【００２３】
ところで、図２に示すアプリケーションプログラムＡＰ１、ＡＰ２、ＡＰ３は、それぞれ、異なる種別のＩＣカード８に関する取り引きの動作を規定している。その対応は図６に示される。
図２において、アプリケーションプログラムＭＡＩＮは、コンピュータ１の起動時に最初に実行される。アプリケーションプログラムＭＡＩＮでは、前述した関数「ｇｅｔｃａｒｄｔｙｐｅ（）」を使用して、利用されているＩＣカード８の種別を判定する。ＣＰＵ２は、図６に示される対応表に従い、前記判定されたＩＣカード８の種別に応じて、対応するアプリケーションプログラムを選択して実行する。
【００２４】
種別Ａ、種別Ｂ、種別ＣのそれぞれのＩＣカード８を異なる事業者が取り扱う状況を想定すると、アプリケーションプログラムＡＰ１、ＡＰ２、ＡＰ３は、各事業者が作成する。また、ＩＣカード８の内部メモリの記憶領域は、アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３で共用したり、各アプリケーションプログラムが予め自らに割り当てられた部分を使用する。
上述したように、アプリケーションプログラムＡＰ１、ＡＰ２、ＡＰ３は各事業者が作成するが、プログラムに誤りがある場合や、悪意を持った事業者による不正なプログラムによって、ある事業者が他の事業者のアプリケーションプログラムを読み出したり、ＩＣカード８内の自らがアクセスが許可されていない記憶領域に不正なアクセスが行われる場合がある。
【００２５】
〔本発明の実施形態〕
図７は、本発明の実施形態に係わるコンピュータ５１の構成図である。
図７に示すように、コンピュータ５１は、ＣＰＵ５２、メモリ５３、通信回路４、判定回路６０およびスイッチ回路６１を有する。
ここで、ＣＰＵ５２が本発明の演算回路、メモリ５３が本発明の記憶回路、通信回路４が本発明の通信回路に対応し、判定回路６０が本発明の接続制御回路に対応し、スイッチ回路６１が本発明の接続切換回路に対応している。
ＣＰＵデータバス６には、ＣＰＵ５２、スイッチ回路６１、判定回路６０および通信回路４が接続されている。
ＣＰＵデータバス６が本発明の伝送路に対応している。
【００２６】
また、スイッチ回路６１は、メモリデータバス６２を介してメモリ５３に接続されている。
また、ＣＰＵアドレスバス７には、メモリ５３、判定回路６０および通信回路４が接続されている。
ＣＰＵアドレスバス７は、ＣＰＵ５２が、メモリ５３や、コンピュータ５１の外部の周辺機能などにアクセスする際に、そのアドレスを示すＣＰＵ＿ＡＤＲを伝送する。
図７において、図１と同じ符号を付した通信回路４およびＩＣカード８は、図１を用いて説明したものと同じである。
また、ＣＰＵ５２は、図２を用いて前述したソフトウェア構造を有している。すなわち、アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３として、種別Ａ，Ｂ，Ｃの３種のＩＣカード８に係わる取り引き処理をそれぞれ規定したものを用いる。
【００２７】
通信回路４を介してＩＣカード８から受信したデータは、メモリ５３に記憶されたプログラムに従ってＣＰＵ５２により演算処理される。また、ＣＰＵ５２による演算によって得られたデータが、通信回路４を介してＩＣカード８に送信される。
また、ＣＰＵ５２は、ＩＣカード８との間の通信によって生成した決済結果をメモリ５３に書き込む。
スイッチ回路６１は、判定回路６０からの判定結果信号Ｓ６０（本発明の制御信号）に基づいて、ＣＰＵデータバス６とメモリデータバス６２とを接続状態および非接続状態の何れかに切り換える。
【００２８】
また、ＣＰＵ５２は、メモリ５３からフェッチした（読み出した）図２に示すＯＳ層のプログラム、プログラムＭＡＩＮ、アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３プログラムの命令（コード）を実行する。
各プログラムは、複数のプログラムモジュールから構成される。
ＣＰＵ５２は、当該命令の実行に従って、命令種類指示信号Ｓ５２ａ、実行中ＡＰ指示信号Ｓ５２ｂ、必要に応じて呼び出し先ＡＰ指示信号Ｓ５２ｃを生成し、これらを判定回路６０に出力する。
ここで、命令種類指示信号Ｓ５２ａは、ＣＰＵ５２がフェッチ命令、リード命令およびライト命令の何れの命令を実行したかを示す信号である。
ここで、フェッチ命令は、ＣＰＵ５２がＣＰＵデータバス６を介して命令コードを取り込むことを指示する命令である。
リード命令は、ＣＰＵ５２が、ＣＰＵデータバス６を介してデータを読み込むことを指示する命令である。
ライト命令は、ＣＰＵ５２が、ＣＰＵデータバス６を介してデータを書き込むことを指示する命令である。
【００２９】
また、実行中ＡＰ指示信号Ｓ５２ｂは、ＣＰＵ５２が、図２に示すアプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３，ＭＡＩＮおよびＯＳのプログラムの命令のうち、何れのプログラムの命令を実行中であるかを示す信号である。
呼び出し先ＡＰ指示信号Ｓ５２ｃは、ＣＰＵ５２が実行中のプログラムモジュールが他のプログラムモジュールを呼び出したときに、呼び出し先のプログラムモジュールが属するプログラムが、上記アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３，ＭＡＩＮおよびＯＳの何れのプログラムであるかを示している。
また、ＣＰＵ５２は、後述するようにスイッチ回路６１が非接続状態になると、ＣＰＵデータバス６とその動作を停止する。
【００３０】
以下、判定回路６０について詳細に説明する。
判定回路６０は、ＣＰＵ５２から入力した命令種類指示信号Ｓ５２ａおよび実行中ＡＰ指示信号Ｓ５２ｂ、並びにＣＰＵアドレスバス７を介してＣＰＵ５２から入力したアドレスＣＰＵ＿ＡＤＲに基づいて判定結果信号Ｓ６０を生成し、これをスイッチ回路６１に出力する。
【００３１】
図８は、図７に示す判定回路６０の構成図である。
図８に示すように、判定回路６０は、選択回路７０、フェッチ用判定回路７１、リード用判定回路７２およびライト用判定回路７３を有する。
選択回路７０は、図７に示すＣＰＵ５２から入力した命令種類指示信号Ｓ５２ａに基づいて、スイッチ７４を端子７５＿１，７５＿２，７５＿３の何れか一つの端子に接続する。
具体的には、選択回路７０は、命令種類指示信号Ｓ５２ａがフェッチ命令を示している場合には、スイッチ７４を端子７５＿１に接続する。
これにより、フェッチ用判定回路７１から出力されたフェッチ用判定結果信号Ｓ７１が、端子７５＿１およびスイッチ７４を介して判定結果信号Ｓ６０として判定回路６０からスイッチ回路６１に出力される。
【００３２】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがリード命令を示している場合には、スイッチ７４を端子７５＿２に接続する。
これにより、リード用判定回路７２から出力されたリード用判定結果信号Ｓ７２が、端子７５＿２およびスイッチ７４を介して判定結果信号Ｓ６０として判定回路６０からスイッチ回路６１に出力される。
【００３３】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがライト命令を示している場合には、スイッチ７４を端子７５＿３に接続する。
これにより、ライト用判定回路７３から出力されたライト用判定結果信号Ｓ７３が、端子７５＿３およびスイッチ７４を介して判定結果信号Ｓ６０として判定回路６０からスイッチ回路６１に出力される。
【００３４】
フェッチ用判定回路７１は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂ、呼び出し先ＡＰ指示信号Ｓ５２ｃおよびアドレスＣＰＵ＿ＡＤＲを用いて、フェッチ用判定結果信号Ｓ７１を生成し、これを選択回路７０の端子７５＿１に向けて出力する。
【００３５】
図９は、図８に示すフェッチ用判定回路７１の構成図である。
図９に示すように、フェッチ用判定回路７１は、記憶部８１＿１および判定部８２＿１を有する。
記憶部８１＿１は、フェッチ用アクセス範囲規定データ８４＿１と、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１とを記憶する。
【００３６】
フェッチ用アクセス範囲規定データ８４＿１は、ＣＰＵ５２がフェッチ命令を実行しているときにアクセス可能なメモリ５３内のアドレスを、ＣＰＵ５２が図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３のプログラムを実行中である場合の各々について規定している。
【００３７】
図１０は、フェッチ用アクセス範囲規定データ８４＿１を説明するための図である。
図１０の列（縦）方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
行（横）方向の「ＦＲＯＭ」は、対応する列のプログラムが記憶されることが許可されているメモリ５３内の記憶領域の開始アドレスを示している。
行方向の「ＦＲＯＭ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の開始アドレスを示している。
行方向の「ＴＯ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の終了アドレスを示している。
例えば、アプリケーションプログラムＡＰ１は、メモリ５３のアドレス「２０００Ｈ」〜「２ＦＦＦＨ」の範囲にアクセス許可されている。
【００３８】
フェッチ用ＡＰ間呼び出し関係規定データ８５＿１は、ＣＰＵ５２がフェッチ命令を実行しているときにプログラムモジュールの呼び出しが発生した場合に、呼び出し元および呼び出し先となることができるプログラムモジュールが属するプログラムの組み合わせを示している。
図１１は、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１を説明するための図である。
図１１の列方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
図１１の行方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
列と行の交差する位置に、対応する列のプログラムのプログラムモジュールが対応する行のプログラムのプログラムモジュールを呼び出すことが許可されているか否かを示している。「○」が呼び出し許可を示しており、「×」が呼び出し不許可を示している。
例えば、アプリケーションプログラムＡＰ１のプログラムモジュールは、ＯＳのプログラムおよびアプリケーションプログラムＡＰ３のプログラムモジュールを呼び出すことが許可されているが、アプリケーションプログラムＡＰ２のプログラムモジュールを呼び出すことは許可されていない。
【００３９】
判定部８２＿１は、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿１から読み出したフェッチ用アクセス範囲規定データ８４＿１とに基づいて、アドレスＣＰＵ＿ＡＤＲが、実行中ＡＰ指示信号Ｓ５２ｂが示すプログラムに対応する図１０に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲に含まれているか否かを判断する。
判定部８２＿１は、当該判断において含まれていると判断した場合には、例えば、接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
一方、判定部８２＿１は、当該判断において含まれていないと判断した場合には、例えば、非接続（切断）を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
【００４０】
また、判定部８２＿１は、ＣＰＵ５２が実行中のプログラムのプログラムモジュールが、他のプログラムのプログラムモジュールを呼び出した場合に、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃと、記憶部８１＿１から読み出したフェッチ用ＡＰ間呼び出し関係規定データ８５＿１とに基づいて、当該呼び出しが、図１１に示すフェッチ用ＡＰ間呼び出し関係規定データ８５＿１によって示された組み合わせによって許可されているか否かを判断する。
判定部８２＿１は、当該判断において許可されていると判断した場合には、例えば、接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
一方、判定部８２＿１は、当該判断において不許可であると判断した場合には、例えば、非接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
【００４１】
リード用判定回路７２は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂ、呼び出し先ＡＰ指示信号Ｓ５２ｃおよびアドレスＣＰＵ＿ＡＤＲを用いて、リード用判定結果信号Ｓ７２を生成し、これを選択回路７０の端子７５＿２に向けて出力する。
【００４２】
図１２は、図８に示すリード用判定回路７２の構成図である。
図１２に示すように、リード用判定回路７２は、記憶部８１＿２および判定部８２＿２を有する。
記憶部８１＿２は、リード用アクセス範囲規定データ８４＿２と、リード用ＡＰ間呼び出し関係規定データ８５＿２とを記憶する。
【００４３】
リード用アクセス範囲規定データ８４＿２は、ＣＰＵ５２がリード命令を実行しているときにアクセス可能なメモリ５３内のアドレスを、ＣＰＵ５２が図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３のプログラムを実行中である場合の各々について規定している。
【００４４】
図１３は、リード用アクセス範囲規定データ８４＿２を説明するための図である。
図１３の列（縦）方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
行（横）方向の「ＦＲＯＭ」は、対応する列のプログラムが記憶されることが許可されているメモリ５３内の記憶領域の開始アドレスを示している。
行方向の「ＦＲＯＭ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の開始アドレスを示している。
行方向の「ＴＯ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の終了アドレスを示している。
【００４５】
リード用ＡＰ間呼び出し関係規定データ８５＿２は、ＣＰＵ５２がリード命令を実行しているときにプログラムモジュールの呼び出しが発生した場合に、呼び出し元および呼び出し先となることができるプログラムモジュールが属するプログラムの組み合わせを示している。
図１４は、リード用ＡＰ間呼び出し関係規定データ８５＿２を説明するための図である。
図１４の列方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
図１４の行方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
列と行の交差する位置に、対応する列のプログラムのプログラムモジュールが対応する行のプログラムのプログラムモジュールを呼び出すことが許可されているか否かを示している。「○」が呼び出し許可を示しており、「×」が呼び出し不許可を示している。
【００４６】
判定部８２＿２は、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿２から読み出したリード用アクセス範囲規定データ８４＿２とに基づいて、アドレスＣＰＵ＿ＡＤＲが、実行中ＡＰ指示信号Ｓ５２ｂが示すプログラムに対応する図１３に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲に含まれているか否かを判断する。
判定部８２＿２は、当該判断において含まれていると判断した場合には、例えば、接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
一方、判定部８２＿２は、当該判断において含まれていないと判断した場合には、例えば、非接続（切断）を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
【００４７】
また、判定部８２＿２は、ＣＰＵ５２が実行中のプログラムのプログラムモジュールが、他のプログラムのプログラムモジュールを呼び出した場合に、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃと、記憶部８１＿２から読み出したリード用ＡＰ間呼び出し関係規定データ８５＿２とに基づいて、当該呼び出しが、図１４に示すリード用ＡＰ間呼び出し関係規定データ８５＿２によって示された組み合わせによって許可されているか否かを判断する。
判定部８２＿２は、当該判断において許可されていると判断した場合には、例えば、接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
一方、判定部８２＿２は、当該判断において不許可であると判断した場合には、例えば、非接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
【００４８】
ライト用判定回路７３は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂ、呼び出し先ＡＰ指示信号Ｓ５２ｃおよびアドレスＣＰＵ＿ＡＤＲを用いて、ライト用判定結果信号Ｓ７３を生成し、これを選択回路７０の端子７５＿３に向けて出力する。
【００４９】
図１５は、図８に示すライト用判定回路７３の構成図である。
図１５に示すように、ライト用判定回路７３は、記憶部８１＿３および判定部８２＿３を有する。
記憶部８１＿３は、ライト用アクセス範囲規定データ８４＿３と、ライト用ＡＰ間呼び出し関係規定データ８５＿３とを記憶する。
【００５０】
ライト用アクセス範囲規定データ８４＿３は、ＣＰＵ５２がライト命令を実行しているときにアクセス可能なメモリ５３内のアドレスを、ＣＰＵ５２が図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３のプログラムを実行中である場合の各々について規定している。
【００５１】
図１６は、ライト用アクセス範囲規定データ８４＿３を説明するための図である。
図１６の列（縦）方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
行（横）方向の「ＦＲＯＭ」は、対応する列のプログラムが記憶されることが許可されているメモリ５３内の記憶領域の開始アドレスを示している。
行方向の「ＦＲＯＭ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の開始アドレスを示している。
行方向の「ＴＯ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の終了アドレスを示している。
【００５２】
ライト用ＡＰ間呼び出し関係規定データ８５＿３は、ＣＰＵ５２がライト命令を実行しているときにプログラムモジュールの呼び出しが発生した場合に、呼び出し元および呼び出し先となることができるプログラムモジュールが属するプログラムの組み合わせを示している。
図１７は、ライト用ＡＰ間呼び出し関係規定データ８５＿３を説明するための図である。
図１７の列方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
図１７の行方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
列と行の交差する位置に、対応する列のプログラムのプログラムモジュールが対応する行のプログラムのプログラムモジュールを呼び出すことが許可されているか否かを示している。「○」が呼び出し許可を示しており、「×」が呼び出し不許可を示している。
【００５３】
判定部８２＿３は、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿３から読み出したライト用アクセス範囲規定データ８４＿３とに基づいて、アドレスＣＰＵ＿ＡＤＲが、実行中ＡＰ指示信号Ｓ５２ｂが示すプログラムに対応する図１６に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲に含まれているか否かを判断する。
判定部８２＿３は、当該判断において含まれていると判断した場合には、例えば、接続を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
一方、判定部８２＿３は、当該判断において含まれていないと判断した場合には、例えば、非接続（切断）を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
【００５４】
また、判定部８２＿３は、ＣＰＵ５２が実行中のプログラムのプログラムモジュールが、他のプログラムのプログラムモジュールを呼び出した場合に、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃと、記憶部８１＿３から読み出したライト用ＡＰ間呼び出し関係規定データ８５＿３とに基づいて、当該呼び出しが、図１７に示すライト用ＡＰ間呼び出し関係規定データ８５＿３によって示された組み合わせによって許可されているか否かを判断する。
判定部８２＿３は、当該判断において許可されていると判断した場合には、例えば、接続を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
一方、判定部８２＿３は、当該判断において不許可であると判断した場合には、例えば、非接続を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
【００５５】
次に、選択回路７０について説明する。
選択回路７０は、ＣＰＵ５２からの命令種類指示信号Ｓ５２ａに基づいて、スイッチ７４を端子７５＿１，７５＿２，７５＿３の何れか一つと接続する。
具体的には、選択回路７０は、命令種類指示信号Ｓ５２ａがフェッチ命令を示している場合にはスイッチ７４を端子７５＿１に接続し、フェッチ用判定結果信号Ｓ７１を、判定結果Ｓ６０としてスイッチ回路６１に出力する。これにより、スイッチ回路６１の接続／非接続がフェッチ用判定結果信号Ｓ７１によって制御される。
【００５６】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがリード命令を示している場合にはスイッチ７４を端子７５＿２に接続し、リード用判定結果信号Ｓ７２を、判定結果Ｓ６０としてスイッチ回路６１に出力する。これにより、スイッチ回路６１の接続／非接続がリード用判定結果信号Ｓ７２によって制御される。
【００５７】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがライト命令を示している場合にはスイッチ７４を端子７５＿３に接続し、ライト用判定結果信号Ｓ７３を、判定結果Ｓ６０としてスイッチ回路６１に出力する。これにより、スイッチ回路６１の接続／非接続がライト用判定結果信号Ｓ７３によって制御される。
【００５８】
以下、コンピュータ５１の動作例を説明する。
〔第１の動作例〕
以下、コンピュータ５１が、アプリケーションプログラムＡＰ１のプログラムモジュールの実行過程でフェッチ命令を実行し、メモリ５３のアドレス「２１００Ｈ」を指定した場合の動作例を説明する。
この場合には、ＣＰＵアドレスバス７上に「２１００Ｈ」を示すＣＰＵ＿ＡＤＲが流れ、フェッチを示す命令種類指示信号Ｓ５２ａとＡＰ１を示す実行中ＡＰ指示信号Ｓ５２ｂがＣＰＵ５２から判定回路６０に出力される。
【００５９】
そして、図９に示す判定部８２＿１は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿１から読み出した図１０に示すフェッチ用アクセス範囲規定データ８４＿１とに基づいて、アドレス「２１００Ｈ」が、ＡＰ１に対応する図１０に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲「２０００Ｈ」〜「２ＦＦＦＨ」に含まれていると判断する。
そして、判定部８２＿１は、接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
また、選択回路７０は、命令種類指示信号Ｓ５２ａがフェッチを示しているため、スイッチ７４を端子７５＿１に接続する。
【００６０】
これにより、接続を指示するフェッチ用判定結果信号Ｓ７１が、選択回路７０を介して判定結果信号Ｓ６０として図７に示すスイッチ回路６１に出力される。
【００６１】
そして、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを接続状態にし、ＣＰＵ５２がメモリ５３にアクセスできるようになる。
【００６２】
なお、上述した場合に、アドレスＣＰＵ＿ＡＤＲが「３１００Ｈ」を示してた場合には、当該アドレスがアドレス範囲「２０００Ｈ」〜「２ＦＦＦＨ」に含まれていないため、非接続を指示するフェッチ用判定結果信号Ｓ７１が選択回路７０からスイッチ回路６１に出力される。これにより、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを非接続状態にし、ＣＰＵ５２はメモリ５３にアクセスできない。
【００６３】
〔第２の動作例〕
以下、コンピュータ５１が、リード命令の実行時に、アプリケーションプログラムＡＰ２のプログラムモジュールがアプリケーションプログラムＡＰ１のプログラムを呼び出した場合の動作例を説明する。
この場合には、ＡＰ２を示す実行中ＡＰ指示信号Ｓ５２ｂと、ＡＰ１を示す呼び出し先ＡＰ指示信号Ｓ５２ｃがＣＰＵ５２からリード用判定回路７２に出力される。
リード用判定回路７２の判定部８２＿２は、図１４に示すリード用ＡＰ間呼び出し関係規定データ８５＿２を参照し、ＡＰ２からＡＰ１への呼び出しは許可されていると判断する。
そして、判定部８２＿２は、接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
また、選択回路７０は、命令種類指示信号Ｓ５２ａがリードを示しているため、スイッチ７４を端子７５＿２に接続する。
【００６４】
これにより、接続を指示するリード用判定結果信号Ｓ７２が、選択回路７０を介して判定結果信号Ｓ６０として図７に示すスイッチ回路６１に出力される。
そして、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを接続状態にし、ＣＰＵ５２がメモリ５３にアクセスできるようになる。
【００６５】
一方、上述した場合に、アプリケーションプログラムＡＰ２のプログラムモジュールがアプリケーションプログラムＡＰ３のプログラムを呼び出した場合には、図１４に示すリード用ＡＰ間呼び出し関係規定データ８５＿２から、ＡＰ２からＡＰ３への呼び出しは不許可であると判断される。
そして、判定部８２＿２は、非接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
これにより、非接続を指示するリード用判定結果信号Ｓ７２が、選択回路７０を介して判定結果信号Ｓ６０として図７に示すスイッチ回路６１に出力される。
そして、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを非接続状態にし、ＣＰＵ５２はメモリ５３にアクセスできない。
【００６６】
以上説明したように、コンピュータ５１によれば、ＣＰＵ５２が実行中のプログラムに応じて、それぞれのプログラムに対応して予め規定されたデータに基づいて、判定回路６０およびスイッチ回路６１によって、メモリ５３とＣＰＵデータバス６との間の接続状態を決定する。
そのため、ＣＰＵ５２で実行中のアプリケーションプログラムがメモリ５３内に記憶された他のアプリケーションプログラムの命令およびデータに不正にアクセスすることを防止でき、ＣＰＵ５２が複数のアプリケーションプログラムを実行する場合でも、アプリケーションプログラム相互間での高いセキュリティを得ることができる。
【００６７】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、判定回路６０が、フェッチ用アクセス範囲規定データ８４＿１、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１、リード用アクセス範囲規定データ８４＿２、リード用ＡＰ間呼び出し関係規定データ８５＿２、ライト用アクセス範囲規定データ８４＿３、ライト用ＡＰ間呼び出し関係規定データ８５＿３を記憶する場合を例示したが、図１８に示すように、これらのデータを鍵情報Ｋを用いて暗号化した状態で記憶したＩＣカード５８を用いてもよい。
【００６８】
この場合には、判定回路６０は、鍵情報Ｋおよび復号プログラム９０を保持し、ＣＰＵデータバス６および通信回路４を介して、ＩＣカード５８にアクセスを行って、フェッチ用アクセス範囲規定データ８４＿１、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１、リード用アクセス範囲規定データ８４＿２、リード用ＡＰ間呼び出し関係規定データ８５＿２、ライト用アクセス範囲規定データ８４＿３、ライト用ＡＰ間呼び出し関係規定データ８５＿３をＩＣカード５８から読み出し、所定の復号プログラム９０および鍵情報Ｋを用いて復号して用いる。
【００６９】
また、本発明は、上記復号プログラムを暗号化した状態で、ＩＣカード５８に記憶し、これを通信回路４およびＣＰＵデータバス６を介して判定回路６０に読み出し、判定回路６０で所定の鍵情報を用いて復号し、復号した復号プログラムをメモリ５３に格納し、判定回路６０がメモリ５３から復号プログラムを読み出して実行してもよい。
【００７０】
また、上述した実施形態では、ＣＰＵ５２から判定回路６０に、実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃを出力する場合を例示したが、これらの信号は、図１９に示すように、判定回路６０がＣＰＵアドレスバス７を監視することで自らが生成してもよい。
【００７１】
【発明の効果】
以上説明したように、複数のプログラムを実行する場合に、各プログラム間で命令およびデータの秘密性を保持できるデータ処理装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の関連技術となる電子決済に用いられるコンピュータの機能ブロック図である。
【図２】図２は、図１および本発明の実施形態のコンピュータのソフトウェア構造を説明するための図である。
【図３】図３は、図１に示すコンピュータで扱うＩＣカードの種別を説明するための図である。
【図４】図４は、書き込み前の図１に示すメモリの記憶状態を説明するための図である。
【図５】図５は、書き込み後の図１に示すメモリの記憶状態を説明するための図である。
【図６】図６は、図２に示すアプリケーションプログラムとＩＣカードの種別との対応関係を説明するための図である。
【図７】図７は、本発明の実施形態に係わるコンピュータの構成図である。
【図８】図８は、図７に示す判定回路の構成図である。
【図９】図９は、図８に示すフェッチ用判定回路の構成図である。
【図１０】図１０は、図９に示すフェッチ用アクセス範囲規定データを説明するための図である。
【図１１】図１１は、図９に示すフェッチ用ＡＰ間呼び出し関係規定データを説明するための図である。
【図１２】図１２は、図８に示すリード用判定回路の構成図である。
【図１３】図１３は、図１２に示すリード用アクセス範囲規定データを説明するための図である。
【図１４】図１４は、図１２に示すリード用ＡＰ間呼び出し関係規定データを説明するための図である。
【図１５】図１５は、図８に示すライト用判定回路の構成図である。
【図１６】図１６は、図１５に示すライト用アクセス範囲規定データを説明するための図である。
【図１７】図１７は、図１５に示すライト用ＡＰ間呼び出し関係規定データを説明するための図である。
【図１８】図１８は、本発明のその他の実施形態を説明するための図である。
【図１９】図１９は、本発明のその他の実施形態を説明するための図である。
【符号の説明】
１…コンピュータ、２…ＣＰＵ、３…メモリ、４…通信回路、６…ＣＰＵデータバス、７…ＣＰＵアドレスバス、８…ＩＣカード、５１…コンピュータ、５２…ＣＰＵ、５３…メモリ、６０…判定回路、６１…スイッチ回路、６２…メモリデータバス、７０…選択回路、７１…フェッチ用判定回路、７２…リード用判定回路、７３…ライト用判定回路
【発明の属する技術分野】
本発明は、秘匿性の高いコードおよびデータを効果的に保持できるデータ処理装置に関する。
【０００２】
【従来の技術】
従来から、電子的な手段により、従来の紙幣等に代わってネットワークに接続されたサーバ装置を用いて電子決済等を行うシステムや、従来の紙切符に代わってＩＣカードなどの装置との間で接触あるいは非接触方式で通信を行って改札処理を行うコンピュータを用いた改札システムなどが提案されている。
これらのシステムの多くは、それぞれの用途に応じた専用のコンピュータを用意することが通例であり、1 台のコンピュータを複数の用途で使用することはあまりなかった。
このような背景の中、近年、1 台のコンピュータ上で複数のサービスに係わるプログラムを動作させ、複数のサービスを提供する試みがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、1 台のコンピュータ上でそれぞれ異なる事業者が提供する複数のサービスに係わる複数のプログラムを動作させる場合に、当該サービスが決済などのように秘匿性の高いデータを扱う場合には、各事業者が所有する秘匿性の高いデータが他の事業者によって不正に取得されたり、改竄される可能性があるという問題がある。
【０００４】
本発明は、上述した従来技術の問題点に鑑みてなされたものであり、複数のプログラムを実行する場合に、各プログラム間で命令およびデータの秘密性を保持できるデータ処理装置を提供することを目的とする。
【０００５】
本発明のデータ処理装置は、複数のプログラムを記憶する記憶回路と、伝送路を介して前記記憶回路にアクセスを行い、前記複数のプログラムのいずれかを実行する演算回路と、前記伝送路と前記記憶回路との間に介在し、制御信号に基づいて、前記伝送路と前記記憶回路との間を接続状態および非接続状態の何れか一方に設定する接続切換回路と、前記伝送路と前記記憶回路との間を接続状態および非接続状態の何れにするかを制御する前記制御信号を生成する接続制御回路と、前記伝送路を介した前記演算回路との間のデータ入出力と、当該データ処理装置の外部との間のデータ入出力とを行う入出力インタフェース回路と、を有するデータ処理装置であって、前記入出力インタフェース回路は、当該データ処理装置の外部で、複数種別のうちのいずれかの種別の集積回路との間でデータの送受信を行い、前記演算回路は、前記入出力インタフェース回路を介して、前記集積回路の種別を特定し、前記複数のプログラムのうち、前記特定した種別に応じたプログラムを実行して、実行中のプログラムを示す実行中プログラム指示情報を生成し、前記接続制御回路は、前記演算回路の動作命令である命令コードを取り込む命令であるフェッチ命令と、プログラムの実行に必要なデータを前記記憶回路から読み出す命令であるリード命令と、プログラムの実行によって生成されたデータを前記記憶回路に書き込むライト命令と、のいずれかである前記複数の命令のうち、前記演算回路が実行する命令に応じて、前記演算回路が、前記複数のプログラムのうちどのプログラムを実行中であるかを示す実行中プログラム指示信号と、それぞれの前記命令毎に規定された、アクセス可能な前記記憶回路内のアドレス範囲を前記複数のプログラムの各々について示すアクセス範囲規定データと、前記演算回路がアクセス要求を出した前記記憶回路内のアドレスと、を基に、前記演算回路が実行中のプログラムに対応する前記アクセス範囲規定データの示すアドレス範囲内に前記アドレスが含まれているか否かの判定を行い、含まれていると判定した場合に、前記伝送路と前記記憶回路との間を接続状態に制御する第１の制御信号を生成し、含まれていないと判定した場合に、前記伝送路と前記記憶回路との間を非接続状態に制御する第２の制御信号を生成し、前記実行中プログラム指示信号と、前記演算回路が実行中の前記プログラムが他の前記プログラムの機能を呼び出した場合に、呼び出し先のプログラムを示す呼び出し先プログラム指示信号と、それぞれの前記命令毎に規定された、呼び出しを許可する呼び出し元および呼び出し先のプログラムの組み合わせを予め規定したプログラム間呼び出し関係規定データと、を基に、前記演算回路が実行中のプログラムと、当該実行中のプログラムが呼び出した前記他のプログラムとの組み合わせが許可されているか否かの判定を行い、許可されていると判定した場合に、前記伝送路と前記記憶回路との間を接続状態に制御する第１の制御信号を生成し、許可されていないと判定した場合に、前記伝送路と前記記憶回路との間を非接続状態に制御する第２の制御信号を生成する。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係わる通信システムについて説明する。
〔本発明の関連技術〕
先ず、本発明の関連技術となるＩＣカードを用いた取り引き業務用のプログラムを実行するコンピュータについて説明する。
図１は、本発明の関連技術となる電子決済に用いられるコンピュータ１の機能ブロック図である。
図１に示すようにコンピュータ１は、ＣＰＵ２、メモリ３および通信回路４を有する。
ＣＰＵ２、メモリ３および通信回路４は、ＣＰＵデータバス６に接続されている。
ＣＰＵ２および通信回路４は、ＣＰＵアドレスバス７に接続されている。
【００１８】
ＣＰＵ２は、コンピュータ１の動作を統括的に制御し、メモリ３に記憶されたプログラムの命令に基づいて動作し、当該動作中にメモリ３にアクセスを行う。
通信回路４は、ＩＣカード８との間で接触方式あるいは非接触方式で通信を行う。接触型では、ＩＣカード８と通信回路４とが電気的な接点によって接続される。また、非接触型では、ＩＣカード８と通信回路４とが電波や光等を通信媒介として接続される。
通信回路４を介してＩＣカード８から受信したデータは、メモリ３に記憶されたプログラムに従ってＣＰＵ２により演算処理される。また、ＣＰＵ２による演算によって得られたデータが、通信回路４を介してＩＣカード８に送信される。
また、ＣＰＵ２は、ＩＣカード８との間の通信によって生成した決済結果をメモリ３に書き込む。
【００１９】
図２は、図１に示すＣＰＵ２のソフトウェア構成を説明するための図である。
図２において、最下層は、ハードウェア層であり、図１に示すＣＰＵ２のハードウェアの構成要素である。
ハードウェア層の上には通信ドライバ層が位置する。通信ドライバ層には、ＣＰＵ２に接続された通信回路４を制御する通信ドライバ層が位置する。通信ドライバ層のプログラムは、通常、不揮発性メモリ内に記憶される。
通信ドライバ層の上には、ＣＰＵ２の動作の根幹となるプログラムを提供するオペレーティング・システム（ＯＳ）層がある。ＯＳ層は、最上位のアプリケーション（ＡＰ）層に対して、下位層と比較してより上位概念のサービスを提供する。例えば、後述する関数「ｇｅｔｃａｒｄｔｙｐｅ（）」，「ｒｅａｄｃａｒｄｄａｔａ（）」および「ｗｒｉｔｅｃａｒｄｄａｔａ（）」などはこの一例である。
また、ＯＳ層の上には、コンピュータ１が実現する具体的な機能（サービス）を規定するＡＰ層がある。ＡＰ層には、例えば、アプリケーションプログラムＭＡＩＮ、ＡＰ１、ＡＰ２、ＡＰ３が存在する。
【００２０】
本実施形態では、アプリケーションプログラムとして、ＩＣカード８を用いた決済などの取り引きを提供するものを例示して説明する。
例えば、ＯＳ層およびＡＰ層では、ＩＣカード８の種別を知るための関数を「ｇｅｔｃａｒｄｔｙｐｅ（）」で定義する。
ＯＳ層およびＡＰ層では、本関数を呼び出すことによってＩＣカード８の種類を特定することができる。例えば、種別Ａ，Ｂ，Ｃの３種のＩＣカード８が存在すると仮定し、各ＩＣカード８における上記関数の戻り値を図３のように定義する。
例えば、種別ＢのＩＣカード８が使用されたとすると、関数「ｇｅｔｃａｒｄｔｙｐｅ（）」を実行した結果の戻り値は「２」になる。
【００２１】
また、ＯＳ層およびＡＰ層では、ＩＣカード８の内部メモリからデータを読み出す関数として「ｒｅａｄｄａｔａ（＊ｒｐ）」を定義する。
ここで、「＊ｒｐ」は、Ｃ言語におけるポインタの概念と同様であり、「＊」は、それに続く変数がポインタ変数であることを示しており、「ｒｐ」が、ＩＣカード８の内部メモリ内の特定の場所を示している。「＊ｒｐ」と表記した場合には、ＩＣカード８のメモリ内の「ｒｐ番地」の内容を示すことになる。いま仮に、当該内部メモリに図４に示すようにデータが格納されていたとする。
そして、「ｒｐ＝１０２Ｈ」であるとすると、関数「ｒｅａｄｄａｔａ（＊ｒｐ）」の戻り値は、「５６Ｈ」になり、「１０２Ｈ番地」のデータを読み出すことができる。
【００２２】
また、ＯＳ層およびＡＰ層では、ＩＣカード８の内部メモリの特定番地にデータを書き込む関数として「ｗｒｉｔｅｄａｔａ（＊ｗｐ，ｗｄａｔａ）」を定義する。ここで、「＊ｗｐ」は、Ｃ言語におけるポインタの概念と同様、「＊」は、続く変数がポインタ変数であることを示しており、「ｗｐ」が、ＩＣカード８の内部メモリの特定番地を示している。「＊ｗｐ」と表記した場合には、ＩＣカード８の内部メモリのｗｐ番地の内容を示すことになる。「ｗｄａｔａ」は書き込みデータの入った変数である。いま仮に、ＩＣカード８のメモリに図５に示すようにデータが格納されていたとする。ここで、「ｗｐ＝１０２Ｈ」、「ｗｄａｔａ＝７３Ｈ」とし、関数「ｗｒｉｔｅｄａｔａ（＊ｗｐ，ｗｄａｔａ）」を実行すると、図５のように、当該メモリの「１０２Ｈ番地」のデータが「７３Ｈ」に書き換えられる。
【００２３】
ところで、図２に示すアプリケーションプログラムＡＰ１、ＡＰ２、ＡＰ３は、それぞれ、異なる種別のＩＣカード８に関する取り引きの動作を規定している。その対応は図６に示される。
図２において、アプリケーションプログラムＭＡＩＮは、コンピュータ１の起動時に最初に実行される。アプリケーションプログラムＭＡＩＮでは、前述した関数「ｇｅｔｃａｒｄｔｙｐｅ（）」を使用して、利用されているＩＣカード８の種別を判定する。ＣＰＵ２は、図６に示される対応表に従い、前記判定されたＩＣカード８の種別に応じて、対応するアプリケーションプログラムを選択して実行する。
【００２４】
種別Ａ、種別Ｂ、種別ＣのそれぞれのＩＣカード８を異なる事業者が取り扱う状況を想定すると、アプリケーションプログラムＡＰ１、ＡＰ２、ＡＰ３は、各事業者が作成する。また、ＩＣカード８の内部メモリの記憶領域は、アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３で共用したり、各アプリケーションプログラムが予め自らに割り当てられた部分を使用する。
上述したように、アプリケーションプログラムＡＰ１、ＡＰ２、ＡＰ３は各事業者が作成するが、プログラムに誤りがある場合や、悪意を持った事業者による不正なプログラムによって、ある事業者が他の事業者のアプリケーションプログラムを読み出したり、ＩＣカード８内の自らがアクセスが許可されていない記憶領域に不正なアクセスが行われる場合がある。
【００２５】
〔本発明の実施形態〕
図７は、本発明の実施形態に係わるコンピュータ５１の構成図である。
図７に示すように、コンピュータ５１は、ＣＰＵ５２、メモリ５３、通信回路４、判定回路６０およびスイッチ回路６１を有する。
ここで、ＣＰＵ５２が本発明の演算回路、メモリ５３が本発明の記憶回路、通信回路４が本発明の通信回路に対応し、判定回路６０が本発明の接続制御回路に対応し、スイッチ回路６１が本発明の接続切換回路に対応している。
ＣＰＵデータバス６には、ＣＰＵ５２、スイッチ回路６１、判定回路６０および通信回路４が接続されている。
ＣＰＵデータバス６が本発明の伝送路に対応している。
【００２６】
また、スイッチ回路６１は、メモリデータバス６２を介してメモリ５３に接続されている。
また、ＣＰＵアドレスバス７には、メモリ５３、判定回路６０および通信回路４が接続されている。
ＣＰＵアドレスバス７は、ＣＰＵ５２が、メモリ５３や、コンピュータ５１の外部の周辺機能などにアクセスする際に、そのアドレスを示すＣＰＵ＿ＡＤＲを伝送する。
図７において、図１と同じ符号を付した通信回路４およびＩＣカード８は、図１を用いて説明したものと同じである。
また、ＣＰＵ５２は、図２を用いて前述したソフトウェア構造を有している。すなわち、アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３として、種別Ａ，Ｂ，Ｃの３種のＩＣカード８に係わる取り引き処理をそれぞれ規定したものを用いる。
【００２７】
通信回路４を介してＩＣカード８から受信したデータは、メモリ５３に記憶されたプログラムに従ってＣＰＵ５２により演算処理される。また、ＣＰＵ５２による演算によって得られたデータが、通信回路４を介してＩＣカード８に送信される。
また、ＣＰＵ５２は、ＩＣカード８との間の通信によって生成した決済結果をメモリ５３に書き込む。
スイッチ回路６１は、判定回路６０からの判定結果信号Ｓ６０（本発明の制御信号）に基づいて、ＣＰＵデータバス６とメモリデータバス６２とを接続状態および非接続状態の何れかに切り換える。
【００２８】
また、ＣＰＵ５２は、メモリ５３からフェッチした（読み出した）図２に示すＯＳ層のプログラム、プログラムＭＡＩＮ、アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３プログラムの命令（コード）を実行する。
各プログラムは、複数のプログラムモジュールから構成される。
ＣＰＵ５２は、当該命令の実行に従って、命令種類指示信号Ｓ５２ａ、実行中ＡＰ指示信号Ｓ５２ｂ、必要に応じて呼び出し先ＡＰ指示信号Ｓ５２ｃを生成し、これらを判定回路６０に出力する。
ここで、命令種類指示信号Ｓ５２ａは、ＣＰＵ５２がフェッチ命令、リード命令およびライト命令の何れの命令を実行したかを示す信号である。
ここで、フェッチ命令は、ＣＰＵ５２がＣＰＵデータバス６を介して命令コードを取り込むことを指示する命令である。
リード命令は、ＣＰＵ５２が、ＣＰＵデータバス６を介してデータを読み込むことを指示する命令である。
ライト命令は、ＣＰＵ５２が、ＣＰＵデータバス６を介してデータを書き込むことを指示する命令である。
【００２９】
また、実行中ＡＰ指示信号Ｓ５２ｂは、ＣＰＵ５２が、図２に示すアプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３，ＭＡＩＮおよびＯＳのプログラムの命令のうち、何れのプログラムの命令を実行中であるかを示す信号である。
呼び出し先ＡＰ指示信号Ｓ５２ｃは、ＣＰＵ５２が実行中のプログラムモジュールが他のプログラムモジュールを呼び出したときに、呼び出し先のプログラムモジュールが属するプログラムが、上記アプリケーションプログラムＡＰ１，ＡＰ２，ＡＰ３，ＭＡＩＮおよびＯＳの何れのプログラムであるかを示している。
また、ＣＰＵ５２は、後述するようにスイッチ回路６１が非接続状態になると、ＣＰＵデータバス６とその動作を停止する。
【００３０】
以下、判定回路６０について詳細に説明する。
判定回路６０は、ＣＰＵ５２から入力した命令種類指示信号Ｓ５２ａおよび実行中ＡＰ指示信号Ｓ５２ｂ、並びにＣＰＵアドレスバス７を介してＣＰＵ５２から入力したアドレスＣＰＵ＿ＡＤＲに基づいて判定結果信号Ｓ６０を生成し、これをスイッチ回路６１に出力する。
【００３１】
図８は、図７に示す判定回路６０の構成図である。
図８に示すように、判定回路６０は、選択回路７０、フェッチ用判定回路７１、リード用判定回路７２およびライト用判定回路７３を有する。
選択回路７０は、図７に示すＣＰＵ５２から入力した命令種類指示信号Ｓ５２ａに基づいて、スイッチ７４を端子７５＿１，７５＿２，７５＿３の何れか一つの端子に接続する。
具体的には、選択回路７０は、命令種類指示信号Ｓ５２ａがフェッチ命令を示している場合には、スイッチ７４を端子７５＿１に接続する。
これにより、フェッチ用判定回路７１から出力されたフェッチ用判定結果信号Ｓ７１が、端子７５＿１およびスイッチ７４を介して判定結果信号Ｓ６０として判定回路６０からスイッチ回路６１に出力される。
【００３２】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがリード命令を示している場合には、スイッチ７４を端子７５＿２に接続する。
これにより、リード用判定回路７２から出力されたリード用判定結果信号Ｓ７２が、端子７５＿２およびスイッチ７４を介して判定結果信号Ｓ６０として判定回路６０からスイッチ回路６１に出力される。
【００３３】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがライト命令を示している場合には、スイッチ７４を端子７５＿３に接続する。
これにより、ライト用判定回路７３から出力されたライト用判定結果信号Ｓ７３が、端子７５＿３およびスイッチ７４を介して判定結果信号Ｓ６０として判定回路６０からスイッチ回路６１に出力される。
【００３４】
フェッチ用判定回路７１は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂ、呼び出し先ＡＰ指示信号Ｓ５２ｃおよびアドレスＣＰＵ＿ＡＤＲを用いて、フェッチ用判定結果信号Ｓ７１を生成し、これを選択回路７０の端子７５＿１に向けて出力する。
【００３５】
図９は、図８に示すフェッチ用判定回路７１の構成図である。
図９に示すように、フェッチ用判定回路７１は、記憶部８１＿１および判定部８２＿１を有する。
記憶部８１＿１は、フェッチ用アクセス範囲規定データ８４＿１と、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１とを記憶する。
【００３６】
フェッチ用アクセス範囲規定データ８４＿１は、ＣＰＵ５２がフェッチ命令を実行しているときにアクセス可能なメモリ５３内のアドレスを、ＣＰＵ５２が図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３のプログラムを実行中である場合の各々について規定している。
【００３７】
図１０は、フェッチ用アクセス範囲規定データ８４＿１を説明するための図である。
図１０の列（縦）方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
行（横）方向の「ＦＲＯＭ」は、対応する列のプログラムが記憶されることが許可されているメモリ５３内の記憶領域の開始アドレスを示している。
行方向の「ＦＲＯＭ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の開始アドレスを示している。
行方向の「ＴＯ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の終了アドレスを示している。
例えば、アプリケーションプログラムＡＰ１は、メモリ５３のアドレス「２０００Ｈ」〜「２ＦＦＦＨ」の範囲にアクセス許可されている。
【００３８】
フェッチ用ＡＰ間呼び出し関係規定データ８５＿１は、ＣＰＵ５２がフェッチ命令を実行しているときにプログラムモジュールの呼び出しが発生した場合に、呼び出し元および呼び出し先となることができるプログラムモジュールが属するプログラムの組み合わせを示している。
図１１は、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１を説明するための図である。
図１１の列方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
図１１の行方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
列と行の交差する位置に、対応する列のプログラムのプログラムモジュールが対応する行のプログラムのプログラムモジュールを呼び出すことが許可されているか否かを示している。「○」が呼び出し許可を示しており、「×」が呼び出し不許可を示している。
例えば、アプリケーションプログラムＡＰ１のプログラムモジュールは、ＯＳのプログラムおよびアプリケーションプログラムＡＰ３のプログラムモジュールを呼び出すことが許可されているが、アプリケーションプログラムＡＰ２のプログラムモジュールを呼び出すことは許可されていない。
【００３９】
判定部８２＿１は、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿１から読み出したフェッチ用アクセス範囲規定データ８４＿１とに基づいて、アドレスＣＰＵ＿ＡＤＲが、実行中ＡＰ指示信号Ｓ５２ｂが示すプログラムに対応する図１０に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲に含まれているか否かを判断する。
判定部８２＿１は、当該判断において含まれていると判断した場合には、例えば、接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
一方、判定部８２＿１は、当該判断において含まれていないと判断した場合には、例えば、非接続（切断）を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
【００４０】
また、判定部８２＿１は、ＣＰＵ５２が実行中のプログラムのプログラムモジュールが、他のプログラムのプログラムモジュールを呼び出した場合に、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃと、記憶部８１＿１から読み出したフェッチ用ＡＰ間呼び出し関係規定データ８５＿１とに基づいて、当該呼び出しが、図１１に示すフェッチ用ＡＰ間呼び出し関係規定データ８５＿１によって示された組み合わせによって許可されているか否かを判断する。
判定部８２＿１は、当該判断において許可されていると判断した場合には、例えば、接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
一方、判定部８２＿１は、当該判断において不許可であると判断した場合には、例えば、非接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
【００４１】
リード用判定回路７２は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂ、呼び出し先ＡＰ指示信号Ｓ５２ｃおよびアドレスＣＰＵ＿ＡＤＲを用いて、リード用判定結果信号Ｓ７２を生成し、これを選択回路７０の端子７５＿２に向けて出力する。
【００４２】
図１２は、図８に示すリード用判定回路７２の構成図である。
図１２に示すように、リード用判定回路７２は、記憶部８１＿２および判定部８２＿２を有する。
記憶部８１＿２は、リード用アクセス範囲規定データ８４＿２と、リード用ＡＰ間呼び出し関係規定データ８５＿２とを記憶する。
【００４３】
リード用アクセス範囲規定データ８４＿２は、ＣＰＵ５２がリード命令を実行しているときにアクセス可能なメモリ５３内のアドレスを、ＣＰＵ５２が図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３のプログラムを実行中である場合の各々について規定している。
【００４４】
図１３は、リード用アクセス範囲規定データ８４＿２を説明するための図である。
図１３の列（縦）方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
行（横）方向の「ＦＲＯＭ」は、対応する列のプログラムが記憶されることが許可されているメモリ５３内の記憶領域の開始アドレスを示している。
行方向の「ＦＲＯＭ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の開始アドレスを示している。
行方向の「ＴＯ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の終了アドレスを示している。
【００４５】
リード用ＡＰ間呼び出し関係規定データ８５＿２は、ＣＰＵ５２がリード命令を実行しているときにプログラムモジュールの呼び出しが発生した場合に、呼び出し元および呼び出し先となることができるプログラムモジュールが属するプログラムの組み合わせを示している。
図１４は、リード用ＡＰ間呼び出し関係規定データ８５＿２を説明するための図である。
図１４の列方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
図１４の行方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
列と行の交差する位置に、対応する列のプログラムのプログラムモジュールが対応する行のプログラムのプログラムモジュールを呼び出すことが許可されているか否かを示している。「○」が呼び出し許可を示しており、「×」が呼び出し不許可を示している。
【００４６】
判定部８２＿２は、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿２から読み出したリード用アクセス範囲規定データ８４＿２とに基づいて、アドレスＣＰＵ＿ＡＤＲが、実行中ＡＰ指示信号Ｓ５２ｂが示すプログラムに対応する図１３に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲に含まれているか否かを判断する。
判定部８２＿２は、当該判断において含まれていると判断した場合には、例えば、接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
一方、判定部８２＿２は、当該判断において含まれていないと判断した場合には、例えば、非接続（切断）を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
【００４７】
また、判定部８２＿２は、ＣＰＵ５２が実行中のプログラムのプログラムモジュールが、他のプログラムのプログラムモジュールを呼び出した場合に、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃと、記憶部８１＿２から読み出したリード用ＡＰ間呼び出し関係規定データ８５＿２とに基づいて、当該呼び出しが、図１４に示すリード用ＡＰ間呼び出し関係規定データ８５＿２によって示された組み合わせによって許可されているか否かを判断する。
判定部８２＿２は、当該判断において許可されていると判断した場合には、例えば、接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
一方、判定部８２＿２は、当該判断において不許可であると判断した場合には、例えば、非接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
【００４８】
ライト用判定回路７３は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂ、呼び出し先ＡＰ指示信号Ｓ５２ｃおよびアドレスＣＰＵ＿ＡＤＲを用いて、ライト用判定結果信号Ｓ７３を生成し、これを選択回路７０の端子７５＿３に向けて出力する。
【００４９】
図１５は、図８に示すライト用判定回路７３の構成図である。
図１５に示すように、ライト用判定回路７３は、記憶部８１＿３および判定部８２＿３を有する。
記憶部８１＿３は、ライト用アクセス範囲規定データ８４＿３と、ライト用ＡＰ間呼び出し関係規定データ８５＿３とを記憶する。
【００５０】
ライト用アクセス範囲規定データ８４＿３は、ＣＰＵ５２がライト命令を実行しているときにアクセス可能なメモリ５３内のアドレスを、ＣＰＵ５２が図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３のプログラムを実行中である場合の各々について規定している。
【００５１】
図１６は、ライト用アクセス範囲規定データ８４＿３を説明するための図である。
図１６の列（縦）方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
行（横）方向の「ＦＲＯＭ」は、対応する列のプログラムが記憶されることが許可されているメモリ５３内の記憶領域の開始アドレスを示している。
行方向の「ＦＲＯＭ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の開始アドレスを示している。
行方向の「ＴＯ」は、対応する列のプログラムがアクセス許可されているメモリ５３のアドレス範囲の終了アドレスを示している。
【００５２】
ライト用ＡＰ間呼び出し関係規定データ８５＿３は、ＣＰＵ５２がライト命令を実行しているときにプログラムモジュールの呼び出しが発生した場合に、呼び出し元および呼び出し先となることができるプログラムモジュールが属するプログラムの組み合わせを示している。
図１７は、ライト用ＡＰ間呼び出し関係規定データ８５＿３を説明するための図である。
図１７の列方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
図１７の行方向は、図２に示すＯＳ層のプログラム、アプリケーションプログラムＭＡＩＮ，ＡＰ１，ＡＰ２，ＡＰ３を示している。
列と行の交差する位置に、対応する列のプログラムのプログラムモジュールが対応する行のプログラムのプログラムモジュールを呼び出すことが許可されているか否かを示している。「○」が呼び出し許可を示しており、「×」が呼び出し不許可を示している。
【００５３】
判定部８２＿３は、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿３から読み出したライト用アクセス範囲規定データ８４＿３とに基づいて、アドレスＣＰＵ＿ＡＤＲが、実行中ＡＰ指示信号Ｓ５２ｂが示すプログラムに対応する図１６に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲に含まれているか否かを判断する。
判定部８２＿３は、当該判断において含まれていると判断した場合には、例えば、接続を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
一方、判定部８２＿３は、当該判断において含まれていないと判断した場合には、例えば、非接続（切断）を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
【００５４】
また、判定部８２＿３は、ＣＰＵ５２が実行中のプログラムのプログラムモジュールが、他のプログラムのプログラムモジュールを呼び出した場合に、図７に示すＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃと、記憶部８１＿３から読み出したライト用ＡＰ間呼び出し関係規定データ８５＿３とに基づいて、当該呼び出しが、図１７に示すライト用ＡＰ間呼び出し関係規定データ８５＿３によって示された組み合わせによって許可されているか否かを判断する。
判定部８２＿３は、当該判断において許可されていると判断した場合には、例えば、接続を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
一方、判定部８２＿３は、当該判断において不許可であると判断した場合には、例えば、非接続を指示するライト用判定結果信号Ｓ７３を生成し、これを図８に示す選択回路７０の端子７５＿３に向けて出力する。
【００５５】
次に、選択回路７０について説明する。
選択回路７０は、ＣＰＵ５２からの命令種類指示信号Ｓ５２ａに基づいて、スイッチ７４を端子７５＿１，７５＿２，７５＿３の何れか一つと接続する。
具体的には、選択回路７０は、命令種類指示信号Ｓ５２ａがフェッチ命令を示している場合にはスイッチ７４を端子７５＿１に接続し、フェッチ用判定結果信号Ｓ７１を、判定結果Ｓ６０としてスイッチ回路６１に出力する。これにより、スイッチ回路６１の接続／非接続がフェッチ用判定結果信号Ｓ７１によって制御される。
【００５６】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがリード命令を示している場合にはスイッチ７４を端子７５＿２に接続し、リード用判定結果信号Ｓ７２を、判定結果Ｓ６０としてスイッチ回路６１に出力する。これにより、スイッチ回路６１の接続／非接続がリード用判定結果信号Ｓ７２によって制御される。
【００５７】
また、選択回路７０は、命令種類指示信号Ｓ５２ａがライト命令を示している場合にはスイッチ７４を端子７５＿３に接続し、ライト用判定結果信号Ｓ７３を、判定結果Ｓ６０としてスイッチ回路６１に出力する。これにより、スイッチ回路６１の接続／非接続がライト用判定結果信号Ｓ７３によって制御される。
【００５８】
以下、コンピュータ５１の動作例を説明する。
〔第１の動作例〕
以下、コンピュータ５１が、アプリケーションプログラムＡＰ１のプログラムモジュールの実行過程でフェッチ命令を実行し、メモリ５３のアドレス「２１００Ｈ」を指定した場合の動作例を説明する。
この場合には、ＣＰＵアドレスバス７上に「２１００Ｈ」を示すＣＰＵ＿ＡＤＲが流れ、フェッチを示す命令種類指示信号Ｓ５２ａとＡＰ１を示す実行中ＡＰ指示信号Ｓ５２ｂがＣＰＵ５２から判定回路６０に出力される。
【００５９】
そして、図９に示す判定部８２＿１は、ＣＰＵ５２から入力した実行中ＡＰ指示信号Ｓ５２ｂおよびアドレスＣＰＵ＿ＡＤＲと、記憶部８１＿１から読み出した図１０に示すフェッチ用アクセス範囲規定データ８４＿１とに基づいて、アドレス「２１００Ｈ」が、ＡＰ１に対応する図１０に示す列の「ＦＲＯＭ」および「ＴＯ」によって規定されるメモリ５３のアドレス範囲「２０００Ｈ」〜「２ＦＦＦＨ」に含まれていると判断する。
そして、判定部８２＿１は、接続を指示するフェッチ用判定結果信号Ｓ７１を生成し、これを図８に示す選択回路７０の端子７５＿１に向けて出力する。
また、選択回路７０は、命令種類指示信号Ｓ５２ａがフェッチを示しているため、スイッチ７４を端子７５＿１に接続する。
【００６０】
これにより、接続を指示するフェッチ用判定結果信号Ｓ７１が、選択回路７０を介して判定結果信号Ｓ６０として図７に示すスイッチ回路６１に出力される。
【００６１】
そして、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを接続状態にし、ＣＰＵ５２がメモリ５３にアクセスできるようになる。
【００６２】
なお、上述した場合に、アドレスＣＰＵ＿ＡＤＲが「３１００Ｈ」を示してた場合には、当該アドレスがアドレス範囲「２０００Ｈ」〜「２ＦＦＦＨ」に含まれていないため、非接続を指示するフェッチ用判定結果信号Ｓ７１が選択回路７０からスイッチ回路６１に出力される。これにより、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを非接続状態にし、ＣＰＵ５２はメモリ５３にアクセスできない。
【００６３】
〔第２の動作例〕
以下、コンピュータ５１が、リード命令の実行時に、アプリケーションプログラムＡＰ２のプログラムモジュールがアプリケーションプログラムＡＰ１のプログラムを呼び出した場合の動作例を説明する。
この場合には、ＡＰ２を示す実行中ＡＰ指示信号Ｓ５２ｂと、ＡＰ１を示す呼び出し先ＡＰ指示信号Ｓ５２ｃがＣＰＵ５２からリード用判定回路７２に出力される。
リード用判定回路７２の判定部８２＿２は、図１４に示すリード用ＡＰ間呼び出し関係規定データ８５＿２を参照し、ＡＰ２からＡＰ１への呼び出しは許可されていると判断する。
そして、判定部８２＿２は、接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
また、選択回路７０は、命令種類指示信号Ｓ５２ａがリードを示しているため、スイッチ７４を端子７５＿２に接続する。
【００６４】
これにより、接続を指示するリード用判定結果信号Ｓ７２が、選択回路７０を介して判定結果信号Ｓ６０として図７に示すスイッチ回路６１に出力される。
そして、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを接続状態にし、ＣＰＵ５２がメモリ５３にアクセスできるようになる。
【００６５】
一方、上述した場合に、アプリケーションプログラムＡＰ２のプログラムモジュールがアプリケーションプログラムＡＰ３のプログラムを呼び出した場合には、図１４に示すリード用ＡＰ間呼び出し関係規定データ８５＿２から、ＡＰ２からＡＰ３への呼び出しは不許可であると判断される。
そして、判定部８２＿２は、非接続を指示するリード用判定結果信号Ｓ７２を生成し、これを図８に示す選択回路７０の端子７５＿２に向けて出力する。
これにより、非接続を指示するリード用判定結果信号Ｓ７２が、選択回路７０を介して判定結果信号Ｓ６０として図７に示すスイッチ回路６１に出力される。
そして、スイッチ回路６１は、ＣＰＵデータバス６とメモリデータバス６２とを非接続状態にし、ＣＰＵ５２はメモリ５３にアクセスできない。
【００６６】
以上説明したように、コンピュータ５１によれば、ＣＰＵ５２が実行中のプログラムに応じて、それぞれのプログラムに対応して予め規定されたデータに基づいて、判定回路６０およびスイッチ回路６１によって、メモリ５３とＣＰＵデータバス６との間の接続状態を決定する。
そのため、ＣＰＵ５２で実行中のアプリケーションプログラムがメモリ５３内に記憶された他のアプリケーションプログラムの命令およびデータに不正にアクセスすることを防止でき、ＣＰＵ５２が複数のアプリケーションプログラムを実行する場合でも、アプリケーションプログラム相互間での高いセキュリティを得ることができる。
【００６７】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、判定回路６０が、フェッチ用アクセス範囲規定データ８４＿１、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１、リード用アクセス範囲規定データ８４＿２、リード用ＡＰ間呼び出し関係規定データ８５＿２、ライト用アクセス範囲規定データ８４＿３、ライト用ＡＰ間呼び出し関係規定データ８５＿３を記憶する場合を例示したが、図１８に示すように、これらのデータを鍵情報Ｋを用いて暗号化した状態で記憶したＩＣカード５８を用いてもよい。
【００６８】
この場合には、判定回路６０は、鍵情報Ｋおよび復号プログラム９０を保持し、ＣＰＵデータバス６および通信回路４を介して、ＩＣカード５８にアクセスを行って、フェッチ用アクセス範囲規定データ８４＿１、フェッチ用ＡＰ間呼び出し関係規定データ８５＿１、リード用アクセス範囲規定データ８４＿２、リード用ＡＰ間呼び出し関係規定データ８５＿２、ライト用アクセス範囲規定データ８４＿３、ライト用ＡＰ間呼び出し関係規定データ８５＿３をＩＣカード５８から読み出し、所定の復号プログラム９０および鍵情報Ｋを用いて復号して用いる。
【００６９】
また、本発明は、上記復号プログラムを暗号化した状態で、ＩＣカード５８に記憶し、これを通信回路４およびＣＰＵデータバス６を介して判定回路６０に読み出し、判定回路６０で所定の鍵情報を用いて復号し、復号した復号プログラムをメモリ５３に格納し、判定回路６０がメモリ５３から復号プログラムを読み出して実行してもよい。
【００７０】
また、上述した実施形態では、ＣＰＵ５２から判定回路６０に、実行中ＡＰ指示信号Ｓ５２ｂおよび呼び出し先ＡＰ指示信号Ｓ５２ｃを出力する場合を例示したが、これらの信号は、図１９に示すように、判定回路６０がＣＰＵアドレスバス７を監視することで自らが生成してもよい。
【００７１】
【発明の効果】
以上説明したように、複数のプログラムを実行する場合に、各プログラム間で命令およびデータの秘密性を保持できるデータ処理装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の関連技術となる電子決済に用いられるコンピュータの機能ブロック図である。
【図２】図２は、図１および本発明の実施形態のコンピュータのソフトウェア構造を説明するための図である。
【図３】図３は、図１に示すコンピュータで扱うＩＣカードの種別を説明するための図である。
【図４】図４は、書き込み前の図１に示すメモリの記憶状態を説明するための図である。
【図５】図５は、書き込み後の図１に示すメモリの記憶状態を説明するための図である。
【図６】図６は、図２に示すアプリケーションプログラムとＩＣカードの種別との対応関係を説明するための図である。
【図７】図７は、本発明の実施形態に係わるコンピュータの構成図である。
【図８】図８は、図７に示す判定回路の構成図である。
【図９】図９は、図８に示すフェッチ用判定回路の構成図である。
【図１０】図１０は、図９に示すフェッチ用アクセス範囲規定データを説明するための図である。
【図１１】図１１は、図９に示すフェッチ用ＡＰ間呼び出し関係規定データを説明するための図である。
【図１２】図１２は、図８に示すリード用判定回路の構成図である。
【図１３】図１３は、図１２に示すリード用アクセス範囲規定データを説明するための図である。
【図１４】図１４は、図１２に示すリード用ＡＰ間呼び出し関係規定データを説明するための図である。
【図１５】図１５は、図８に示すライト用判定回路の構成図である。
【図１６】図１６は、図１５に示すライト用アクセス範囲規定データを説明するための図である。
【図１７】図１７は、図１５に示すライト用ＡＰ間呼び出し関係規定データを説明するための図である。
【図１８】図１８は、本発明のその他の実施形態を説明するための図である。
【図１９】図１９は、本発明のその他の実施形態を説明するための図である。
【符号の説明】
１…コンピュータ、２…ＣＰＵ、３…メモリ、４…通信回路、６…ＣＰＵデータバス、７…ＣＰＵアドレスバス、８…ＩＣカード、５１…コンピュータ、５２…ＣＰＵ、５３…メモリ、６０…判定回路、６１…スイッチ回路、６２…メモリデータバス、７０…選択回路、７１…フェッチ用判定回路、７２…リード用判定回路、７３…ライト用判定回路
Claims (7)
- 複数のプログラムを記憶する記憶回路と、
伝送路を介して前記記憶回路にアクセスを行い、前記複数のプログラムのいずれかを実行する演算回路と、
前記伝送路と前記記憶回路との間に介在し、制御信号に基づいて、前記伝送路と前記記憶回路との間を接続状態および非接続状態の何れか一方に設定する接続切換回路と、
前記伝送路と前記記憶回路との間を接続状態および非接続状態の何れにするかを制御する前記制御信号を生成する接続制御回路と、
前記伝送路を介した前記演算回路との間のデータ入出力と、当該データ処理装置の外部との間のデータ入出力とを行う入出力インタフェース回路と、
を有するデータ処理装置であって、
前記入出力インタフェース回路は、当該データ処理装置の外部で、複数種別のうちのいずれかの種別の集積回路との間でデータの送受信を行い、
前記演算回路は、前記入出力インタフェース回路を介して、前記集積回路の種別を特定し、前記複数のプログラムのうち、前記特定した種別に応じたプログラムを実行して、実行中のプログラムを示す実行中プログラム指示情報を生成し、
前記接続制御回路は、
前記演算回路の動作命令である命令コードを取り込む命令であるフェッチ命令と、プログラムの実行に必要なデータを前記記憶回路から読み出す命令であるリード命令と、プログラムの実行によって生成されたデータを前記記憶回路に書き込むライト命令と、のいずれかである前記複数の命令のうち、前記演算回路が実行する命令に応じて、
前記演算回路が、前記複数のプログラムのうちどのプログラムを実行中であるかを示す実行中プログラム指示信号と、それぞれの前記命令毎に規定された、アクセス可能な前記記憶回路内のアドレス範囲を前記複数のプログラムの各々について示すアクセス範囲規定データと、前記演算回路がアクセス要求を出した前記記憶回路内のアドレスと、を基に、前記演算回路が実行中のプログラムに対応する前記アクセス範囲規定データの示すアドレス範囲内に前記アドレスが含まれているか否かの判定を行い、含まれていると判定した場合に、前記伝送路と前記記憶回路との間を接続状態に制御する第１の制御信号を生成し、含まれていないと判定した場合に、前記伝送路と前記記憶回路との間を非接続状態に制御する第２の制御信号を生成し、
前記実行中プログラム指示信号と、前記演算回路が実行中の前記プログラムが他の前記プログラムの機能を呼び出した場合に、呼び出し先のプログラムを示す呼び出し先プログラム指示信号と、それぞれの前記命令毎に規定された、呼び出しを許可する呼び出し元および呼び出し先のプログラムの組み合わせを予め規定したプログラム間呼び出し関係規定データと、を基に、前記演算回路が実行中のプログラムと、当該実行中のプログラムが呼び出した前記他のプログラムとの組み合わせが許可されているか否かの判定を行い、許可されていると判定した場合に、前記伝送路と前記記憶回路との間を接続状態に制御する第１の制御信号を生成し、許可されていないと判定した場合に、前記伝送路と前記記憶回路との間を非接続状態に制御する第２の制御信号を生成する
データ処理装置。 - 前記接続制御回路は、前記アクセス範囲規定データを記憶する記憶部を有する
請求項１に記載のデータ処理装置。 - 前記演算回路は、前記接続制御回路が、前記伝送路と前記記憶回路との間を非接続状態に設定する場合に、当該演算回路の動作を停止する
請求項１に記載のデータ処理装置。 - 前記接続制御回路は、前記プログラム間呼び出し関係規定データを記憶する記憶部を有する
請求項１に記載のデータ処理装置。 - 前記演算回路は、前記入出力インタフェース回路を介して、前記集積回路にアクセスを行い、
前記接続制御回路は、
第１の鍵情報を保持し、前記伝送路を介して前記集積回路から暗号化された前記アクセス範囲規定データを受信し、当該受信したアクセス範囲規定データを前記第１の鍵情報を用いて復号し、当該復号したアクセス範囲規定データを用いて前記第１或いは第２の制御信号を生成し、
第２の鍵情報を保持し、前記伝送路を介して前記集積回路から前記暗号化されたプログラム間呼び出し関係規定データを受信し、当該受信したプログラム間呼び出し関係規定データを前記第２の鍵情報を用いて復号し、当該復号したプログラム間呼び出し関係規定データを用いて前記第１或いは第２の制御信号を生成する
請求項１に記載のデータ処理装置。 - 前記接続制御回路は、前記アクセス範囲規定データの復号を行う暗号化された復号プログラムを前記入出力インタフェース回路および前記伝送路を介して受信し、当該受信した復号プログラムを復号して前記記憶回路に格納し、当該記憶回路に格納された前記復号プログラムを用いて、前記アクセス範囲規定データの復号を行う
請求項５に記載のデータ処理装置。 - 前記接続制御回路は、前記プログラム間呼び出し関係規定データの復号を行う暗号化された復号プログラムを前記入出力インタフェース回路および前記伝送路を介して受信し、当該受信した復号プログラムを復号して前記記憶回路に格納し、当該記憶回路に格納された前記復号プログラムを用いて、前記プログラム間呼び出し関係規定データの復号を行う
請求項５に記載のデータ処理装置。
Priority Applications (16)
| Application Number | Priority Date | Filing Date | Title |
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