JP2006065851A - アドレスビットを使用してアドレス空間におけるデータのセキュリティ属性を通知するシステムおよび方法 - Google Patents
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Abstract
【解決手段】 インテグリ制御システムは、アドレスビットを使用して、システムメモリに記憶されているデータの暗号化および/または保護を可能にする。暗号化機構および保護機構は、データバスを介してCPUに結合され、データバスを介してメモリに結合される。システムメモリに記憶すべきまたはシステムメモリから取り出すべきデータの位置を決定するアドレスバスは、複数のアドレスラインを備えている。アドレスラインのうち少なくとも1本は、暗号化機構が、データをメモリに記憶する前に暗号化し、メモリから取り出した後に復号化できるようにする。もう1本のアドレスラインは、保護機構がデータのハッシュを生成できるようにする。ハッシュは、データがシステムメモリに記憶されている間に改変されたかどうかを判定するために記憶され使用される。
【選択図】 図8
Description
100 マルチメディアコンソール
101 中央処理装置(CPU)
102 1次キャッシュ
103 MMU
104 2次キャッシュ
105 セキュリティエンジン
107 バスインターフェース
108 グラフィックス処理ユニット
110 メモリコントローラ
112 システムRAM
114 ビデオエンコーダ/ビデオコーデック
120 入出力コントローラ
122 システム管理コントローラ
123 オーディオ
124 ネットワークインターフェース
126 USBコントローラ
128 USBコントローラ
130 フロントパネル入出力サブアセンブリ
132 オーディオコーデック
136 システム電源モジュール
138 ファン
140 オーディオ/ビデオポート
142(1) コントローラ
142(2) コントローラ
143 不揮発性メモリ
144 メディアドライブ
146 メモリユニット
148 ワイアレスアダプタ
Claims (26)
- メモリにデータを記憶するシステムであって、
CPUと、
データバスを介して前記CPUに結合され、データバスを介して前記メモリに結合されているセキュリティ機構と、
複数のアドレスラインを有し、前記アドレスラインのうち少なくとも1本が、前記セキュリティ機構が前記データに対して前記メモリへの記憶前にセキュリティを提供できるようにするアドレスバスとを備えることを特徴とするシステム。 - 前記アドレスライン上で設定される値は、メモリ管理ユニットによって決定されることを特徴とする請求項1に記載のシステム。
- 前記値は、前記メモリ管理ユニットによって維持されるテーブルの関数であることを特徴とする請求項2に記載のシステム。
- 前記セキュリティ機構は、暗号化機構を備えることを特徴とする請求項1に記載のシステム。
- 前記セキュリティ機構は、前記データの関数としてインテグリティチェック値を生成するインテグリティチェック機構を含むことを特徴とする請求項1に記載のシステム。
- 前記インテグリティチェック機構は、ハッシュ関数を実行することを特徴とする請求項5に記載のシステム。
- 前記インテグリティチェック値は、安全なメモリに記憶されることを特徴とする請求項5に記載のシステム。
- 前記安全なメモリは、前記CPUと同一の集積回路上にあることを特徴とする請求項7に記載のシステム。
- 前記データは、キャッシュから移動した後、システムメモリに記憶される前に暗号化されることを特徴とする請求項4に記載のシステム。
- 前記アドレスラインは、前記インテグリティチェック値が安全なメモリのどこに記憶されているのかの指示を提供することを特徴とする請求項7に記載のシステム。
- 前記インテグリティチェック値は、キャッシュメモリの1ラインに対して生成されることを特徴とする請求項7に記載のシステム。
- データバスを介して前記CPUに結合されデータバスを介して前記メモリに結合された復号化機構をさらに備え、前記暗号化機構がデータを前記メモリへの記憶前に暗号化できるようにする前記アドレスラインのうちの前記少なくとも1本は、メモリから前記データを取り出す際に前記データの復号化を可能にするために使用されることを特徴とする請求項4に記載のシステム。
- 前記インテグリティチェック値は、前記データをシステムメモリから取り出す際に生成される第2のインテグリティチェック値と比較されることを特徴とする請求項6に記載のシステム。
- 前記セキュリティ機構を使用可能にする前記少なくとも1本のアドレスラインは、上位アドレスラインであることを特徴とする請求項1に記載のシステム。
- メモリにデータを記憶する方法であって、
データバスを介してCPUと通信し、データバスを介して前記メモリと通信するセキュリティ機構を提供するステップと、
前記セキュリティ機構において、複数のアドレスラインを有するアドレスバスの少なくとも1本のアドレスラインからイネーブル信号を受け取るステップと、
前記イネーブル信号に応答して前記データにセキュリティを適用するステップとを備えることを特徴とする方法。 - 前記イネーブル信号は、メモリ管理ユニットによって決定されることを特徴とする請求項15に記載の方法。
- 前記セキュリティ機構は暗号化機構を含み、前記適用されるセキュリティは暗号化であることを特徴とする請求項15に記載の方法。
- 前記セキュリティ機構はインテグリティチェック機構を含み、前記適用されるセキュリティは前記データの関数としてのインテグリティチェック値の生成であり、前記アドレスラインの少なくとももう1本のラインは前記インテグリティチェック機構を使用可能にすることを特徴とする請求項15に記載の方法。
- 前記インテグリティチェック機構は、ハッシュ関数を実行することを特徴とする請求項18に記載の方法。
- 前記インテグリティチェック値を安全なメモリに記憶するステップを備えることを特徴とする請求項18に記載の方法。
- 前記安全なメモリを前記CPUと同一の集積回路上に設けるステップを備えることを特徴とする請求項20に記載の方法。
- 前記データは、キャッシュから移動した後、システムメモリに記憶される前に暗号化されることを特徴とする請求項17に記載の方法。
- 前記アドレスラインは、前記インテグリティチェック値が安全なメモリのどこに記憶されているのかの指示を提供することを特徴とする請求項20に記載の方法。
- 前記インテグリティチェック値は、キャッシュメモリの1ラインに対して生成されることを特徴とする請求項20に記載の方法。
- データをメモリから取り出す際に、前記データを復号化するステップをさらに備えることを特徴とする請求項17に記載の方法。
- 前記インテグリティチェック値を、前記データをシステムメモリから取り出す際に生成される第2のインテグリティチェック値と比較するステップを含むことを特徴とする請求項19に記載の方法。
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