JPH1084361A - Ａｔｍラインカードおよび接続メモリのデータを転送する方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＡＴＭシステムのメンテナンスに必要な時間
を大幅に低減する。 【解決手段】 メンテナンス期間の間にマイクロプロセ
ッサバスが選択的にメモリバスに接続されるＡＴＭライ
ンカードが提供される。これは接続メモリのデータを直
接ラインカードのマイクロプロセッサシステムにかつし
たがってシステムのＲＡＭに転送可能にする。転送が行
なわれた後、バスは再び切り離され、接続メモリおよび
転送データのさらなるメンテナンス作業が独立に行なう
ことができるようになる。もし接続メモリへのアクセス
が破壊的読み出し動作によるものであれば、接続メモリ
の対応するメモリロケーションはマイクロプロセッサシ
ステムのＤＭＡからＲＡＭへ読み出されるデータの転送
と同時にリセットされる。この結果ＡＴＭシステムのメ
ンテナンスに必要な時間が劇的に低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気通信の分野に関
しかつ、より特定的には、デジタル伝送ネットワークに
おける非同期モードでデータの転送を行なうためのパケ
ットスイッチに関し、前記デジタル伝送ネットワークは
特に、大きく異なるスループットレートで、異なる発信
源のデータの伝送のために設計された統合データサービ
スネットワークにおいて使用でき、種々のサービスを広
範囲に変化するデータスループットレートを使用して行
なうことができるものである。そのようなシステムは通
常「広帯域（ｂｒｏａｄ ｂａｎｄ）」ＩＳＤＮ「シス
テム」として知られている。

【０００２】

【従来の技術】非同期転送モード（ａｓｙｎｃｈｒｏｎ
ｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ：ＡＴＭ）は標準
委員会によって数多くの広帯域統合サービスデジタルネ
ットワークのプロトコルスタック内で基礎を成す輸送技
術として選択されている。標準化されたＡＴＭ電気通信
概念の説明は、ピーティーアール・プレンティスホール
（ＰＴＲ Ｐｒｅｎｔｉｃｅ Ｈａｌｌ）によって出版
された、１９９３年の、「ＡＴＭユーザ−ネットワーク
インタフェース仕様（ＡＴＭ ｕｓｅｒ−ｎｅｔｗｏｒ
ｋ ｉｎｔｅｒｆａｃｅ ｓｐｅｃｉｆｉｃａｔｉｏｎ
ｓ）」と題するＡＴＭフォーラムの出版物に見ることが
できる。

【０００３】

【発明が解決しようとする課題】各々の仮想接続（ｖｉ
ｒｔｕａｌ ｃｏｎｎｅｃｔｉｏｎ）に関して処理され
るセルの実行カウント（ｒｕｎｎｉｎｇ ｃｏｕｎｔ
ｓ）を維持するためにＡＴＭスイッチングシステムが必
要とされる。ＡＴＭスイッチングシステムは通常仮想接
続のセルの流れ（ｃｅｌｌ ｆｌｏｗ）を処理すること
によって検出される種々の事象の指示を格納している。
単一の物理的リンクを使用する仮想接続の数は典型的に
は数万（ｔｅｎｔｈ ｏｆ ｔｈｏｕｓａｎｄｓ）に達
する。本発明はしたがってそのようなデータ様のセルカ
ウント（ｄｅｔａ ｌｉｋｅ ｃｅｌｌ ｃｏｕｎｔ
ｓ）および接続メモリ（ｃｏｎｎｅｃｔｉｏｎ ｍｅｍ
ｏｒｙ）に格納されている事象指示（ｅｖｅｎｔ ｉｎ
ｄｉｃａｔｉｏｎｓ）を処理するための改善されたＡＴ
Ｍラインカードおよび方法を提供することを目的とす
る。

【０００４】

【課題を解決するための手段】本発明の目的は基本的に
は添付の独立請求項に規定された特徴的機能を適用する
ことによって解決される。本発明のさらに好ましい実施
形態は従属請求項に与えられている。

【０００５】本発明は特に、セルの流れを中断または妨
害することなく接続メモリに格納される事象指示を処理
することができるようにする点において有利である。こ
れはラインレート、すなわち、物理的リンク上の伝送レ
ート、よりやや高いレートで個々のラインカードに入力
される到来セルを処理しかつレートの差を処理するため
に小さなＦＩＦＯを提供することによって達成できる。
このようにして、セルの流れの中に「ホール」が規則的
なインターバルで設けられ、これらは接続メモリに格納
された事象指示をアクセスするために使用される。

【０００６】接続メモリにおける事象指示へのアクセス
の効率はもしダイレクトメモリアクセス（ＤＭＡ）装置
が使用されればさらに増強される。本発明はマイクロプ
ロセッサのバスおよびラインカードの接続メモリのバス
を一緒に結合することにより接続メモリから事象指示を
ＤＭＡに直接転送できるようにする。第１の転送が行な
われた後、前記バスは再び切り離され、それによって接
続メモリバスから独立にデータはＤＭＡからラインカー
ドのマイクロプロセッサシステムのランダムアクセスメ
モリ（ＲＡＭ）へと転送される。

【０００７】ＤＭＡからＲＡＭへのデータのこの第２の
転送のために必要な時間インターバルは同時に接続メモ
リにおける事象指示をリセットするために使用できる。
これは全て処理速度および物理的接続による伝送のレー
トの差によるセルの流れにおける「ホール」によって与
えられる同じタイムスロットの間に行なうことができ
る。このようにして、接続メモリがそれぞれのメンテナ
ンスタイムスロットの終りにおいてＲＡＭの内容と一致
した状態に留まることが保証される。例えば、カウンタ
がメンテナンススロットの間に読まれれば、たいていの
場合それは同じメンテナンススロットの間にクリアされ
なければならずさもなければカウントは不正確になるで
あろう。同じ原理が他の事象指示に対しても当てはめら
れる。

【０００８】しかしながら、いくつかの用途では、事象
指示がそれが読み取られかつＲＡＭに転送された後に接
続メモリにおいてリセットされることは常に要求される
とは限らない。本発明の好ましい実施形態によれば、接
続メモリへのアクセス要求が破壊的なものであるかある
いは非破壊的なものであるか、あるいは言い換えればア
クセスされるべきデータがアクセス動作の後に消去され
るべきか否かを特定することが可能である。この機能は
接続メモリアドレス空間を２つの別個のアドレス空間、
１つは通常のアクセスに対するものそして１つは破壊的
アクセス動作に対するもの、にマッピングすることによ
り提供される。例えば、いずれのアドレス空間において
も書き込みアクセスを行なうことはデータを読み出すこ
とに関する限り同じ効果を有する。しかしながら、第２
の「破壊的」アドレス空間への読出しアクセスは対応す
るデータをそれが読み出された直後に自動的にクリアす
る結果となる。

【０００９】ＤＭＡからＲＡＭへの接続データの転送は
バスの切り離しにより接続メモリの対応するメモリロケ
ーションのリセットと並列に行なうことができるから、
本発明は接続メモリの維持のために必要とされるシステ
ム帯域幅においておよそ２倍の低減を生じる結果とな
る。さらに、各々の接続メモリのデータはもしそのよう
な要求があればそれが読み出される同じメンテナンスス
ロットの間に常にクリアされることが保証され、かつラ
インカードのマイクロプロセッサをこの責務から救い出
す。

【００１０】

【発明の実施の形態】添付の図面と共に以下の詳細な説
明を参照することにより本発明がより良く理解され、か
つ他の特徴も明らかになるであろう。

【００１１】図１に示されるＡＴＭラインカード１００
はセルプロセッサ１０２、マイクロプロセッサシステム
１０４および接続メモリ１０６を備えている。セルプロ
セッサ１０２はその入力１０８においてＡＴＭセルの連
続的な流れ（ｆｌｏｗ）を受ける。これらのＡＴＭセル
は多数の複数の物理的ラインを介して確立される種々の
物理的および仮想的接続から発信（ｏｒｉｇｉｎａｔ
ｅ）することができる。

【００１２】前記入力されるセルの流れはセルプロセッ
サ１０２のＦＩＦＯ１１０においてバッファリングされ
る。ＦＩＦＯ１１０からセルは接続１１４を介して転送
レイヤ１１２へと出力される。一例としてセルプロセッ
サ１０２の転送レイヤ１１２における３つのセルＣ_ｘ，
Ｃ_ｙおよびＣ_ｚのみが示されている。転送レイヤ１１２
は接続１１６を介してＦＩＦＯ１１８に接続され、該Ｆ
ＩＦＯ１１８はセルプロセッサ１０２の出力をバッファ
リングする働きを行なう。セルはＦＩＦＯ１１８から物
理的ラインである出力１２０によって出力される。この
物理的ラインによって、セルプロセッサ１０２は多数の
仮想接続を確立することができる。

【００１３】セルプロセッサ１０２はさらに転送レイヤ
１１２の動作を制御するための論理回路であるセルコン
トローラ１２２を備えている。セルコントローラ１２２
は制御信号バス１２４によって転送レイヤ１１２に接続
され出力１２０に対する仮想接続の確立を制御する。セ
ルコントローラ１２２は信号ライン１２６によってセル
プロセッサ１０２のバスコントローラ１２８に接続され
ている。バスコントローラ１２８はマイクロプロセッサ
バス１３０およびメモリバス１３２に結合されている。
バスコントローラ１２８はまた信号ライン１３６を介し
てＤＭＡ１３４に結合されている。ＤＭＡ１３４はマイ
クロプロセッサシステム１０４に所属している。バスコ
ントローラ１２８はさらに接続メモリ１０６へのアクセ
ス動作を行なうためにアドレスロジック１３８を具備す
る。

【００１４】マイクロプロセッサシステム１０４は信号
ライン１４２を介してＤＭＡ１３４に結合されたマイク
ロプロセッサ１４０を有する。マイクロプロセッサシス
テム１０４のマイクロプロセッサ１４０ならびにＤＭＡ
１３４およびＲＡＭ１４４は同じマイクロプロセッサバ
ス１３０に結合されている。

【００１５】ラインカード１００が動作する場合、セル
は入力１０８において受信される。これらのセルは転送
レイヤにおいて入力１０８における新しく到来するセル
の受信のレートより大きなレートで処理される。したが
って、時々ＦＩＦＯ１１０は転送レイヤ１１２における
より高い処理速度のため空になる。入力セルの連続的な
流れがあるから、そのような事象は規則的に生じる。も
しＦＩＦＯ１１０が空になれば、これは制御信号バス１
２４を介してセルコントローラ１２２に通知される。セ
ルコントローラ１２２は転送レイヤ１１２におけるセル
の転送を停止する。入力セルの流れは続くから、これら
のセルはＦＩＦＯ１１０内にそれが満杯になるまでバッ
ファリングされる。空のＦＩＦＯ１１０を入力１０８か
らの到来する新しいセルで満たすために必要な時間イン
ターバルはメンテナンスの目的に使用されるタイムスロ
ットを提供する。

【００１６】そのようなメンテナンス用タイムスロット
および転送レイヤ１１２の停止（ｈａｌｔ）の発生はセ
ルコントローラ１２２によって信号ライン１２６を介し
てバスコントローラ１２８に通信される。

【００１７】プロセッサ１４０は周期的に、走行または
実行カウント（ｒｕｎｎｉｎｇ ｃｏｕｎｔｓ）および
課金情報のような、事象指示を読み出すために接続メモ
リ１０６をアクセスすることを希望する。接続メモリへ
のそのようなアクセスはセルが転送レイヤ１１２におい
て転送されている限りプロセッサ１４０が行なうことは
できない。これは転送レイヤ１１２におけるセルの連続
した流れは接続メモリ１０６に反映されなければなら
ず、したがって転送レイヤ１１２における流れがセルコ
ントローラ１２２によって停止されない限り接続メモリ
１０６はセルプロセッサ１０２にとってプライベートな
または私的な（ｐｒｉｖａｔｅ）ものであると言う事実
による。転送レイヤ１１２におけるセルの連続した流れ
は接続メモリ１０６における対応する事象指示のたえざ
る更新を生じる結果となる。したがって、プロセッサ１
４０はメンテナンス用タイムスロットが生じるまでその
接続メモリ１０６へのアクセスを待機しなければなら
ず、メンテナンス用タイムスロットの間は転送レイヤ１
１２においてセルは転送されずかつしたがって接続メモ
リ１０６に格納された事象指示の更新は必要ではない。

【００１８】プロセッサ１４０が接続メモリ１０６にア
クセスを希望する場合、それはそのようなアクセス要求
をマイクロプロセッサバス１３０上に与え、該要求はバ
スコントローラ１２８において受信される。そのような
アクセス要求はメンテナンス用タイムスロットの発生が
信号ライン１２６を介してセルコントローラ１２２によ
って通知された時にバスコントローラ１２８によってイ
ネーブルされる。

【００１９】これは結果として信号ライン１３６を介し
てバスコントローラ１２８のＤＭＡ要求を生じさせる。
その後、ＤＭＡ１３４は信号ライン１４２を介してマイ
クロプロセッサ１４０によりマイクロプロセッサバス１
３０へのアクセスを承認される。次に、マイクロプロセ
ッサバス１３０およびメモリバス１３２がバスコントロ
ーラ１２８によって結合され、したがって接続メモリ１
０６からＤＭＡ１３４への直接的なデータ転送を行なう
ことができるようになる。ＤＭＡ１３４はマイクロプロ
セッサバス１３０およびメモリバス１３２を介して接続
メモリ１０６をアクセスしプロセッサ１４０のために接
続メモリ１０６に格納された事象指示の要求された読出
し動作を行なう。いったん要求されたデータが読み出さ
れたかつ結合されたバス１３０および１３２を介して転
送されると、バス１３０および１３２はバスコントロー
ラ１２８によって再び切り離され、したがって接続メモ
リ１０６は再びセルプロセッサ１０２に対してプライベ
ートなまたは私的なものとなる。

【００２０】アクセス要求の種類はアドレスロジック１
３８においてデコードされる。アクセス要求が通常の接
続メモリ１０６における事象指示の非破壊的（ｎｏｎ
ｄｅｓｔｒｕｃｔｉｖｅ）読み出し動作によるものであ
る場合は、接続メモリ１０６における対応するメモリロ
ケーションのリセット動作は必要とされない。しかしな
がら、もし接続メモリ１０６へのアクセス動作が破壊的
（ｄｅｓｔｒｕｃｔｉｖｅ）読み出しによるものであれ
ば、接続メモリ１０６の対応するメモリロケーションは
リセットされなければならない。これはアドレスロジッ
ク１３８の制御の下に接続メモリ１０６の対応するメモ
リロケーションにゼロを書き込むことによって達成され
る。メモリバス１３２を介して接続メモリ１０６にゼロ
を書き込むことと並行して、接続メモリ１０６からマイ
クロプロセッサ１０４に読み出されるデータがゼロの書
き込みと同時にマイクロプロセッサバス１３０を介して
ＲＡＭ１４４へと転送される。

【００２１】接続メモリ１０６のリセットがバスコント
ローラ１２８によって行なわれた後、転送レイヤ１１２
の通常の動作を再開することができ、それは接続メモリ
１０６の必要なメンテナンス作業が完了しているからで
ある。接続メモリ１０６からＲＡＭ１４４へ転送される
データのさらなる処理を転送レイヤ１１２の動作から独
立にマイクロプロセッサシステム１０４において行なう
ことができ、これはマイクロプロセッサバス１３０およ
びメモリバス１３２が再び切り離されかつ接続メモリ１
０６はしたがってセルプロセッサ１０２にとってプライ
ベートなものとなるからである。その結果、接続メモリ
１０６のメンテナンスのために必要とされる停止時間
（ｈａｌｔ ｔｉｍｅ）は劇的に減少し、それは転送レ
イヤ１１２におけるセルの転送はすでに開始することが
できることによりデータの実際の処理がマイクロプロセ
ッサシステム１０４において行なわれるからである。

【００２２】また、接続メモリ１０６のリセットおよび
読み出しデータのＤＭＡ１３４からＲＡＭ１４４への順
次の転送を行なう必要はなく、それはバス１３０および
１３２は接続メモリからＤＭＡ１３４へのデータの初期
転送が行なわれた後はバスコントローラ１２８によって
切り離されるからである。接続メモリ１０６のリセット
動作およびＤＭＡ１３４からＲＡＭ１４４へのデータの
転送はメンテナンスのために必要とされる時間を劇的に
低減する結果となる。これはＡＴＭラインカード１００
全体のセルのスループットレートを増大しかつその結果
図１に示される複数のＡＴＭラインカードを備えたＡＴ
Ｍスイッチのセルのスループットレートを増大させる。

【００２３】次に、図２を参照して本発明の方法の好ま
しい実施形態につきより詳細に説明する。ステップ２０
０において、プロセッサ１４０は、接続メモリ１０６に
格納された、事象指示のような、データへのアクセス要
求を発行する。プロセッサ１４０のアクセス要求は必要
とされるアクセスの種類に関する情報を含む。ここで考
察する例では、これは接続メモリ１０６の物理的アドレ
ス空間を２つの異なる仮想アドレス空間へとマッピング
することによって行なわれる。アクセス要求のアドレス
が通常のアドレス空間にある場合、これはこの第１の種
類のアドレスに対応するメモリロケーションに格納され
たデータは読み出されるのみであるべきもので消去され
るべきでないことを意味する。同じデータは他の仮想ア
ドレス空間に属する異なる仮想アドレスによってアクセ
スできる。もし第２の仮想アドレス空間のアドレスが使
用されれば、これは対応するデータは読み出されなけれ
ばならないのみではなく読み出し動作が行なわれた後に
リセットされるべきことを意味する。アクセスアドレス
のデコードはアドレスロジック１３８によって行なわれ
る。

【００２４】ステップ２１０においては、プロセッサ１
４０はアイドル期間、すなわち、転送レイヤ１１２にお
けるセルの転送がメンテナンス用タイムスロットを提供
するために停止される、セルの流れにおける「ホー
ル」、の間待機しなければならない。そのようなメンテ
ナンス用タイムスロットの間、セルプロセッサ１０２は
仮想接続を介してセルの転送を行なわない。

【００２５】セルコントローラ１２２がステップ２１０
において信号ライン１２６を介してそのようなアイドル
期間の発生を通知するや否や、プロセッサのアクセス要
求はバスコントローラ１２８によってイネーブルされ
る。これはステップ２２０においてＤＭＡ１３４への信
号ライン１３６を介して発行されるＤＭＡ要求を生じさ
せる結果となる。その後、バスコントローラ１２８はマ
イクロプロセッサバス１３０およびメモリバス１３２を
接続し、これによって２つのバス１３０および１３２が
データ転送のために結合される。ステップ２４０におい
て、プロセッサ１４０がステップ２００のそのアクセス
要求にしたがってアクセスを希望する、データが接続メ
モリ１０６からＤＭＡ１３４へと転送される。転送が行
なわれた後、バス１３０および１３２はステップ２５０
においてバスコントローラ１２８によって切断され、し
たがってバス１３０および１３２は再び切り離される。

【００２６】その結果、ステップ２６０においてセルプ
ロセッサ１０２の相互作用（ｉｎｔｅｒａｃｔｉｏｎ）
なしにマイクロプロセッサバス１３０によってデータを
ＤＭＡ１３４からＲＡＭ１４４へと転送することが可能
になり、これはマイクロプロセッサバス１３０は再びマ
イクロプロセッサシステム１０４にとってプライベート
なまたは私的（ｐｒｉｖａｔｅ）なものになるからであ
る。

【００２７】ステップ２７０はステップ２６０と並行し
て行なわれる。ステップ２７０においては、ステップ２
００において発行されたプロセッサ１４０のアクセス要
求の種類がどちらであるかが決定される。これはアドレ
スロジック１３８によって行なわれる。もし通常のアク
セス要求のために使用される第１の仮想メモリ空間のア
ドレスに遭遇すれば、アドレスロジック１３８はステッ
プ２８０において制御の流れを停止し、したがってバス
コントローラ１２８が信号ライン１２６を介してセルコ
ントローラ１２２へと接続メモリ１０６に関する限りメ
ンテナンス処理が行なわれかつそのための転送レイヤ１
１２の通常動作が再開できることを通知する。

【００２８】もしアクセス要求のために使用されるアド
レスが破壊的アドレス空間に属しておれば、これは事象
指示、特に実行カウントその他、をリセットするために
ステップ２９０においてゼロのシーケンスが接続メモリ
１０６へと対応するメモリロケーションに書き込まれる
ことを意味する。これが達成された後、制御の流れはス
テップ３００で停止しかつバスコントローラ１２８はセ
ルコントローラ１２２に対しこのときにのみメモリバス
１３２が再び通常のシステム動作のために利用可能であ
るから転送レイヤ１１２の通常動作が再開できることを
通知する。

【００２９】本発明の種々の態様が好ましい実施形態に
関して説明されたが、本発明は添付の請求の範囲の全範
囲内で完全な保護を与えられることが理解されるであろ
う。

【００３０】

【発明の効果】以上のように、本発明によれば、接続メ
モリに格納されたデータ様のセルカウントおよび事象指
示などを処理するための改善されたＡＴＭラインカード
および方法が提供され、ＡＴＭシステムのメンテナンス
のために必要な時間が劇的に低減できる。

【図面の簡単な説明】

【図１】本発明に係わるラインカードの構成を示す機能
的ブロック図である。

【図２】接続メモリからＲＡＭにデータを転送するため
の方法を示す概略的フローチャートである。

【符号の説明】

１００ ＡＴＭラインカード １０２ セルプロセッサ １０４ マイクロプロセッサシステム １０６ 接続メモリ １０８ 入力 １１０ ＦＩＦＯ １１２ 転送レイヤ １１４，１１６ 接続部 １１８ ＦＩＦＯ １２０ 出力 １２２ セルコントローラ １２４ 制御信号バス １２６ 信号ライン １２８ バスコントローラ １３０ マイクロプロセッサバス １３２ メモリバス １３４ ＤＭＡ １３６ 信号ライン １３８ アドレスロジック １４０ マイクロプロセッサ １４２ 信号ライン １４４ ＲＡＭ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＡＴＭラインカードであって、 ａ）数多くの仮想接続を確立するためのセルプロセッサ
   手段、 ｂ）前記仮想接続の処理データを格納するための接続メ
   モリ手段であって、該接続メモリ手段はメモリバス手段
   を介して前記セルプロセッサ手段に結合されているも
   の、および ｃ）前記マイクロプロセッサバス手段に結合されたマイ
   クロプロセッサ手段、 を具備し、かつ ｄ）前記セルプロセッサ手段は前記セルプロセッサ手段
   が前記仮想接続を介してセルの転送を行なわない時間イ
   ンターバルの間に前記メモリバス手段を前記マイクロプ
   ロセッサバス手段に選択的に結合するための制御手段、 を具備することを特徴とするＡＴＭラインカード
2. 【請求項２】 前記制御手段は前記プロセッサ手段から
   前記接続メモリに格納されたデータへのアクセス要求を
   受けるよう構成され、前記アクセス要求は前記アクセス
   されるべきデータが消去されるべきか否かを特定し、そ
   れによって前記制御手段は前記アクセスが行なわれた後
   に前記メモリバス手段と前記マイクロプロセッサバス手
   段を切り離しかつその後前記データを前記メモリバスを
   介して消去することを特徴とする請求項１に記載のＡＴ
   Ｍラインカード。
3. 【請求項３】 前記ＡＴＭラインカードはさらにランダ
   ムアクセスメモリ手段およびダイレクトメモリアクセス
   手段を具備し、前記ランダムアクセスメモリ手段および
   前記ダイレクトメモリアクセス手段は前記マイクロプロ
   セッサバス手段に結合されており、 前記制御手段は前記プロセッサ手段の前記アクセス要求
   に応じて前記ダイレクトメモリアクセス手段に要求を発
   行し、それによって前記ダイレクトメモリアクセス手段
   が前記プロセッサバスへのアクセスを承認されるよう構
   成されていることを特徴とする請求項２に記載のＡＴＭ
   ラインカード。
4. 【請求項４】 前記接続メモリ手段の物理的アドレス空
   間は前記制御手段によって通常のアクセス要求に対して
   第１のアドレス空間にマッピングされかつ前記データが
   消去されるべきアクセス要求に対して第２のアドレス空
   間にマッピングされることを特徴とする請求項１に記載
   のＡＴＭラインカード。
5. 【請求項５】 請求項１のＡＴＭラインカードを複数個
   備えたことを特徴とするＡＴＭスイッチ。
6. 【請求項６】 マイクロプロセッサシステムを接続メモ
   リ手段に選択的に結合する方法であって、前記接続メモ
   リ手段はＡＴＭセルプロセッサ手段により確立される仮
   想接続の処理データを格納するよう構成され、前記方法
   は、 ａ）前記セルプロセッサ手段のための入力セルをバッフ
   ァリングする段階、 ｂ）前記セルプロセッサ手段において前記セルをライン
   レートより高いレートで処理する段階、 ｃ）前記セルプロセッサが前記仮想接続を介してセルの
   転送を行なわない時間インターバルの間に前記接続メモ
   リ手段のメモリバス手段を前記マイクロプロセッサシス
   テムのマイクロプロセッサバス手段に結合する段階、 を具備することを特徴とするマイクロプロセッサシステ
   ムを接続メモリ手段に選択的に結合する方法。
7. 【請求項７】 接続メモリ手段からランダムアクセスメ
   モリ手段にデータを転送する方法であって、前記接続メ
   モリ手段はＡＴＭラインカードの手段によって確立され
   る仮想接続の処理データを格納するよう構成され、前記
   方法は、 ａ）前記接続メモリ手段に格納されたデータへのアクセ
   ス要求を発行する段階であって、該アクセス要求はアク
   セスされるべき前記データが消去されるべきか否かを特
   定するもの、 ｂ）前記セルプロセッサが前記仮想接続を介してセルの
   転送を行なわない時間インターバルの間に前記接続メモ
   リ手段のメモリバス手段を前記ランダムアクセスメモリ
   手段を備えたマイクロプロセッサシステムのマイクロプ
   ロセッサバス手段に結合する段階、 ｃ）前記データを前記結合されたメモリバス手段および
   マイクロプロセッサバス手段を介して転送する段階、 ｄ）前記結合されたメモリバス手段およびマイクロプロ
   セッサバス手段を切り離す段階、 ｅ）前記アクセス要求が前記アクセスされるデータが消
   去されるべきことを特定している場合に、前記接続メモ
   リ手段において前記アクセスされたデータを消去する段
   階、 を具備することを特徴とする接続メモリ手段からランダ
   ムアクセスメモリ手段にデータを転送する方法。
8. 【請求項８】 前記アクセスされるデータの消去の段階
   と同時に前記アクセスされたデータが前記マイクロプロ
   セッサシステムのダイレクトメモリアクセス手段から前
   記ランダムアクセスメモリ手段へと転送されることを特
   徴とする請求項７に記載の方法。