JP3560052B2 - Ａｔｍラインカードおよび接続メモリのデータを転送する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電気通信の分野に関しかつ、より特定的には、デジタル伝送ネットワークにおける非同期モードでデータの転送を行なうためのパケットスイッチに関し、前記デジタル伝送ネットワークは特に、大きく異なるスループットレートで、異なる発信源のデータの伝送のために設計された統合データサービスネットワークにおいて使用でき、種々のサービスを広範囲に変化するデータスループットレートを使用して行なうことができるものである。そのようなシステムは通常「広帯域（ｂｒｏａｄ ｂａｎｄ）」ＩＳＤＮ「システム」として知られている。
【０００２】
【従来の技術】
非同期転送モード（ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ：ＡＴＭ）は標準委員会によって数多くの広帯域統合サービスデジタルネットワークのプロトコルスタック内で基礎を成す輸送技術として選択されている。標準化されたＡＴＭ電気通信概念の説明は、ピーティーアール・プレンティスホール（ＰＴＲ Ｐｒｅｎｔｉｃｅ Ｈａｌｌ）によって出版された、１９９３年の、「ＡＴＭユーザ−ネットワークインタフェース仕様（ＡＴＭ ｕｓｅｒ−ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ ｓｐｅｃｉｆｉｃａｔｉｏｎｓ）」と題するＡＴＭフォーラムの出版物に見ることができる。
【０００３】
【発明が解決しようとする課題】
各々の仮想接続（ｖｉｒｔｕａｌ ｃｏｎｎｅｃｔｉｏｎ）に関して処理されるセルの実行カウント（ｒｕｎｎｉｎｇ ｃｏｕｎｔｓ）を維持するためにＡＴＭスイッチングシステムが必要とされる。ＡＴＭスイッチングシステムは通常仮想接続のセルの流れ（ｃｅｌｌ ｆｌｏｗ）を処理することによって検出される種々の事象の指示を格納している。単一の物理的リンクを使用する仮想接続の数は典型的には数万（ｔｅｎｔｈ ｏｆ ｔｈｏｕｓａｎｄｓ）に達する。本発明はしたがってそのようなデータ様のセルカウント（ｄｅｔａ ｌｉｋｅ ｃｅｌｌ ｃｏｕｎｔｓ）および接続メモリ（ｃｏｎｎｅｃｔｉｏｎ ｍｅｍｏｒｙ）に格納されている事象指示（ｅｖｅｎｔ ｉｎｄｉｃａｔｉｏｎｓ）を処理するための改善されたＡＴＭラインカードおよび方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明の目的は基本的には添付の独立請求項に規定された特徴的機能を適用することによって解決される。本発明のさらに好ましい実施形態は従属請求項に与えられている。
【０００５】
本発明は特に、セルの流れを中断または妨害することなく接続メモリに格納される事象指示を処理することができるようにする点において有利である。これはラインレート、すなわち、物理的リンク上の伝送レート、よりやや高いレートで個々のラインカードに入力される到来セルを処理しかつレートの差を処理するために小さなＦＩＦＯを提供することによって達成できる。このようにして、セルの流れの中に「ホール」が規則的なインターバルで設けられ、これらは接続メモリに格納された事象指示をアクセスするために使用される。
【０００６】
接続メモリにおける事象指示へのアクセスの効率はもしダイレクトメモリアクセス（ＤＭＡ）装置が使用されればさらに増強される。本発明はマイクロプロセッサのバスおよびラインカードの接続メモリのバスを一緒に結合することにより接続メモリから事象指示をＤＭＡに直接転送できるようにする。第１の転送が行なわれた後、前記バスは再び切り離され、それによって接続メモリバスから独立にデータはＤＭＡからラインカードのマイクロプロセッサシステムのランダムアクセスメモリ（ＲＡＭ）へと転送される。
【０００７】
ＤＭＡからＲＡＭへのデータのこの第２の転送のために必要な時間インターバルは同時に接続メモリにおける事象指示をリセットするために使用できる。これは全て処理速度および物理的接続による伝送のレートの差によるセルの流れにおける「ホール」によって与えられる同じタイムスロットの間に行なうことができる。このようにして、接続メモリがそれぞれのメンテナンスタイムスロットの終りにおいてＲＡＭの内容と一致した状態に留まることが保証される。例えば、カウンタがメンテナンススロットの間に読まれれば、たいていの場合それは同じメンテナンススロットの間にクリアされなければならずさもなければカウントは不正確になるであろう。同じ原理が他の事象指示に対しても当てはめられる。
【０００８】
しかしながら、いくつかの用途では、事象指示がそれが読み取られかつＲＡＭに転送された後に接続メモリにおいてリセットされることは常に要求されるとは限らない。本発明の好ましい実施形態によれば、接続メモリへのアクセス要求が破壊的なものであるかあるいは非破壊的なものであるか、あるいは言い換えればアクセスされるべきデータがアクセス動作の後に消去されるべきか否かを特定することが可能である。この機能は接続メモリアドレス空間を２つの別個のアドレス空間、１つは通常のアクセスに対するものそして１つは破壊的アクセス動作に対するもの、にマッピングすることにより提供される。例えば、いずれのアドレス空間においても書き込みアクセスを行なうことはデータを読み出すことに関する限り同じ効果を有する。しかしながら、第２の「破壊的」アドレス空間への読出しアクセスは対応するデータをそれが読み出された直後に自動的にクリアする結果となる。
【０００９】
ＤＭＡからＲＡＭへの接続データの転送はバスの切り離しにより接続メモリの対応するメモリロケーションのリセットと並列に行なうことができるから、本発明は接続メモリの維持のために必要とされるシステム帯域幅においておよそ２倍の低減を生じる結果となる。さらに、各々の接続メモリのデータはもしそのような要求があればそれが読み出される同じメンテナンススロットの間に常にクリアされることが保証され、かつラインカードのマイクロプロセッサをこの責務から救い出す。
【００１０】
【発明の実施の形態】
添付の図面と共に以下の詳細な説明を参照することにより本発明がより良く理解され、かつ他の特徴も明らかになるであろう。
【００１１】
図１に示されるＡＴＭラインカード１００はセルプロセッサ１０２、マイクロプロセッサシステム１０４および接続メモリ１０６を備えている。セルプロセッサ１０２はその入力１０８においてＡＴＭセルの連続的な流れ（ｆｌｏｗ）を受ける。これらのＡＴＭセルは多数の複数の物理的ラインを介して確立される種々の物理的および仮想的接続から発信（ｏｒｉｇｉｎａｔｅ）することができる。
【００１２】
前記入力されるセルの流れはセルプロセッサ１０２のＦＩＦＯ１１０においてバッファリングされる。ＦＩＦＯ１１０からセルは接続１１４を介して転送レイヤ１１２へと出力される。一例としてセルプロセッサ１０２の転送レイヤ１１２における３つのセルＣｘ，ＣｙおよびＣｚのみが示されている。転送レイヤ１１２は接続１１６を介してＦＩＦＯ１１８に接続され、該ＦＩＦＯ１１８はセルプロセッサ１０２の出力をバッファリングする働きを行なう。セルはＦＩＦＯ１１８から物理的ラインである出力１２０によって出力される。この物理的ラインによって、セルプロセッサ１０２は多数の仮想接続を確立することができる。
【００１３】
セルプロセッサ１０２はさらに転送レイヤ１１２の動作を制御するための論理回路であるセルコントローラ１２２を備えている。セルコントローラ１２２は制御信号バス１２４によって転送レイヤ１１２に接続され出力１２０に対する仮想接続の確立を制御する。セルコントローラ１２２は信号ライン１２６によってセルプロセッサ１０２のバスコントローラ１２８に接続されている。バスコントローラ１２８はマイクロプロセッサバス１３０およびメモリバス１３２に結合されている。バスコントローラ１２８はまた信号ライン１３６を介してＤＭＡ１３４に結合されている。ＤＭＡ１３４はマイクロプロセッサシステム１０４に所属している。バスコントローラ１２８はさらに接続メモリ１０６へのアクセス動作を行なうためにアドレスロジック１３８を具備する。
【００１４】
マイクロプロセッサシステム１０４は信号ライン１４２を介してＤＭＡ１３４に結合されたマイクロプロセッサ１４０を有する。マイクロプロセッサシステム１０４のマイクロプロセッサ１４０ならびにＤＭＡ１３４およびＲＡＭ１４４は同じマイクロプロセッサバス１３０に結合されている。
【００１５】
ラインカード１００が動作する場合、セルは入力１０８において受信される。これらのセルは転送レイヤにおいて入力１０８における新しく到来するセルの受信のレートより大きなレートで処理される。したがって、時々ＦＩＦＯ１１０は転送レイヤ１１２におけるより高い処理速度のため空になる。入力セルの連続的な流れがあるから、そのような事象は規則的に生じる。もしＦＩＦＯ１１０が空になれば、これは制御信号バス１２４を介してセルコントローラ１２２に通知される。セルコントローラ１２２は転送レイヤ１１２におけるセルの転送を停止する。入力セルの流れは続くから、これらのセルはＦＩＦＯ１１０内にそれが満杯になるまでバッファリングされる。空のＦＩＦＯ１１０を入力１０８からの到来する新しいセルで満たすために必要な時間インターバルはメンテナンスの目的に使用されるタイムスロットを提供する。
【００１６】
そのようなメンテナンス用タイムスロットおよび転送レイヤ１１２の停止（ｈａｌｔ）の発生はセルコントローラ１２２によって信号ライン１２６を介してバスコントローラ１２８に通信される。
【００１７】
プロセッサ１４０は周期的に、走行または実行カウント（ｒｕｎｎｉｎｇ ｃｏｕｎｔｓ）および課金情報のような、事象指示を読み出すために接続メモリ１０６をアクセスすることを希望する。接続メモリへのそのようなアクセスはセルが転送レイヤ１１２において転送されている限りプロセッサ１４０が行なうことはできない。これは転送レイヤ１１２におけるセルの連続した流れは接続メモリ１０６に反映されなければならず、したがって転送レイヤ１１２における流れがセルコントローラ１２２によって停止されない限り接続メモリ１０６はセルプロセッサ１０２にとってプライベートなまたは私的な（ｐｒｉｖａｔｅ）ものであると言う事実による。転送レイヤ１１２におけるセルの連続した流れは接続メモリ１０６における対応する事象指示のたえざる更新を生じる結果となる。したがって、プロセッサ１４０はメンテナンス用タイムスロットが生じるまでその接続メモリ１０６へのアクセスを待機しなければならず、メンテナンス用タイムスロットの間は転送レイヤ１１２においてセルは転送されずかつしたがって接続メモリ１０６に格納された事象指示の更新は必要ではない。
【００１８】
プロセッサ１４０が接続メモリ１０６にアクセスを希望する場合、それはそのようなアクセス要求をマイクロプロセッサバス１３０上に与え、該要求はバスコントローラ１２８において受信される。そのようなアクセス要求はメンテナンス用タイムスロットの発生が信号ライン１２６を介してセルコントローラ１２２によって通知された時にバスコントローラ１２８によってイネーブルされる。
【００１９】
これは結果として信号ライン１３６を介してバスコントローラ１２８のＤＭＡ要求を生じさせる。その後、ＤＭＡ１３４は信号ライン１４２を介してマイクロプロセッサ１４０によりマイクロプロセッサバス１３０へのアクセスを承認される。次に、マイクロプロセッサバス１３０およびメモリバス１３２がバスコントローラ１２８によって結合され、したがって接続メモリ１０６からＤＭＡ１３４への直接的なデータ転送を行なうことができるようになる。ＤＭＡ１３４はマイクロプロセッサバス１３０およびメモリバス１３２を介して接続メモリ１０６をアクセスしプロセッサ１４０のために接続メモリ１０６に格納された事象指示の要求された読出し動作を行なう。いったん要求されたデータが読み出されたかつ結合されたバス１３０および１３２を介して転送されると、バス１３０および１３２はバスコントローラ１２８によって再び切り離され、したがって接続メモリ１０６は再びセルプロセッサ１０２に対してプライベートなまたは私的なものとなる。
【００２０】
アクセス要求の種類はアドレスロジック１３８においてデコードされる。アクセス要求が通常の接続メモリ１０６における事象指示の非破壊的（ｎｏｎ ｄｅｓｔｒｕｃｔｉｖｅ）読み出し動作によるものである場合は、接続メモリ１０６における対応するメモリロケーションのリセット動作は必要とされない。しかしながら、もし接続メモリ１０６へのアクセス動作が破壊的（ｄｅｓｔｒｕｃｔｉｖｅ）読み出しによるものであれば、接続メモリ１０６の対応するメモリロケーションはリセットされなければならない。これはアドレスロジック１３８の制御の下に接続メモリ１０６の対応するメモリロケーションにゼロを書き込むことによって達成される。メモリバス１３２を介して接続メモリ１０６にゼロを書き込むことと並行して、接続メモリ１０６からマイクロプロセッサ１０４に読み出されるデータがゼロの書き込みと同時にマイクロプロセッサバス１３０を介してＲＡＭ１４４へと転送される。
【００２１】
接続メモリ１０６のリセットがバスコントローラ１２８によって行なわれた後、転送レイヤ１１２の通常の動作を再開することができ、それは接続メモリ１０６の必要なメンテナンス作業が完了しているからである。接続メモリ１０６からＲＡＭ１４４へ転送されるデータのさらなる処理を転送レイヤ１１２の動作から独立にマイクロプロセッサシステム１０４において行なうことができ、これはマイクロプロセッサバス１３０およびメモリバス１３２が再び切り離されかつ接続メモリ１０６はしたがってセルプロセッサ１０２にとってプライベートなものとなるからである。その結果、接続メモリ１０６のメンテナンスのために必要とされる停止時間（ｈａｌｔ ｔｉｍｅ）は劇的に減少し、それは転送レイヤ１１２におけるセルの転送はすでに開始することができることによりデータの実際の処理がマイクロプロセッサシステム１０４において行なわれるからである。
【００２２】
また、接続メモリ１０６のリセットおよび読み出しデータのＤＭＡ１３４からＲＡＭ１４４への順次の転送を行なう必要はなく、それはバス１３０および１３２は接続メモリからＤＭＡ１３４へのデータの初期転送が行なわれた後はバスコントローラ１２８によって切り離されるからである。接続メモリ１０６のリセット動作およびＤＭＡ１３４からＲＡＭ１４４へのデータの転送はメンテナンスのために必要とされる時間を劇的に低減する結果となる。これはＡＴＭラインカード１００全体のセルのスループットレートを増大しかつその結果図１に示される複数のＡＴＭラインカードを備えたＡＴＭスイッチのセルのスループットレートを増大させる。
【００２３】
次に、図２を参照して本発明の方法の好ましい実施形態につきより詳細に説明する。ステップ２００において、プロセッサ１４０は、接続メモリ１０６に格納された、事象指示のような、データへのアクセス要求を発行する。プロセッサ１４０のアクセス要求は必要とされるアクセスの種類に関する情報を含む。ここで考察する例では、これは接続メモリ１０６の物理的アドレス空間を２つの異なる仮想アドレス空間へとマッピングすることによって行なわれる。アクセス要求のアドレスが通常のアドレス空間にある場合、これはこの第１の種類のアドレスに対応するメモリロケーションに格納されたデータは読み出されるのみであるべきもので消去されるべきでないことを意味する。同じデータは他の仮想アドレス空間に属する異なる仮想アドレスによってアクセスできる。もし第２の仮想アドレス空間のアドレスが使用されれば、これは対応するデータは読み出されなければならないのみではなく読み出し動作が行なわれた後にリセットされるべきことを意味する。アクセスアドレスのデコードはアドレスロジック１３８によって行なわれる。
【００２４】
ステップ２１０においては、プロセッサ１４０はアイドル期間、すなわち、転送レイヤ１１２におけるセルの転送がメンテナンス用タイムスロットを提供するために停止される、セルの流れにおける「ホール」、の間待機しなければならない。そのようなメンテナンス用タイムスロットの間、セルプロセッサ１０２は仮想接続を介してセルの転送を行なわない。
【００２５】
セルコントローラ１２２がステップ２１０において信号ライン１２６を介してそのようなアイドル期間の発生を通知するや否や、プロセッサのアクセス要求はバスコントローラ１２８によってイネーブルされる。これはステップ２２０においてＤＭＡ１３４への信号ライン１３６を介して発行されるＤＭＡ要求を生じさせる結果となる。その後、バスコントローラ１２８はマイクロプロセッサバス１３０およびメモリバス１３２を接続し、これによって２つのバス１３０および１３２がデータ転送のために結合される。ステップ２４０において、プロセッサ１４０がステップ２００のそのアクセス要求にしたがってアクセスを希望する、データが接続メモリ１０６からＤＭＡ１３４へと転送される。転送が行なわれた後、バス１３０および１３２はステップ２５０においてバスコントローラ１２８によって切断され、したがってバス１３０および１３２は再び切り離される。
【００２６】
その結果、ステップ２６０においてセルプロセッサ１０２の相互作用（ｉｎｔｅｒａｃｔｉｏｎ）なしにマイクロプロセッサバス１３０によってデータをＤＭＡ１３４からＲＡＭ１４４へと転送することが可能になり、これはマイクロプロセッサバス１３０は再びマイクロプロセッサシステム１０４にとってプライベートなまたは私的（ｐｒｉｖａｔｅ）なものになるからである。
【００２７】
ステップ２７０はステップ２６０と並行して行なわれる。ステップ２７０においては、ステップ２００において発行されたプロセッサ１４０のアクセス要求の種類がどちらであるかが決定される。これはアドレスロジック１３８によって行なわれる。もし通常のアクセス要求のために使用される第１の仮想メモリ空間のアドレスに遭遇すれば、アドレスロジック１３８はステップ２８０において制御の流れを停止し、したがってバスコントローラ１２８が信号ライン１２６を介してセルコントローラ１２２へと接続メモリ１０６に関する限りメンテナンス処理が行なわれかつそのための転送レイヤ１１２の通常動作が再開できることを通知する。
【００２８】
もしアクセス要求のために使用されるアドレスが破壊的アドレス空間に属しておれば、これは事象指示、特に実行カウントその他、をリセットするためにステップ２９０においてゼロのシーケンスが接続メモリ１０６へと対応するメモリロケーションに書き込まれることを意味する。これが達成された後、制御の流れはステップ３００で停止しかつバスコントローラ１２８はセルコントローラ１２２に対しこのときにのみメモリバス１３２が再び通常のシステム動作のために利用可能であるから転送レイヤ１１２の通常動作が再開できることを通知する。
【００２９】
本発明の種々の態様が好ましい実施形態に関して説明されたが、本発明は添付の請求の範囲の全範囲内で完全な保護を与えられることが理解されるであろう。
【００３０】
【発明の効果】
以上のように、本発明によれば、接続メモリに格納されたデータ様のセルカウントおよび事象指示などを処理するための改善されたＡＴＭラインカードおよび方法が提供され、ＡＴＭシステムのメンテナンスのために必要な時間が劇的に低減できる。
【図面の簡単な説明】
【図１】本発明に係わるラインカードの構成を示す機能的ブロック図である。
【図２】接続メモリからＲＡＭにデータを転送するための方法を示す概略的フローチャートである。
【符号の説明】
１００ ＡＴＭラインカード
１０２ セルプロセッサ
１０４ マイクロプロセッサシステム
１０６ 接続メモリ
１０８ 入力
１１０ ＦＩＦＯ
１１２ 転送レイヤ
１１４，１１６ 接続部
１１８ ＦＩＦＯ
１２０ 出力
１２２ セルコントローラ
１２４ 制御信号バス
１２６ 信号ライン
１２８ バスコントローラ
１３０ マイクロプロセッサバス
１３２ メモリバス
１３４ ＤＭＡ
１３６ 信号ライン
１３８ アドレスロジック
１４０ マイクロプロセッサ
１４２ 信号ライン
１４４ ＲＡＭ
【発明の属する技術分野】
本発明は電気通信の分野に関しかつ、より特定的には、デジタル伝送ネットワークにおける非同期モードでデータの転送を行なうためのパケットスイッチに関し、前記デジタル伝送ネットワークは特に、大きく異なるスループットレートで、異なる発信源のデータの伝送のために設計された統合データサービスネットワークにおいて使用でき、種々のサービスを広範囲に変化するデータスループットレートを使用して行なうことができるものである。そのようなシステムは通常「広帯域（ｂｒｏａｄ ｂａｎｄ）」ＩＳＤＮ「システム」として知られている。
【０００２】
【従来の技術】
非同期転送モード（ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ：ＡＴＭ）は標準委員会によって数多くの広帯域統合サービスデジタルネットワークのプロトコルスタック内で基礎を成す輸送技術として選択されている。標準化されたＡＴＭ電気通信概念の説明は、ピーティーアール・プレンティスホール（ＰＴＲ Ｐｒｅｎｔｉｃｅ Ｈａｌｌ）によって出版された、１９９３年の、「ＡＴＭユーザ−ネットワークインタフェース仕様（ＡＴＭ ｕｓｅｒ−ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ ｓｐｅｃｉｆｉｃａｔｉｏｎｓ）」と題するＡＴＭフォーラムの出版物に見ることができる。
【０００３】
【発明が解決しようとする課題】
各々の仮想接続（ｖｉｒｔｕａｌ ｃｏｎｎｅｃｔｉｏｎ）に関して処理されるセルの実行カウント（ｒｕｎｎｉｎｇ ｃｏｕｎｔｓ）を維持するためにＡＴＭスイッチングシステムが必要とされる。ＡＴＭスイッチングシステムは通常仮想接続のセルの流れ（ｃｅｌｌ ｆｌｏｗ）を処理することによって検出される種々の事象の指示を格納している。単一の物理的リンクを使用する仮想接続の数は典型的には数万（ｔｅｎｔｈ ｏｆ ｔｈｏｕｓａｎｄｓ）に達する。本発明はしたがってそのようなデータ様のセルカウント（ｄｅｔａ ｌｉｋｅ ｃｅｌｌ ｃｏｕｎｔｓ）および接続メモリ（ｃｏｎｎｅｃｔｉｏｎ ｍｅｍｏｒｙ）に格納されている事象指示（ｅｖｅｎｔ ｉｎｄｉｃａｔｉｏｎｓ）を処理するための改善されたＡＴＭラインカードおよび方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明の目的は基本的には添付の独立請求項に規定された特徴的機能を適用することによって解決される。本発明のさらに好ましい実施形態は従属請求項に与えられている。
【０００５】
本発明は特に、セルの流れを中断または妨害することなく接続メモリに格納される事象指示を処理することができるようにする点において有利である。これはラインレート、すなわち、物理的リンク上の伝送レート、よりやや高いレートで個々のラインカードに入力される到来セルを処理しかつレートの差を処理するために小さなＦＩＦＯを提供することによって達成できる。このようにして、セルの流れの中に「ホール」が規則的なインターバルで設けられ、これらは接続メモリに格納された事象指示をアクセスするために使用される。
【０００６】
接続メモリにおける事象指示へのアクセスの効率はもしダイレクトメモリアクセス（ＤＭＡ）装置が使用されればさらに増強される。本発明はマイクロプロセッサのバスおよびラインカードの接続メモリのバスを一緒に結合することにより接続メモリから事象指示をＤＭＡに直接転送できるようにする。第１の転送が行なわれた後、前記バスは再び切り離され、それによって接続メモリバスから独立にデータはＤＭＡからラインカードのマイクロプロセッサシステムのランダムアクセスメモリ（ＲＡＭ）へと転送される。
【０００７】
ＤＭＡからＲＡＭへのデータのこの第２の転送のために必要な時間インターバルは同時に接続メモリにおける事象指示をリセットするために使用できる。これは全て処理速度および物理的接続による伝送のレートの差によるセルの流れにおける「ホール」によって与えられる同じタイムスロットの間に行なうことができる。このようにして、接続メモリがそれぞれのメンテナンスタイムスロットの終りにおいてＲＡＭの内容と一致した状態に留まることが保証される。例えば、カウンタがメンテナンススロットの間に読まれれば、たいていの場合それは同じメンテナンススロットの間にクリアされなければならずさもなければカウントは不正確になるであろう。同じ原理が他の事象指示に対しても当てはめられる。
【０００８】
しかしながら、いくつかの用途では、事象指示がそれが読み取られかつＲＡＭに転送された後に接続メモリにおいてリセットされることは常に要求されるとは限らない。本発明の好ましい実施形態によれば、接続メモリへのアクセス要求が破壊的なものであるかあるいは非破壊的なものであるか、あるいは言い換えればアクセスされるべきデータがアクセス動作の後に消去されるべきか否かを特定することが可能である。この機能は接続メモリアドレス空間を２つの別個のアドレス空間、１つは通常のアクセスに対するものそして１つは破壊的アクセス動作に対するもの、にマッピングすることにより提供される。例えば、いずれのアドレス空間においても書き込みアクセスを行なうことはデータを読み出すことに関する限り同じ効果を有する。しかしながら、第２の「破壊的」アドレス空間への読出しアクセスは対応するデータをそれが読み出された直後に自動的にクリアする結果となる。
【０００９】
ＤＭＡからＲＡＭへの接続データの転送はバスの切り離しにより接続メモリの対応するメモリロケーションのリセットと並列に行なうことができるから、本発明は接続メモリの維持のために必要とされるシステム帯域幅においておよそ２倍の低減を生じる結果となる。さらに、各々の接続メモリのデータはもしそのような要求があればそれが読み出される同じメンテナンススロットの間に常にクリアされることが保証され、かつラインカードのマイクロプロセッサをこの責務から救い出す。
【００１０】
【発明の実施の形態】
添付の図面と共に以下の詳細な説明を参照することにより本発明がより良く理解され、かつ他の特徴も明らかになるであろう。
【００１１】
図１に示されるＡＴＭラインカード１００はセルプロセッサ１０２、マイクロプロセッサシステム１０４および接続メモリ１０６を備えている。セルプロセッサ１０２はその入力１０８においてＡＴＭセルの連続的な流れ（ｆｌｏｗ）を受ける。これらのＡＴＭセルは多数の複数の物理的ラインを介して確立される種々の物理的および仮想的接続から発信（ｏｒｉｇｉｎａｔｅ）することができる。
【００１２】
前記入力されるセルの流れはセルプロセッサ１０２のＦＩＦＯ１１０においてバッファリングされる。ＦＩＦＯ１１０からセルは接続１１４を介して転送レイヤ１１２へと出力される。一例としてセルプロセッサ１０２の転送レイヤ１１２における３つのセルＣｘ，ＣｙおよびＣｚのみが示されている。転送レイヤ１１２は接続１１６を介してＦＩＦＯ１１８に接続され、該ＦＩＦＯ１１８はセルプロセッサ１０２の出力をバッファリングする働きを行なう。セルはＦＩＦＯ１１８から物理的ラインである出力１２０によって出力される。この物理的ラインによって、セルプロセッサ１０２は多数の仮想接続を確立することができる。
【００１３】
セルプロセッサ１０２はさらに転送レイヤ１１２の動作を制御するための論理回路であるセルコントローラ１２２を備えている。セルコントローラ１２２は制御信号バス１２４によって転送レイヤ１１２に接続され出力１２０に対する仮想接続の確立を制御する。セルコントローラ１２２は信号ライン１２６によってセルプロセッサ１０２のバスコントローラ１２８に接続されている。バスコントローラ１２８はマイクロプロセッサバス１３０およびメモリバス１３２に結合されている。バスコントローラ１２８はまた信号ライン１３６を介してＤＭＡ１３４に結合されている。ＤＭＡ１３４はマイクロプロセッサシステム１０４に所属している。バスコントローラ１２８はさらに接続メモリ１０６へのアクセス動作を行なうためにアドレスロジック１３８を具備する。
【００１４】
マイクロプロセッサシステム１０４は信号ライン１４２を介してＤＭＡ１３４に結合されたマイクロプロセッサ１４０を有する。マイクロプロセッサシステム１０４のマイクロプロセッサ１４０ならびにＤＭＡ１３４およびＲＡＭ１４４は同じマイクロプロセッサバス１３０に結合されている。
【００１５】
ラインカード１００が動作する場合、セルは入力１０８において受信される。これらのセルは転送レイヤにおいて入力１０８における新しく到来するセルの受信のレートより大きなレートで処理される。したがって、時々ＦＩＦＯ１１０は転送レイヤ１１２におけるより高い処理速度のため空になる。入力セルの連続的な流れがあるから、そのような事象は規則的に生じる。もしＦＩＦＯ１１０が空になれば、これは制御信号バス１２４を介してセルコントローラ１２２に通知される。セルコントローラ１２２は転送レイヤ１１２におけるセルの転送を停止する。入力セルの流れは続くから、これらのセルはＦＩＦＯ１１０内にそれが満杯になるまでバッファリングされる。空のＦＩＦＯ１１０を入力１０８からの到来する新しいセルで満たすために必要な時間インターバルはメンテナンスの目的に使用されるタイムスロットを提供する。
【００１６】
そのようなメンテナンス用タイムスロットおよび転送レイヤ１１２の停止（ｈａｌｔ）の発生はセルコントローラ１２２によって信号ライン１２６を介してバスコントローラ１２８に通信される。
【００１７】
プロセッサ１４０は周期的に、走行または実行カウント（ｒｕｎｎｉｎｇ ｃｏｕｎｔｓ）および課金情報のような、事象指示を読み出すために接続メモリ１０６をアクセスすることを希望する。接続メモリへのそのようなアクセスはセルが転送レイヤ１１２において転送されている限りプロセッサ１４０が行なうことはできない。これは転送レイヤ１１２におけるセルの連続した流れは接続メモリ１０６に反映されなければならず、したがって転送レイヤ１１２における流れがセルコントローラ１２２によって停止されない限り接続メモリ１０６はセルプロセッサ１０２にとってプライベートなまたは私的な（ｐｒｉｖａｔｅ）ものであると言う事実による。転送レイヤ１１２におけるセルの連続した流れは接続メモリ１０６における対応する事象指示のたえざる更新を生じる結果となる。したがって、プロセッサ１４０はメンテナンス用タイムスロットが生じるまでその接続メモリ１０６へのアクセスを待機しなければならず、メンテナンス用タイムスロットの間は転送レイヤ１１２においてセルは転送されずかつしたがって接続メモリ１０６に格納された事象指示の更新は必要ではない。
【００１８】
プロセッサ１４０が接続メモリ１０６にアクセスを希望する場合、それはそのようなアクセス要求をマイクロプロセッサバス１３０上に与え、該要求はバスコントローラ１２８において受信される。そのようなアクセス要求はメンテナンス用タイムスロットの発生が信号ライン１２６を介してセルコントローラ１２２によって通知された時にバスコントローラ１２８によってイネーブルされる。
【００１９】
これは結果として信号ライン１３６を介してバスコントローラ１２８のＤＭＡ要求を生じさせる。その後、ＤＭＡ１３４は信号ライン１４２を介してマイクロプロセッサ１４０によりマイクロプロセッサバス１３０へのアクセスを承認される。次に、マイクロプロセッサバス１３０およびメモリバス１３２がバスコントローラ１２８によって結合され、したがって接続メモリ１０６からＤＭＡ１３４への直接的なデータ転送を行なうことができるようになる。ＤＭＡ１３４はマイクロプロセッサバス１３０およびメモリバス１３２を介して接続メモリ１０６をアクセスしプロセッサ１４０のために接続メモリ１０６に格納された事象指示の要求された読出し動作を行なう。いったん要求されたデータが読み出されたかつ結合されたバス１３０および１３２を介して転送されると、バス１３０および１３２はバスコントローラ１２８によって再び切り離され、したがって接続メモリ１０６は再びセルプロセッサ１０２に対してプライベートなまたは私的なものとなる。
【００２０】
アクセス要求の種類はアドレスロジック１３８においてデコードされる。アクセス要求が通常の接続メモリ１０６における事象指示の非破壊的（ｎｏｎ ｄｅｓｔｒｕｃｔｉｖｅ）読み出し動作によるものである場合は、接続メモリ１０６における対応するメモリロケーションのリセット動作は必要とされない。しかしながら、もし接続メモリ１０６へのアクセス動作が破壊的（ｄｅｓｔｒｕｃｔｉｖｅ）読み出しによるものであれば、接続メモリ１０６の対応するメモリロケーションはリセットされなければならない。これはアドレスロジック１３８の制御の下に接続メモリ１０６の対応するメモリロケーションにゼロを書き込むことによって達成される。メモリバス１３２を介して接続メモリ１０６にゼロを書き込むことと並行して、接続メモリ１０６からマイクロプロセッサ１０４に読み出されるデータがゼロの書き込みと同時にマイクロプロセッサバス１３０を介してＲＡＭ１４４へと転送される。
【００２１】
接続メモリ１０６のリセットがバスコントローラ１２８によって行なわれた後、転送レイヤ１１２の通常の動作を再開することができ、それは接続メモリ１０６の必要なメンテナンス作業が完了しているからである。接続メモリ１０６からＲＡＭ１４４へ転送されるデータのさらなる処理を転送レイヤ１１２の動作から独立にマイクロプロセッサシステム１０４において行なうことができ、これはマイクロプロセッサバス１３０およびメモリバス１３２が再び切り離されかつ接続メモリ１０６はしたがってセルプロセッサ１０２にとってプライベートなものとなるからである。その結果、接続メモリ１０６のメンテナンスのために必要とされる停止時間（ｈａｌｔ ｔｉｍｅ）は劇的に減少し、それは転送レイヤ１１２におけるセルの転送はすでに開始することができることによりデータの実際の処理がマイクロプロセッサシステム１０４において行なわれるからである。
【００２２】
また、接続メモリ１０６のリセットおよび読み出しデータのＤＭＡ１３４からＲＡＭ１４４への順次の転送を行なう必要はなく、それはバス１３０および１３２は接続メモリからＤＭＡ１３４へのデータの初期転送が行なわれた後はバスコントローラ１２８によって切り離されるからである。接続メモリ１０６のリセット動作およびＤＭＡ１３４からＲＡＭ１４４へのデータの転送はメンテナンスのために必要とされる時間を劇的に低減する結果となる。これはＡＴＭラインカード１００全体のセルのスループットレートを増大しかつその結果図１に示される複数のＡＴＭラインカードを備えたＡＴＭスイッチのセルのスループットレートを増大させる。
【００２３】
次に、図２を参照して本発明の方法の好ましい実施形態につきより詳細に説明する。ステップ２００において、プロセッサ１４０は、接続メモリ１０６に格納された、事象指示のような、データへのアクセス要求を発行する。プロセッサ１４０のアクセス要求は必要とされるアクセスの種類に関する情報を含む。ここで考察する例では、これは接続メモリ１０６の物理的アドレス空間を２つの異なる仮想アドレス空間へとマッピングすることによって行なわれる。アクセス要求のアドレスが通常のアドレス空間にある場合、これはこの第１の種類のアドレスに対応するメモリロケーションに格納されたデータは読み出されるのみであるべきもので消去されるべきでないことを意味する。同じデータは他の仮想アドレス空間に属する異なる仮想アドレスによってアクセスできる。もし第２の仮想アドレス空間のアドレスが使用されれば、これは対応するデータは読み出されなければならないのみではなく読み出し動作が行なわれた後にリセットされるべきことを意味する。アクセスアドレスのデコードはアドレスロジック１３８によって行なわれる。
【００２４】
ステップ２１０においては、プロセッサ１４０はアイドル期間、すなわち、転送レイヤ１１２におけるセルの転送がメンテナンス用タイムスロットを提供するために停止される、セルの流れにおける「ホール」、の間待機しなければならない。そのようなメンテナンス用タイムスロットの間、セルプロセッサ１０２は仮想接続を介してセルの転送を行なわない。
【００２５】
セルコントローラ１２２がステップ２１０において信号ライン１２６を介してそのようなアイドル期間の発生を通知するや否や、プロセッサのアクセス要求はバスコントローラ１２８によってイネーブルされる。これはステップ２２０においてＤＭＡ１３４への信号ライン１３６を介して発行されるＤＭＡ要求を生じさせる結果となる。その後、バスコントローラ１２８はマイクロプロセッサバス１３０およびメモリバス１３２を接続し、これによって２つのバス１３０および１３２がデータ転送のために結合される。ステップ２４０において、プロセッサ１４０がステップ２００のそのアクセス要求にしたがってアクセスを希望する、データが接続メモリ１０６からＤＭＡ１３４へと転送される。転送が行なわれた後、バス１３０および１３２はステップ２５０においてバスコントローラ１２８によって切断され、したがってバス１３０および１３２は再び切り離される。
【００２６】
その結果、ステップ２６０においてセルプロセッサ１０２の相互作用（ｉｎｔｅｒａｃｔｉｏｎ）なしにマイクロプロセッサバス１３０によってデータをＤＭＡ１３４からＲＡＭ１４４へと転送することが可能になり、これはマイクロプロセッサバス１３０は再びマイクロプロセッサシステム１０４にとってプライベートなまたは私的（ｐｒｉｖａｔｅ）なものになるからである。
【００２７】
ステップ２７０はステップ２６０と並行して行なわれる。ステップ２７０においては、ステップ２００において発行されたプロセッサ１４０のアクセス要求の種類がどちらであるかが決定される。これはアドレスロジック１３８によって行なわれる。もし通常のアクセス要求のために使用される第１の仮想メモリ空間のアドレスに遭遇すれば、アドレスロジック１３８はステップ２８０において制御の流れを停止し、したがってバスコントローラ１２８が信号ライン１２６を介してセルコントローラ１２２へと接続メモリ１０６に関する限りメンテナンス処理が行なわれかつそのための転送レイヤ１１２の通常動作が再開できることを通知する。
【００２８】
もしアクセス要求のために使用されるアドレスが破壊的アドレス空間に属しておれば、これは事象指示、特に実行カウントその他、をリセットするためにステップ２９０においてゼロのシーケンスが接続メモリ１０６へと対応するメモリロケーションに書き込まれることを意味する。これが達成された後、制御の流れはステップ３００で停止しかつバスコントローラ１２８はセルコントローラ１２２に対しこのときにのみメモリバス１３２が再び通常のシステム動作のために利用可能であるから転送レイヤ１１２の通常動作が再開できることを通知する。
【００２９】
本発明の種々の態様が好ましい実施形態に関して説明されたが、本発明は添付の請求の範囲の全範囲内で完全な保護を与えられることが理解されるであろう。
【００３０】
【発明の効果】
以上のように、本発明によれば、接続メモリに格納されたデータ様のセルカウントおよび事象指示などを処理するための改善されたＡＴＭラインカードおよび方法が提供され、ＡＴＭシステムのメンテナンスのために必要な時間が劇的に低減できる。
【図面の簡単な説明】
【図１】本発明に係わるラインカードの構成を示す機能的ブロック図である。
【図２】接続メモリからＲＡＭにデータを転送するための方法を示す概略的フローチャートである。
【符号の説明】
１００ ＡＴＭラインカード
１０２ セルプロセッサ
１０４ マイクロプロセッサシステム
１０６ 接続メモリ
１０８ 入力
１１０ ＦＩＦＯ
１１２ 転送レイヤ
１１４，１１６ 接続部
１１８ ＦＩＦＯ
１２０ 出力
１２２ セルコントローラ
１２４ 制御信号バス
１２６ 信号ライン
１２８ バスコントローラ
１３０ マイクロプロセッサバス
１３２ メモリバス
１３４ ＤＭＡ
１３６ 信号ライン
１３８ アドレスロジック
１４０ マイクロプロセッサ
１４２ 信号ライン
１４４ ＲＡＭ
Claims (5)
- ＡＴＭラインカードであって、
ａ）数多くの仮想接続を確立するためのセルプロセッサ手段であって、該セルプロセッサ手段は入力セルを受け入れるＦＩＦＯバッファと該ＦＩＦＯバッファの出力を受け入れる転送レイヤを備えるもの、
ｂ）前記仮想接続の処理データを格納するための接続メモリ手段であって、該接続メモリ手段はメモリバス手段を介して前記セルプロセッサ手段に結合されているもの、および
ｃ）マイクロプロセッサバス手段に結合されたマイクロプロセッサ手段、 を具備し、かつ
ｄ）前記セルプロセッサ手段は前記セルプロセッサ手段が前記仮想接続を介してセルの転送を行なわない時間インターバルの間に前記メモリバス手段を前記マイクロプロセッサバス手段に選択的に結合するための制御手段を具備し、前記セルの転送を行なわない時間インターバルは前記転送レイヤの処理速度を入力セルの受信レートより高くすることによって空になった前記ＦＩＦＯバッファが新しい入力セルで満たされるまでの時間インターバルである、
ことを特徴とするＡＴＭラインカード。 - 前記制御手段は前記マイクロプロセッサ手段から前記接続メモリに格納されたデータへのアクセス要求を受けて該データにアクセスし、前記制御手段は前記アクセスが行なわれた後に前記メモリバス手段と前記マイクロプロセッサバス手段を切り離しかつ前記アクセス要求が前記アクセスされたデータが消去されるべきことを示している場合には前記データを前記メモリバス手段を介して消去することを特徴とする請求項１に記載のＡＴＭラインカード。
- 前記ＡＴＭラインカードはさらにランダムアクセスメモリ手段およびダイレクトメモリアクセス手段を具備し、前記ランダムアクセスメモリ手段および前記ダイレクトメモリアクセス手段は前記マイクロプロセッサバス手段に結合されており、
前記制御手段は前記マイクロプロセッサ手段の前記アクセス要求に応じて前記ダイレクトメモリアクセス手段に要求を発行し、それによって前記ダイレクトメモリアクセス手段が前記マイクロプロセッサバス手段へのアクセスを承認されるよう構成されていることを特徴とする請求項２に記載のＡＴＭラインカード。 - 前記接続メモリ手段の物理的アドレス空間は前記制御手段によって通常のアクセス要求に対して第１のアドレス空間にマッピングされかつ前記データが消去されるべきアクセス要求に対して第２のアドレス空間にマッピングされることを特徴とする請求項１に記載のＡＴＭラインカード。
- 請求項１のＡＴＭラインカードを複数個備えたことを特徴とするＡＴＭスイッチ。
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