JPH1084121A - ヘテロ接合半導体装置 - Google Patents
ヘテロ接合半導体装置Info
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- JPH1084121A JPH1084121A JP23704596A JP23704596A JPH1084121A JP H1084121 A JPH1084121 A JP H1084121A JP 23704596 A JP23704596 A JP 23704596A JP 23704596 A JP23704596 A JP 23704596A JP H1084121 A JPH1084121 A JP H1084121A
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Abstract
(57)【要約】
【課題】 共鳴トンネリング素子において、ピーク電流
対バレー電流の比の向上と高速変調特性の改善とを図
る。 【解決手段】 アンドープＩｎxＡｌyＧａ1-x-yＰ障壁
層（０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）４
ａ、４ｂでＩｎuＧａ1-uＡｓ（０．５≦ｕ≦１）井戸層
５を挟んだ二重障壁構造を備える。
対バレー電流の比の向上と高速変調特性の改善とを図
る。 【解決手段】 アンドープＩｎxＡｌyＧａ1-x-yＰ障壁
層（０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）４
ａ、４ｂでＩｎuＧａ1-uＡｓ（０．５≦ｕ≦１）井戸層
５を挟んだ二重障壁構造を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、負性抵抗
特性を示す共鳴トンネリングダイオードまたは共鳴トン
ネリングトランジスタ等として用いられるヘテロ接合半
導体装置に関する。
特性を示す共鳴トンネリングダイオードまたは共鳴トン
ネリングトランジスタ等として用いられるヘテロ接合半
導体装置に関する。
【０００２】
【従来の技術】上述のヘテロ接合半導体装置としては、
半導体デバイス主構造部上に２つの障壁層で量子井戸層
を挟んだ二重障壁構造を備えた共鳴トンネリング装置が
知られている。この共鳴トンネリング装置は、その二重
障壁構造により負性抵抗特性を示し、その特性を利用し
て発振機能やスイッチ機能を実現することができるた
め、高周波回路や多値理論回路等を構成するのに非常に
有用な装置である。
半導体デバイス主構造部上に２つの障壁層で量子井戸層
を挟んだ二重障壁構造を備えた共鳴トンネリング装置が
知られている。この共鳴トンネリング装置は、その二重
障壁構造により負性抵抗特性を示し、その特性を利用し
て発振機能やスイッチ機能を実現することができるた
め、高周波回路や多値理論回路等を構成するのに非常に
有用な装置である。
【０００３】図９（ａ）に、二重障壁構造におけるエネ
ルギーバンド図を示す。この図９（ａ）において、ΔＥ
ｃはヘテロ接合部における伝導帯下端のエネルギーレベ
ル差（以下、伝導帯端不連続度と称する）を表す。この
二重障壁構造において、２つの障壁層で挟まれた量子井
戸層には図中の点線Ｅ１、Ｅ２で示す量子準位が形成さ
れ、この量子準位に共鳴したエネルギーを有する電子の
みがトンネリング可能となる。このため、その電流−電
圧特性には、図９（ｂ）に示すようなピーク電流Ｉｐと
バレー電流Ｉｖを有する微分負性抵抗領域が生じる。こ
のような負性抵抗特性を有するヘテロ接合半導体装置に
よれば、印加電圧によってエミッタ層とコレクタ層とに
おける電子濃度を変化させることができるため、電流の
変調が可能となる。
ルギーバンド図を示す。この図９（ａ）において、ΔＥ
ｃはヘテロ接合部における伝導帯下端のエネルギーレベ
ル差（以下、伝導帯端不連続度と称する）を表す。この
二重障壁構造において、２つの障壁層で挟まれた量子井
戸層には図中の点線Ｅ１、Ｅ２で示す量子準位が形成さ
れ、この量子準位に共鳴したエネルギーを有する電子の
みがトンネリング可能となる。このため、その電流−電
圧特性には、図９（ｂ）に示すようなピーク電流Ｉｐと
バレー電流Ｉｖを有する微分負性抵抗領域が生じる。こ
のような負性抵抗特性を有するヘテロ接合半導体装置に
よれば、印加電圧によってエミッタ層とコレクタ層とに
おける電子濃度を変化させることができるため、電流の
変調が可能となる。
【０００４】このような二重障壁構造における共鳴トン
ネリング現象を利用した負性抵抗特性を有する共鳴トン
ネリング装置としては、ＡｌＧａＡｓ／ＧａＡｓヘテロ
接合を用いた共鳴トンネリングダイオードや共鳴トンネ
リングトランジスタが知られている。また、ＩｎＧａＡ
ｓにおける電子の移動度がＧａＡｓにおけるそれと比較
して大きいこと、およびＩｎＧａＡｓとＩｎＡｌＡｓと
の伝導帯端不連続度が大きいこと等から、特開平５−３
３１５号公報や、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒｓ，１９９３年８月、第６３巻第６号、７７
３−７７５頁に開示されているようなＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓヘテロ接合を用いた共鳴トンネリングダイオ
ードや共鳴トンネリングトランジスタが注目されてい
る。
ネリング現象を利用した負性抵抗特性を有する共鳴トン
ネリング装置としては、ＡｌＧａＡｓ／ＧａＡｓヘテロ
接合を用いた共鳴トンネリングダイオードや共鳴トンネ
リングトランジスタが知られている。また、ＩｎＧａＡ
ｓにおける電子の移動度がＧａＡｓにおけるそれと比較
して大きいこと、およびＩｎＧａＡｓとＩｎＡｌＡｓと
の伝導帯端不連続度が大きいこと等から、特開平５−３
３１５号公報や、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒｓ，１９９３年８月、第６３巻第６号、７７
３−７７５頁に開示されているようなＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓヘテロ接合を用いた共鳴トンネリングダイオ
ードや共鳴トンネリングトランジスタが注目されてい
る。
【０００５】図１０に、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘ
テロ接合を用いた従来の共鳴トンネリングトランジスタ
の構造を示す。この共鳴トンネリングトランジスタは、
ｎ+−ＩｎＰ基板１上に、ｎ+−Ｉｎ0.53Ｇａ0.47Ａｓコ
レクタ層２、アンドープ（以下、ｕｎと記す）−Ｉｎ
0.52Ａｌ0.24Ｇａ0.24Ａｓコレクタ障壁層９およびｎ−
Ｉｎ0.53Ｇａ0.47Ａｓベース層１０からなる半導体デバ
イス主構造部を備えている。その上にはｕｎ−Ｉｎ0.53
Ｇａ0.47Ａｓスペーサ層３ａを介して、ｕｎ−Ｉｎ0.52
Ａｌ0.48Ａｓ第１障壁層１７ａと、ｕｎ−Ｉｎ0.53Ｇａ
0.47Ａｓ井戸層５と、ｕｎ−Ｉｎ0.52Ａｌ0.48Ａｓ第２
障壁層１７ｂとからなる二重障壁構造が設けられてい
る。この二重障壁構造の上には、ｕｎ−Ｉｎ0.52Ａｌ
0.48Ａｓスペーサ層３ｂを介してｎ+型Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層６が形成されている。コレクタ障壁
層９およびベース層１０はコレクタ層２の両端部が露出
するように形成されており、そのコレクタ層２の露出部
上にコレクタ電極７が設けられている。また、スペーサ
層３ａ、３ｂ、第１障壁層１７ａ、第２障壁層１７ｂ、
井戸層５およびエミッタ層６はベース層１０の両端部が
露出するように形成されており、そのベース層１０の露
出部上にベース電極１１が設けられている。さらに、最
上層であるエミッタ層６の上にはエミッタ電極８が設け
られている。
テロ接合を用いた従来の共鳴トンネリングトランジスタ
の構造を示す。この共鳴トンネリングトランジスタは、
ｎ+−ＩｎＰ基板１上に、ｎ+−Ｉｎ0.53Ｇａ0.47Ａｓコ
レクタ層２、アンドープ（以下、ｕｎと記す）−Ｉｎ
0.52Ａｌ0.24Ｇａ0.24Ａｓコレクタ障壁層９およびｎ−
Ｉｎ0.53Ｇａ0.47Ａｓベース層１０からなる半導体デバ
イス主構造部を備えている。その上にはｕｎ−Ｉｎ0.53
Ｇａ0.47Ａｓスペーサ層３ａを介して、ｕｎ−Ｉｎ0.52
Ａｌ0.48Ａｓ第１障壁層１７ａと、ｕｎ−Ｉｎ0.53Ｇａ
0.47Ａｓ井戸層５と、ｕｎ−Ｉｎ0.52Ａｌ0.48Ａｓ第２
障壁層１７ｂとからなる二重障壁構造が設けられてい
る。この二重障壁構造の上には、ｕｎ−Ｉｎ0.52Ａｌ
0.48Ａｓスペーサ層３ｂを介してｎ+型Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層６が形成されている。コレクタ障壁
層９およびベース層１０はコレクタ層２の両端部が露出
するように形成されており、そのコレクタ層２の露出部
上にコレクタ電極７が設けられている。また、スペーサ
層３ａ、３ｂ、第１障壁層１７ａ、第２障壁層１７ｂ、
井戸層５およびエミッタ層６はベース層１０の両端部が
露出するように形成されており、そのベース層１０の露
出部上にベース電極１１が設けられている。さらに、最
上層であるエミッタ層６の上にはエミッタ電極８が設け
られている。
【０００６】
【発明が解決しようとする課題】上述のような共鳴トン
ネリング現象を利用したヘテロ接合半導体装置におい
て、その動作温度範囲や動作マージンを拡大するために
は、図９（ｂ）に示したピーク電流Ｉｐ対バレー電流Ｉ
ｖの比（Ｉｐ／Ｉｖの値、以下、Ｐ／Ｖ比と称する）が
高いことが必要である。
ネリング現象を利用したヘテロ接合半導体装置におい
て、その動作温度範囲や動作マージンを拡大するために
は、図９（ｂ）に示したピーク電流Ｉｐ対バレー電流Ｉ
ｖの比（Ｉｐ／Ｉｖの値、以下、Ｐ／Ｖ比と称する）が
高いことが必要である。
【０００７】しかし、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテ
ロ接合を用いた従来の共鳴トンネリング装置において
は、室温でのリーク電流（余剰電流）が大きいため、室
温でＰ／Ｖ比の向上を図ることは困難であった。さら
に、ＩｎＡｌＡｓ層のＡｌ組成比が高いので、ＩｎＡｌ
Ａｓ／ＩｎＧａＡｓヘテロ界面に高密度の深い準位が観
測され、この深い準位により高速電位変調に対して電流
の位相遅れが生ずるという問題があった。
ロ接合を用いた従来の共鳴トンネリング装置において
は、室温でのリーク電流（余剰電流）が大きいため、室
温でＰ／Ｖ比の向上を図ることは困難であった。さら
に、ＩｎＡｌＡｓ層のＡｌ組成比が高いので、ＩｎＡｌ
Ａｓ／ＩｎＧａＡｓヘテロ界面に高密度の深い準位が観
測され、この深い準位により高速電位変調に対して電流
の位相遅れが生ずるという問題があった。
【０００８】本発明はこのような従来技術における課題
を解決するためになされたものであり、Ｐ／Ｖ比の向上
および高速変調特性の改善を図ることができるへテロ接
合半導体装置を提供することを目的とする。
を解決するためになされたものであり、Ｐ／Ｖ比の向上
および高速変調特性の改善を図ることができるへテロ接
合半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のヘテロ接合半導
体装置は、ＩｎＰ基板上に、または、該ＩｎＰ基板上に
積層形成された半導体デバイス主構造部上に、アンドー
プＩｎxＡｌyＧａ1-x-yＰ障壁層（但し、０．５≦ｘ≦
１、０≦ｙ≦０．５、ｘ＋ｙ≦１）と、ＩｎuＧａ1-uＡ
ｓ（但し、０．５≦ｕ≦１）層とが積層形成されたヘテ
ロ接合を備え、そのことにより上記目的が達成される。
体装置は、ＩｎＰ基板上に、または、該ＩｎＰ基板上に
積層形成された半導体デバイス主構造部上に、アンドー
プＩｎxＡｌyＧａ1-x-yＰ障壁層（但し、０．５≦ｘ≦
１、０≦ｙ≦０．５、ｘ＋ｙ≦１）と、ＩｎuＧａ1-uＡ
ｓ（但し、０．５≦ｕ≦１）層とが積層形成されたヘテ
ロ接合を備え、そのことにより上記目的が達成される。
【００１０】前記アンドープＩｎxＡｌyＧａ1-x-yＰ障
壁層の組成比ｘおよびｙは、０．５５≦ｘ≦０．７７お
よび０．２３≦ｙ≦０．４５の範囲を満たすものであっ
てもよい。
壁層の組成比ｘおよびｙは、０．５５≦ｘ≦０．７７お
よび０．２３≦ｙ≦０．４５の範囲を満たすものであっ
てもよい。
【００１１】本発明のヘテロ接合半導体装置は、ＩｎＰ
基板上に、または、該ＩｎＰ基板上に積層形成された半
導体デバイス主構造部上に、アンドープＩｎxＡｌyＧａ
1-x-yＰ第１障壁層（但し、０．５≦ｘ≦１、０≦ｙ≦
０．５、ｘ＋ｙ≦１）と、アンドープＩｎuＧａ1-uＡｓ
（但し、０．５≦ｕ≦１）井戸層と、該第１障壁層と組
成比ｘおよびｙが同一であるアンドープＩｎxＡｌyＧａ
1-x-yＰ第２障壁層とが積層形成された二重障壁構造を
備え、該井戸層に量子準位を形成すると共に、該二重障
壁構造の厚みを電子のトンネリングが生ずる程度に薄く
してあり、そのことにより上記目的が達成される。
基板上に、または、該ＩｎＰ基板上に積層形成された半
導体デバイス主構造部上に、アンドープＩｎxＡｌyＧａ
1-x-yＰ第１障壁層（但し、０．５≦ｘ≦１、０≦ｙ≦
０．５、ｘ＋ｙ≦１）と、アンドープＩｎuＧａ1-uＡｓ
（但し、０．５≦ｕ≦１）井戸層と、該第１障壁層と組
成比ｘおよびｙが同一であるアンドープＩｎxＡｌyＧａ
1-x-yＰ第２障壁層とが積層形成された二重障壁構造を
備え、該井戸層に量子準位を形成すると共に、該二重障
壁構造の厚みを電子のトンネリングが生ずる程度に薄く
してあり、そのことにより上記目的が達成される。
【００１２】前記アンドープＩｎxＡｌyＧａ1-x-yＰ第
１障壁層および前記アンドープＩｎxＡｌyＧａ1-x-yＰ
第２障壁層の組成比ｘおよびｙは、０．５５≦ｘ≦０．
７７および０．２３≦ｙ≦０．４５の範囲を満たすもの
であってもよい。
１障壁層および前記アンドープＩｎxＡｌyＧａ1-x-yＰ
第２障壁層の組成比ｘおよびｙは、０．５５≦ｘ≦０．
７７および０．２３≦ｙ≦０．４５の範囲を満たすもの
であってもよい。
【００１３】前記半導体デバイス主構造部がコレクタ層
を備え、該二重障壁構造の該コレクタ層と反対側にエミ
ッタ層が形成されていてもよい。
を備え、該二重障壁構造の該コレクタ層と反対側にエミ
ッタ層が形成されていてもよい。
【００１４】以下、本発明の作用について説明する。
【００１５】本発明に用いられているＩｎxＡｌyＧａ
1-x-yＰ／ＩｎuＧａ1-uＡｓ（０．５≦ｘ≦１、０≦ｙ
≦０．５、ｘ＋ｙ≦１、０．５≦ｕ≦１）ヘテロ接合に
よれば、従来から知られているＩｎ0.52Ａｌ0.48Ａｓ／
Ｉｎ0.53Ｇａ0.47Ａｓへテロ接合に比べてより大きい伝
導帯端不連続度△Ｅｃが得られる。ヘテロ接合を構成す
る二種類の半導体の伝導帯端不連続度△Ｅｃと、そのヘ
テロ接合におけるヘテロ障壁の高さとは、図９（ａ）に
示すような関係にあり、伝導帯端不連続度△Ｅｃが大き
いほどヘテロ障壁が高くなる。ヘテロ障壁が高くなれ
ば、その障壁を乗り越える熱放出電子が少なくなるた
め、そのヘテロ界面におけるリーク電流が小さくなる。
1-x-yＰ／ＩｎuＧａ1-uＡｓ（０．５≦ｘ≦１、０≦ｙ
≦０．５、ｘ＋ｙ≦１、０．５≦ｕ≦１）ヘテロ接合に
よれば、従来から知られているＩｎ0.52Ａｌ0.48Ａｓ／
Ｉｎ0.53Ｇａ0.47Ａｓへテロ接合に比べてより大きい伝
導帯端不連続度△Ｅｃが得られる。ヘテロ接合を構成す
る二種類の半導体の伝導帯端不連続度△Ｅｃと、そのヘ
テロ接合におけるヘテロ障壁の高さとは、図９（ａ）に
示すような関係にあり、伝導帯端不連続度△Ｅｃが大き
いほどヘテロ障壁が高くなる。ヘテロ障壁が高くなれ
ば、その障壁を乗り越える熱放出電子が少なくなるた
め、そのヘテロ界面におけるリーク電流が小さくなる。
【００１６】また、本発明に用いられているＩｎxＡｌy
Ｇａ1-x-yＰ／ＩｎuＧａ1-uＡｓ（０．５≦ｘ≦１、０
≦ｙ≦０．５、ｘ＋ｙ≦１、０．５≦ｕ≦１）ヘテロ接
合によれば、従来から知られているＩｎ0.52Ａｌ0.48Ａ
ｓ／Ｉｎ0.53Ｇａ0.47Ａｓへテロ接合と同じ伝導帯端不
連続度△Ｅｃが低いＡｌ組成比により得られる。障壁層
やヘテロ接合を構成する化合物半導体中のＡｌ組成比が
低くなれば、障壁層やヘテロ接合界面に深い準位の数が
減少するので、装置の信頼性が向上する。
Ｇａ1-x-yＰ／ＩｎuＧａ1-uＡｓ（０．５≦ｘ≦１、０
≦ｙ≦０．５、ｘ＋ｙ≦１、０．５≦ｕ≦１）ヘテロ接
合によれば、従来から知られているＩｎ0.52Ａｌ0.48Ａ
ｓ／Ｉｎ0.53Ｇａ0.47Ａｓへテロ接合と同じ伝導帯端不
連続度△Ｅｃが低いＡｌ組成比により得られる。障壁層
やヘテロ接合を構成する化合物半導体中のＡｌ組成比が
低くなれば、障壁層やヘテロ接合界面に深い準位の数が
減少するので、装置の信頼性が向上する。
【００１７】また、本発明にあっては、量子準位が形成
されたＩｎuＧａ1-uＡｓ（但し、０．５≦ｕ≦１）井戸
層をアンドープＩｎxＡｌyＧａ1-x-yＰ第１障壁層（但
し、０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）
と、アンドープＩｎxＡｌyＧａ1-x-yＰ第２障壁層とで
挟んだ二重障壁構造の厚みを電子のトンネリングが生ず
る程度に薄くすることにより、その井戸層の量子準位に
共鳴したエネルギーを有する電子のみがトンネリング可
能となっている。このヘテロ接合半導体装置の電流−電
圧特性にはピーク電流Ｉｐとバレー電流Ｉｖを有する微
分負性抵抗領域が生じ、印加電圧によってエミッタ層中
の電子濃度とコレクタ層中の電子濃度とが変化するた
め、出力電流が変調される。この共鳴トンネリング現象
を利用したヘテロ接合半導体装置において、伝導帯端不
連続度△Ｅｃを大きくしてリーク電流を低減することに
より、ビーク電流対バレー電流比（Ｐ／Ｖ比）が向上し
て、装置の動作温度範囲や動作マージンが拡大する。ま
た、この共鳴トンネリング現象を利用したヘテロ接合半
導体装置において、化合物半導体中のＡｌ組成比を低く
して深い準位を低減することにより、高速電位変調に対
する電流の位相遅れが少なくなる。
されたＩｎuＧａ1-uＡｓ（但し、０．５≦ｕ≦１）井戸
層をアンドープＩｎxＡｌyＧａ1-x-yＰ第１障壁層（但
し、０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）
と、アンドープＩｎxＡｌyＧａ1-x-yＰ第２障壁層とで
挟んだ二重障壁構造の厚みを電子のトンネリングが生ず
る程度に薄くすることにより、その井戸層の量子準位に
共鳴したエネルギーを有する電子のみがトンネリング可
能となっている。このヘテロ接合半導体装置の電流−電
圧特性にはピーク電流Ｉｐとバレー電流Ｉｖを有する微
分負性抵抗領域が生じ、印加電圧によってエミッタ層中
の電子濃度とコレクタ層中の電子濃度とが変化するた
め、出力電流が変調される。この共鳴トンネリング現象
を利用したヘテロ接合半導体装置において、伝導帯端不
連続度△Ｅｃを大きくしてリーク電流を低減することに
より、ビーク電流対バレー電流比（Ｐ／Ｖ比）が向上し
て、装置の動作温度範囲や動作マージンが拡大する。ま
た、この共鳴トンネリング現象を利用したヘテロ接合半
導体装置において、化合物半導体中のＡｌ組成比を低く
して深い準位を低減することにより、高速電位変調に対
する電流の位相遅れが少なくなる。
【００１８】ＩｎxＡｌyＧａ1-x-yＰ障壁層のＩｎ組成
比ｘおよびＡｌ組成比ｙが、０．５５≦ｘ≦０．７７お
よび０．２３≦ｙ≦０．４５の範囲を満たす場合には、
従来のヘテロ接合半導体装置に比べて、ヘテロ接合界面
におけるリーク電流が低くなり、また、高速電位変調に
対する電流の位相遅れが少なくなる。
比ｘおよびＡｌ組成比ｙが、０．５５≦ｘ≦０．７７お
よび０．２３≦ｙ≦０．４５の範囲を満たす場合には、
従来のヘテロ接合半導体装置に比べて、ヘテロ接合界面
におけるリーク電流が低くなり、また、高速電位変調に
対する電流の位相遅れが少なくなる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００２０】本発明のヘテロ接合半導体装置は、Ｉｎx
ＡｌyＧａ1-x-yＰ（０．５≦ｘ≦１、０≦ｙ≦０．５、
ｘ＋ｙ≦１）障壁層とＩｎuＧａ1-uＡｓ（０．５≦ｕ≦
１）層とが積層形成されたヘテロ接合を備え、あるいは
ＩｎxＡｌyＧａ1-x-yＰ第１障壁層とＩｎxＡｌyＧａ
1-x-yＰ第２障壁層とでＩｎuＧａ1-uＡｓ井戸層を挟ん
だ二重障壁構造を備えている。このようなＩｎxＡｌyＧ
ａ1-x-yＰ（０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ
≦１）／ＩｎuＧａ1-uＡｓ（０．５≦ｕ≦１）ヘテロ接
合を用いる理由については、以下の通りである。
ＡｌyＧａ1-x-yＰ（０．５≦ｘ≦１、０≦ｙ≦０．５、
ｘ＋ｙ≦１）障壁層とＩｎuＧａ1-uＡｓ（０．５≦ｕ≦
１）層とが積層形成されたヘテロ接合を備え、あるいは
ＩｎxＡｌyＧａ1-x-yＰ第１障壁層とＩｎxＡｌyＧａ
1-x-yＰ第２障壁層とでＩｎuＧａ1-uＡｓ井戸層を挟ん
だ二重障壁構造を備えている。このようなＩｎxＡｌyＧ
ａ1-x-yＰ（０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ
≦１）／ＩｎuＧａ1-uＡｓ（０．５≦ｕ≦１）ヘテロ接
合を用いる理由については、以下の通りである。
【００２１】ヘテロ接合においては、伝導帯端不連続度
△Ｅｃをより大きくすることにより、そのヘテロ接合界
面におけるリーク電流を低減することができる。また、
そのヘテロ接合を構成する化合物半導体中のＡｌ組成比
を低くすることにより、ヘテロ接合半導体装置の信頼性
を向上することができる。以上の点に着目して本願発明
者らは、以下のような検討を行った。
△Ｅｃをより大きくすることにより、そのヘテロ接合界
面におけるリーク電流を低減することができる。また、
そのヘテロ接合を構成する化合物半導体中のＡｌ組成比
を低くすることにより、ヘテロ接合半導体装置の信頼性
を向上することができる。以上の点に着目して本願発明
者らは、以下のような検討を行った。
【００２２】まず、ＩｎxＡｌyＧａ1-x-yＰ（０．５≦
ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）／ＩｎuＧａ1-u
Ａｓ（０．５≦ｕ≦１）ヘテロ接合の伝導帯端不連続度
△Ｅｃについて検討した結果を説明する。
ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）／ＩｎuＧａ1-u
Ａｓ（０．５≦ｕ≦１）ヘテロ接合の伝導帯端不連続度
△Ｅｃについて検討した結果を説明する。
【００２３】従来、ＩｎxＡｌyＧａ1-x-yＰ／ＩｎuＧａ
1-uＡｓヘテロ接合の伝導帯端不連続度は全く報告され
ておらず、本願発明者らは、実験により初めてＩｎxＡ
ｌyＰ／Ｉｎ0.53Ｇａ0.47Ａｓ（ｘ＋ｙ＝１）ヘテロ接
合の伝導帯端不連続度ΔＥｃを測定した。
1-uＡｓヘテロ接合の伝導帯端不連続度は全く報告され
ておらず、本願発明者らは、実験により初めてＩｎxＡ
ｌyＰ／Ｉｎ0.53Ｇａ0.47Ａｓ（ｘ＋ｙ＝１）ヘテロ接
合の伝導帯端不連続度ΔＥｃを測定した。
【００２４】図３に、Ｉｎ0.72Ａｌ0.28Ｐ／Ｉｎ0.53Ｇ
ａ0.47Ａｓヘテロ接合の伝導帯端不連続度△Ｅｃを測定
するために作製した、エピタキシャル成長層からなる素
子を示す。この素子は、ｎ+−ＩｎＰ基板上に、膜厚１
０００ｎｍのｎ−ＩｎＰバッファ層１２、膜厚１０００
ｎｍのｎ−Ｉｎ0.53Ｇａ0.47Ａｓ動作層１３およびアン
ドープＩｎ0.72Ａｌ0.28Ｐショットキー層１４が積層形
成されている。また、基板側にはオーミック電極１５が
形成され、成長層側にはショットキー金属電極１６が形
成されている。
ａ0.47Ａｓヘテロ接合の伝導帯端不連続度△Ｅｃを測定
するために作製した、エピタキシャル成長層からなる素
子を示す。この素子は、ｎ+−ＩｎＰ基板上に、膜厚１
０００ｎｍのｎ−ＩｎＰバッファ層１２、膜厚１０００
ｎｍのｎ−Ｉｎ0.53Ｇａ0.47Ａｓ動作層１３およびアン
ドープＩｎ0.72Ａｌ0.28Ｐショットキー層１４が積層形
成されている。また、基板側にはオーミック電極１５が
形成され、成長層側にはショットキー金属電極１６が形
成されている。
【００２５】図４に、上記Ｉｎ0.72Ａｌ0.28Ｐ／Ｉｎ
0.53Ｇａ0.47Ａｓショットキー接合において、空乏層厚
がゼロになる時のエネルギーバンド構造を示す。この図
４において、ＥFはフェルミレベル、Ｅｃは伝導帯下端
エネルギーレベル、△Ｅｃは伝導帯端不連続度を示すヘ
テロ接合部での伝導帯下端エネルギーレベル差、Ｖｉは
ショットキー接合の空乏層厚がゼロになる時のバイアス
電圧、Φｂはショットキー障壁高さを示す。このショッ
トキー接合において、フェルミレベルＥFはＩｎ0.53Ｇ
ａ0.47Ａｓ層中のキャリヤ濃度から計算できるため、図
４に示すように、ショットキー接合の空乏層厚がゼロに
なる時のバイアス電圧Ｖｉの値およびショットキー障壁
Φｂの値が得られれば、伝導帯端不連続度△Ｅｃの値が
抽出できる。
0.53Ｇａ0.47Ａｓショットキー接合において、空乏層厚
がゼロになる時のエネルギーバンド構造を示す。この図
４において、ＥFはフェルミレベル、Ｅｃは伝導帯下端
エネルギーレベル、△Ｅｃは伝導帯端不連続度を示すヘ
テロ接合部での伝導帯下端エネルギーレベル差、Ｖｉは
ショットキー接合の空乏層厚がゼロになる時のバイアス
電圧、Φｂはショットキー障壁高さを示す。このショッ
トキー接合において、フェルミレベルＥFはＩｎ0.53Ｇ
ａ0.47Ａｓ層中のキャリヤ濃度から計算できるため、図
４に示すように、ショットキー接合の空乏層厚がゼロに
なる時のバイアス電圧Ｖｉの値およびショットキー障壁
Φｂの値が得られれば、伝導帯端不連続度△Ｅｃの値が
抽出できる。
【００２６】まず、図３に示したＩｎ0.72Ａｌ0.28Ｐ／
Ｉｎ0.53Ｇａ0.47Ａｓショットキー接合について、電流
−温度（Ｉ−Ｔ）特性を測定して、図５に示すようなＩ
／Ｔ2対１０００／Ｔ曲線を得た。この図５に示すよう
に、１０℃以下の低温領域ではほぼ温度に依存しないト
ンネル電流が支配的であるのに対し、１０℃以上の高温
領域では温度の増加と共に指数関数的に増加する熱放出
電流が支配的であった。この図５に示す高温領域におけ
るＩ／Ｔ2対１０００／Ｔ曲線の傾きから、ショットキ
ー接合の熱放出モデルを用いることにより、ショットキ
ー障壁Φｂ＝０．９０ｅＶが抽出できる。次に、図３に
示したＩｎ0.72Ａｌ0.28Ｐ／Ｉｎ0.53Ｇａ0.47Ａｓショ
ットキー接合について、容量−電圧（Ｃ−Ｖ）特性を測
定して、図６に示すような１／Ｃ2対Ｖ曲線を得た。こ
の図６に示す１／Ｃ2対Ｖ曲線のｘ軸切片から、ショッ
トキー接合の空乏層厚がゼロになる時のバイアス電圧Ｖ
ｉ＝０．２８ｅＶが得られる。このようにして得られた
ΦｂおよびＶｉの値から、Ｉｎ0.72Ａｌ0.28Ｐ／Ｉｎ
0.53Ｇａ0.47Ａｓヘテロ接合における伝導帯端不連続度
△Ｅｃ＝０．６２ｅＶが得られる。
Ｉｎ0.53Ｇａ0.47Ａｓショットキー接合について、電流
−温度（Ｉ−Ｔ）特性を測定して、図５に示すようなＩ
／Ｔ2対１０００／Ｔ曲線を得た。この図５に示すよう
に、１０℃以下の低温領域ではほぼ温度に依存しないト
ンネル電流が支配的であるのに対し、１０℃以上の高温
領域では温度の増加と共に指数関数的に増加する熱放出
電流が支配的であった。この図５に示す高温領域におけ
るＩ／Ｔ2対１０００／Ｔ曲線の傾きから、ショットキ
ー接合の熱放出モデルを用いることにより、ショットキ
ー障壁Φｂ＝０．９０ｅＶが抽出できる。次に、図３に
示したＩｎ0.72Ａｌ0.28Ｐ／Ｉｎ0.53Ｇａ0.47Ａｓショ
ットキー接合について、容量−電圧（Ｃ−Ｖ）特性を測
定して、図６に示すような１／Ｃ2対Ｖ曲線を得た。こ
の図６に示す１／Ｃ2対Ｖ曲線のｘ軸切片から、ショッ
トキー接合の空乏層厚がゼロになる時のバイアス電圧Ｖ
ｉ＝０．２８ｅＶが得られる。このようにして得られた
ΦｂおよびＶｉの値から、Ｉｎ0.72Ａｌ0.28Ｐ／Ｉｎ
0.53Ｇａ0.47Ａｓヘテロ接合における伝導帯端不連続度
△Ｅｃ＝０．６２ｅＶが得られる。
【００２７】このようにして得られたＩｎ0.72Ａｌ0.28
Ｐ／Ｉｎ0.53Ｇａ0.47Ａｓヘテロ接合の伝導帯端不連続
度△Ｅｃと、従来から知られているＩｎ0.52Ａｌ0.48Ａ
ｓ／Ｉｎ0.53Ｇａ0.47Ａｓヘテロ接合の伝導帯端不連続
度△Ｅｃとを表１に示す。この表１から、Ｉｎ0.72Ａｌ
0.28Ｐ障壁層とＩｎ0.53Ｇａ0.47Ａｓ井戸層とを組み合
わせることにより、より大きい伝導帯端不連続度△Ｅｃ
が得られることが分かる。従って、Ｉｎ0.72Ａｌ0.28Ｐ
障壁層とＩｎ0.53Ｇａ0.47Ａｓ井戸層とからなるヘテロ
接合によれば、二重障壁構造におけるリーク電流の低減
を実現することができる。
Ｐ／Ｉｎ0.53Ｇａ0.47Ａｓヘテロ接合の伝導帯端不連続
度△Ｅｃと、従来から知られているＩｎ0.52Ａｌ0.48Ａ
ｓ／Ｉｎ0.53Ｇａ0.47Ａｓヘテロ接合の伝導帯端不連続
度△Ｅｃとを表１に示す。この表１から、Ｉｎ0.72Ａｌ
0.28Ｐ障壁層とＩｎ0.53Ｇａ0.47Ａｓ井戸層とを組み合
わせることにより、より大きい伝導帯端不連続度△Ｅｃ
が得られることが分かる。従って、Ｉｎ0.72Ａｌ0.28Ｐ
障壁層とＩｎ0.53Ｇａ0.47Ａｓ井戸層とからなるヘテロ
接合によれば、二重障壁構造におけるリーク電流の低減
を実現することができる。
【００２８】
【表１】
【００２９】次に、ＩｎxＡｌyＧａ1-x-yＰ（０．５≦
ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）／ＩｎuＧａ1‐
uＡｓ（０．５≦ｕ≦１）ヘテロ接合の伝導帯端不連続
度△ＥｃのＡｌ組成比（ｙ）に対する依存性について検
討した結果を説明する。
ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）／ＩｎuＧａ1‐
uＡｓ（０．５≦ｕ≦１）ヘテロ接合の伝導帯端不連続
度△ＥｃのＡｌ組成比（ｙ）に対する依存性について検
討した結果を説明する。
【００３０】従来、ＩｎxＡｌyＧａ1-x-yＰ／ＩｎuＧａ
1-uＡｓヘテロ接合の伝導帯端不連続度ΔＥｃについ
て、Ａｌ組成比（ｙ）に対する依存性は報告されていな
いが、本願発明者らは、実験により初めてＩｎxＡｌyＰ
／Ｉｎ0.53Ｇａ0.47Ａｓ（ｘ＋ｙ＝１）ヘテロ接合の伝
導帯端不連続度ΔＥｃのＡｌ組成比（ｙ）に対する依存
性を測定した。その結果を図７に示す。
1-uＡｓヘテロ接合の伝導帯端不連続度ΔＥｃについ
て、Ａｌ組成比（ｙ）に対する依存性は報告されていな
いが、本願発明者らは、実験により初めてＩｎxＡｌyＰ
／Ｉｎ0.53Ｇａ0.47Ａｓ（ｘ＋ｙ＝１）ヘテロ接合の伝
導帯端不連続度ΔＥｃのＡｌ組成比（ｙ）に対する依存
性を測定した。その結果を図７に示す。
【００３１】図７に示すように、ＩｎxＡｌyＰ／Ｉｎ
0.53Ｇａ0.47Ａｓ（ｘ＋ｙ＝１）ヘテロ接合において、
Ａｌ組成比ｙ≧０．２３の領域では、従来から知られて
いるＩｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.53Ｇａ0.47Ａｓヘテ
ロ接合の伝導帯端不連続度△Ｅｃ＝０．５３ｅＶよりも
大きい伝導帯端不連続度△Ｅｃが得られる。また、Ａｌ
組成比ｙ≦０．４５の領域であれば、従来のヘテロ接合
半導体装置に比べて、ヘテロ接合界面におけるリーク電
流および高速変調動作時の位相遅れを共に低減すること
ができる。従って、ＩｎxＡｌyＰ（ｘ＋ｙ＝１）障壁層
とＩｎ0.53Ｇａ0.47Ａｓ層とからなるヘテロ接合によれ
ば、より低いＡｌ組成比でより大きい伝導端不連続度Δ
Ｅｃを実現することができる。
0.53Ｇａ0.47Ａｓ（ｘ＋ｙ＝１）ヘテロ接合において、
Ａｌ組成比ｙ≧０．２３の領域では、従来から知られて
いるＩｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.53Ｇａ0.47Ａｓヘテ
ロ接合の伝導帯端不連続度△Ｅｃ＝０．５３ｅＶよりも
大きい伝導帯端不連続度△Ｅｃが得られる。また、Ａｌ
組成比ｙ≦０．４５の領域であれば、従来のヘテロ接合
半導体装置に比べて、ヘテロ接合界面におけるリーク電
流および高速変調動作時の位相遅れを共に低減すること
ができる。従って、ＩｎxＡｌyＰ（ｘ＋ｙ＝１）障壁層
とＩｎ0.53Ｇａ0.47Ａｓ層とからなるヘテロ接合によれ
ば、より低いＡｌ組成比でより大きい伝導端不連続度Δ
Ｅｃを実現することができる。
【００３２】これらの検討結果から、ＩｎxＡｌyＧａ
1-x-yＰ／ＩｎuＧａ1-uＡｓ（０．５≦ｘ≦１、０≦ｙ
≦０．５、ｘ＋ｙ≦１、０．５≦ｕ≦１）ヘテロ接合に
よれば、従来から知られているＩｎ0.52Ａｌ0.48Ａｓ／
Ｉｎ0.53Ｇａ0.47Ａｓへテロ接合に比べて、より低いＡ
ｌ組成比でより大きい伝導帯端不連続度△Ｅｃが得られ
ることが分かった。このため、本発明では、ＩｎxＡｌy
Ｇａ1-x-yＰ（０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋
ｙ≦１）／ＩｎuＧａ1-uＡｓ（０．５≦ｕ≦１）ヘテロ
接合を用いているのである。
1-x-yＰ／ＩｎuＧａ1-uＡｓ（０．５≦ｘ≦１、０≦ｙ
≦０．５、ｘ＋ｙ≦１、０．５≦ｕ≦１）ヘテロ接合に
よれば、従来から知られているＩｎ0.52Ａｌ0.48Ａｓ／
Ｉｎ0.53Ｇａ0.47Ａｓへテロ接合に比べて、より低いＡ
ｌ組成比でより大きい伝導帯端不連続度△Ｅｃが得られ
ることが分かった。このため、本発明では、ＩｎxＡｌy
Ｇａ1-x-yＰ（０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋
ｙ≦１）／ＩｎuＧａ1-uＡｓ（０．５≦ｕ≦１）ヘテロ
接合を用いているのである。
【００３３】このヘテロ接合を用いて、量子準位が形成
されたＩｎuＧａ1-uＡｓ（但し、０．５≦ｕ≦１）井戸
層をアンドープＩｎxＡｌyＧａ1-x-yＰ第１障壁層（但
し、０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）
と、アンドープＩｎxＡｌyＧａ1-x-yＰ第２障壁層とで
挟んだ二重障壁構造を形成する場合、井戸層に量子準位
を形成するためには、井戸層の厚みを量子準位が形成さ
れる程度に薄くし、例えば３ｎｍ程度にする。また、二
重障壁構造の厚みは電子のトンネリングが生ずる程度に
薄くし、例えば１０ｎｍ程度にする。
されたＩｎuＧａ1-uＡｓ（但し、０．５≦ｕ≦１）井戸
層をアンドープＩｎxＡｌyＧａ1-x-yＰ第１障壁層（但
し、０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）
と、アンドープＩｎxＡｌyＧａ1-x-yＰ第２障壁層とで
挟んだ二重障壁構造を形成する場合、井戸層に量子準位
を形成するためには、井戸層の厚みを量子準位が形成さ
れる程度に薄くし、例えば３ｎｍ程度にする。また、二
重障壁構造の厚みは電子のトンネリングが生ずる程度に
薄くし、例えば１０ｎｍ程度にする。
【００３４】以下に、本発明の実施の形態について、よ
り具体的に図面を参照しながら説明する。尚、以下の図
において、同一の機能を有する部分には同じ番号を付け
ている。
り具体的に図面を参照しながら説明する。尚、以下の図
において、同一の機能を有する部分には同じ番号を付け
ている。
【００３５】（実施形態ｌ）図１は、実施形態１のヘテ
ロ半導体装置の構造を示す断面図である。このヘテロ半
導体装置は、ｎ+−ＩｎＰ基板１上に、膜厚１０００ｎ
ｍのｎ+−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層２が形成さ
れている。その上には膜厚２ｎｍのｕｎ−Ｉｎ0.53Ｇａ
0.47Ａｓスペーサ層３ａを介して、膜厚４ｎｍのｕｎ−
Ｉｎ0.72Ａｌ0.28Ｐ第１障壁層４ａと、膜厚３ｎｍのｕ
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓ井戸層５と、膜厚４ｎｍのｕ
ｎ−Ｉｎ0.72Ａｌ0.28Ｐ第２障壁層４ｂとからなる二重
障壁構造が設けられている。この二重障壁構造の上に
は、膜厚２ｎｍのｕｎ−Ｉｎ0.53Ｇａ0.47Ａｓスペーサ
層３ｂを介して、膜厚４００ｎｍのｎ+−Ｉｎ0.53Ｇａ
0.4 7Ａｓエミッタ層６が形成されている。スペーサ層３
ａ、３ｂ、第１障壁層４ａ、第２障壁層４ｂ、井戸層５
およびエミッタ層６はコレクタ層２の両端部が露出する
ように形成されており、そのコレクタ層２の露出部上に
ＡｕＧａ／Ｎｉ／Ａｕからなるコレクタ電極７が設けら
れている。また、最上層であるエミッタ層６の上にはＡ
ｕＧａ／Ｎｉ／Ａｕからなるエミッタ電極８が設けられ
ている。
ロ半導体装置の構造を示す断面図である。このヘテロ半
導体装置は、ｎ+−ＩｎＰ基板１上に、膜厚１０００ｎ
ｍのｎ+−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層２が形成さ
れている。その上には膜厚２ｎｍのｕｎ−Ｉｎ0.53Ｇａ
0.47Ａｓスペーサ層３ａを介して、膜厚４ｎｍのｕｎ−
Ｉｎ0.72Ａｌ0.28Ｐ第１障壁層４ａと、膜厚３ｎｍのｕ
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓ井戸層５と、膜厚４ｎｍのｕ
ｎ−Ｉｎ0.72Ａｌ0.28Ｐ第２障壁層４ｂとからなる二重
障壁構造が設けられている。この二重障壁構造の上に
は、膜厚２ｎｍのｕｎ−Ｉｎ0.53Ｇａ0.47Ａｓスペーサ
層３ｂを介して、膜厚４００ｎｍのｎ+−Ｉｎ0.53Ｇａ
0.4 7Ａｓエミッタ層６が形成されている。スペーサ層３
ａ、３ｂ、第１障壁層４ａ、第２障壁層４ｂ、井戸層５
およびエミッタ層６はコレクタ層２の両端部が露出する
ように形成されており、そのコレクタ層２の露出部上に
ＡｕＧａ／Ｎｉ／Ａｕからなるコレクタ電極７が設けら
れている。また、最上層であるエミッタ層６の上にはＡ
ｕＧａ／Ｎｉ／Ａｕからなるエミッタ電極８が設けられ
ている。
【００３６】この実施形態１のヘテロ接合半導体装置に
おいては、Ｉｎ0.72Ａｌ0.28Ｐからなる第１障壁層４ａ
および第２障壁層４ｂでＩｎ0.53Ｇａ0.47Ａｓ井戸層５
を挟んだ二重障壁構造を備えているため、従来のＩｎ
0.52Ａｌ0.48Ａｓ障壁層を用いたヘテロ接合半導体装置
に比べて、より低いＡｌ組成比でより高いヘテロ障壁が
得られ、リーク電流を低減すると共に信頼性を向上する
ことができる。
おいては、Ｉｎ0.72Ａｌ0.28Ｐからなる第１障壁層４ａ
および第２障壁層４ｂでＩｎ0.53Ｇａ0.47Ａｓ井戸層５
を挟んだ二重障壁構造を備えているため、従来のＩｎ
0.52Ａｌ0.48Ａｓ障壁層を用いたヘテロ接合半導体装置
に比べて、より低いＡｌ組成比でより高いヘテロ障壁が
得られ、リーク電流を低減すると共に信頼性を向上する
ことができる。
【００３７】本実施形態１のヘテロ接合半導体装置にお
ける電流−電圧特性は、室温で負性抵抗特性を示した。
そのピーク電流とバレイ電流の比は最大１１．２であ
り、従来のＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合を用
いた共鳴トンネリング素子に比べて、ピーク電流とバレ
イ電流の比をおよそ二倍にすることができた。また、本
実施形態１のヘテロ接合半導体装置においては、第１お
よび第２障壁層中やヘテロ接合界面に観測される深い準
位が少なく、高速変調特性を改善することができた。
ける電流−電圧特性は、室温で負性抵抗特性を示した。
そのピーク電流とバレイ電流の比は最大１１．２であ
り、従来のＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合を用
いた共鳴トンネリング素子に比べて、ピーク電流とバレ
イ電流の比をおよそ二倍にすることができた。また、本
実施形態１のヘテロ接合半導体装置においては、第１お
よび第２障壁層中やヘテロ接合界面に観測される深い準
位が少なく、高速変調特性を改善することができた。
【００３８】（実施形態２）図２は、実施形態２のヘテ
ロ接合半導体装置の構造を示す断面図である。このヘテ
ロ接合半導体装置は、ｎ+−ＩｎＰ基板１上に、膜厚１
０００ｎｍのｎ+型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層
２、膜厚１００ｎｍのｕｎ−Ｉｎ0.52Ａｌ0.24Ｇａ0.24
Ａｓコレクタ障壁層９および膜厚５０ｎｍのｎ−Ｉｎ
0.53Ｇａ0.47Ａｓベース層１０からなる半導体デバイス
主構造部を備えている。その上のスペーサ３ａからエミ
ッタ層６までは上記実施形態１と同様の構成である。コ
レクタ障壁層９およびベース層１０はコレクタ層２の両
端部が露出するように形成されており、そのコレクタ層
２の露出部上にＡｕＧａ／Ｎｉ／Ａｕからなるコレクタ
電極７が設けられている。また、スペーサ層３ａ、３
ｂ、第１障壁層４ａ、第２障壁層４ｂ、井戸層５および
エミッタ層６はベース層１０の両端部が露出するように
形成されており、そのベース層１０の露出部上にＡｕＧ
ａ／Ｎｉ／Ａｕからなるベース電極１１が設けられてい
る。さらに、最上層であるエミッタ層６の上にはＡｕＧ
ａ／Ｎｉ／Ａｕからなるエミッタ電極８が設けられてい
る。
ロ接合半導体装置の構造を示す断面図である。このヘテ
ロ接合半導体装置は、ｎ+−ＩｎＰ基板１上に、膜厚１
０００ｎｍのｎ+型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層
２、膜厚１００ｎｍのｕｎ−Ｉｎ0.52Ａｌ0.24Ｇａ0.24
Ａｓコレクタ障壁層９および膜厚５０ｎｍのｎ−Ｉｎ
0.53Ｇａ0.47Ａｓベース層１０からなる半導体デバイス
主構造部を備えている。その上のスペーサ３ａからエミ
ッタ層６までは上記実施形態１と同様の構成である。コ
レクタ障壁層９およびベース層１０はコレクタ層２の両
端部が露出するように形成されており、そのコレクタ層
２の露出部上にＡｕＧａ／Ｎｉ／Ａｕからなるコレクタ
電極７が設けられている。また、スペーサ層３ａ、３
ｂ、第１障壁層４ａ、第２障壁層４ｂ、井戸層５および
エミッタ層６はベース層１０の両端部が露出するように
形成されており、そのベース層１０の露出部上にＡｕＧ
ａ／Ｎｉ／Ａｕからなるベース電極１１が設けられてい
る。さらに、最上層であるエミッタ層６の上にはＡｕＧ
ａ／Ｎｉ／Ａｕからなるエミッタ電極８が設けられてい
る。
【００３９】本実施形態２のヘテロ接合半導体装置にお
いても、実施形態１のヘテロ接合半導体装置と同様に、
電流−電圧特性が室温で負性抵抗特性を示し、そのピー
ク電流とバレイ電流の比を高くすることができた。ま
た、第１および第２障壁層中やヘテロ接合界面に観測さ
れる深い準位が少なく、高速変調特性を改善することが
できた。
いても、実施形態１のヘテロ接合半導体装置と同様に、
電流−電圧特性が室温で負性抵抗特性を示し、そのピー
ク電流とバレイ電流の比を高くすることができた。ま
た、第１および第２障壁層中やヘテロ接合界面に観測さ
れる深い準位が少なく、高速変調特性を改善することが
できた。
【００４０】上記実施形態においてはｙ＝０．２８の場
合について説明したが、本発明者らがｙの値を除々に変
化させて特性を検討したところ、０．２３≦ｙ≦０．４
５の範囲であれば、従来のヘテロ接合半導体装置に比べ
てリーク電流および位相遅れを共に低減することができ
た。
合について説明したが、本発明者らがｙの値を除々に変
化させて特性を検討したところ、０．２３≦ｙ≦０．４
５の範囲であれば、従来のヘテロ接合半導体装置に比べ
てリーク電流および位相遅れを共に低減することができ
た。
【００４１】また、上記実施形態においては、ＩｎxＡ
ｌyＧａ1-x-yＰ第１障壁層および第２障壁層中のＩｎ組
成比ｘを０．７２、Ａｌ組成比ｙを０．２８、二重障壁
構造の厚みを１１ｎｍとしたが、他の値に設定してもよ
い。例えば、Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇ
ｒｏｗｔｈ、１９７４年、第２７巻、１１８−１２５頁
に開示されている方法によれば、ＩｎxＡｌyＰ（ｘ＋ｙ
＝１）の臨界膜厚ｔｃについて、Ｉｎ組成比ｘに対する
依存性を計算することができる。一方、本発明者らの実
験によれば、二重障壁構造の厚みがこの臨界膜厚の３倍
の値である３ｔｃ以下であれば、格子不整合による素子
特性の劣化は生じない。図８にＩｎxＡｌyＰの臨界膜厚
ｔｃとＡｌ組成比ｙとの関係を点線で示し、同時に３ｔ
ｃとＡｌ組成比ｙとの関係を実線で示す。本発明におい
て、二重障壁構造の厚みが上記文献に示されている方法
で決定される臨界膜厚ｔｃの３倍（３ｔｃ）以下を満た
すものであれば、ＩｎxＡｌyＧａ1-x-yＰ障壁層のＩｎ
組成比ｘ、Ａｌ組成比ｙおよび二重障壁構造の厚みはど
のような値の組み合わせでもよい。但し、実用的な値と
しては０．５≦ｘ≦ｌ、０≦ｙ≦０．５である。また、
上記実施形態ではＩｎxＡｌyＰについて説明したが、組
成比ｘ＋ｙ＝１に限られず、ｘ＋ｙ＜１としてＧａを含
む障壁層を用いても良い。
ｌyＧａ1-x-yＰ第１障壁層および第２障壁層中のＩｎ組
成比ｘを０．７２、Ａｌ組成比ｙを０．２８、二重障壁
構造の厚みを１１ｎｍとしたが、他の値に設定してもよ
い。例えば、Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇ
ｒｏｗｔｈ、１９７４年、第２７巻、１１８−１２５頁
に開示されている方法によれば、ＩｎxＡｌyＰ（ｘ＋ｙ
＝１）の臨界膜厚ｔｃについて、Ｉｎ組成比ｘに対する
依存性を計算することができる。一方、本発明者らの実
験によれば、二重障壁構造の厚みがこの臨界膜厚の３倍
の値である３ｔｃ以下であれば、格子不整合による素子
特性の劣化は生じない。図８にＩｎxＡｌyＰの臨界膜厚
ｔｃとＡｌ組成比ｙとの関係を点線で示し、同時に３ｔ
ｃとＡｌ組成比ｙとの関係を実線で示す。本発明におい
て、二重障壁構造の厚みが上記文献に示されている方法
で決定される臨界膜厚ｔｃの３倍（３ｔｃ）以下を満た
すものであれば、ＩｎxＡｌyＧａ1-x-yＰ障壁層のＩｎ
組成比ｘ、Ａｌ組成比ｙおよび二重障壁構造の厚みはど
のような値の組み合わせでもよい。但し、実用的な値と
しては０．５≦ｘ≦ｌ、０≦ｙ≦０．５である。また、
上記実施形態ではＩｎxＡｌyＰについて説明したが、組
成比ｘ＋ｙ＝１に限られず、ｘ＋ｙ＜１としてＧａを含
む障壁層を用いても良い。
【００４２】また、障壁層と組み合わせるＩｎuＧａ1-u
Ａｓ層のＩｎ組成比ｕの組成比および膜厚も上述したも
のに限られないが、実用的な値としては０．５≦ｕ≦１
である。
Ａｓ層のＩｎ組成比ｕの組成比および膜厚も上述したも
のに限られないが、実用的な値としては０．５≦ｕ≦１
である。
【００４３】さらに、上記実施形態においては、ｎ型Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層を用いたが、ｐ型ベース層
を用いてもよい。コレクタ層、ベース層、エミッタ層お
よびコレクタ障壁層の組成比および膜厚も上述したもの
に限られない。
ｎ0.53Ｇａ0.47Ａｓベース層を用いたが、ｐ型ベース層
を用いてもよい。コレクタ層、ベース層、エミッタ層お
よびコレクタ障壁層の組成比および膜厚も上述したもの
に限られない。
【００４４】
【発明の効果】以上の説明から昭かなように、本発明に
よれば、ＩｎxＡｌyＧａ1-x-yＰ／ＩｎuＧａ1-uＡｓ
（但し、０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦
１、０．５≦ｕ≦１）へテロ接合を用いることにより、
従来のＩｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.53Ｇａ0.47Ａｓヘ
テロ接合を用いたヘテロ接合半導体装置に比べてより大
きい伝導帯端不連続度△Ｅｃが得られ、ヘテロ接合界面
におけるリーク電流を低減することができる。このた
め、従来のＩｎＡｌＡｓ／ＩｎＧａＡｓへテロ接合を用
いた共鳴トンネリング素子に比べて、ピーク電流とバレ
イ電流の比をおよそ二倍にすることができる。また、よ
り低いＡｌ組成比でより大きい伝導端不連続度ΔＥｃが
得られるので、障壁層中やヘテロ接合界面に観測される
深い準位を減らすことができ、装置の高速変調特性を改
善することができる。
よれば、ＩｎxＡｌyＧａ1-x-yＰ／ＩｎuＧａ1-uＡｓ
（但し、０．５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦
１、０．５≦ｕ≦１）へテロ接合を用いることにより、
従来のＩｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.53Ｇａ0.47Ａｓヘ
テロ接合を用いたヘテロ接合半導体装置に比べてより大
きい伝導帯端不連続度△Ｅｃが得られ、ヘテロ接合界面
におけるリーク電流を低減することができる。このた
め、従来のＩｎＡｌＡｓ／ＩｎＧａＡｓへテロ接合を用
いた共鳴トンネリング素子に比べて、ピーク電流とバレ
イ電流の比をおよそ二倍にすることができる。また、よ
り低いＡｌ組成比でより大きい伝導端不連続度ΔＥｃが
得られるので、障壁層中やヘテロ接合界面に観測される
深い準位を減らすことができ、装置の高速変調特性を改
善することができる。
【図１】実施形態１のへテロ接合半導体装置を示す断面
図である。
図である。
【図２】実施形態２のへテロ接合半導体装置を示す断面
図である。
図である。
【図３】ＩｎＡｌＰ／ＩｎＧａＡｓヘテロ接合の伝導帯
端不連続度ΔＥｃを測定するための素子を示す断面図で
ある。
端不連続度ΔＥｃを測定するための素子を示す断面図で
ある。
【図４】ＩｎＡｌＰ／ＩｎＧａＡｓショットキー接合に
おいて、空乏層厚がゼロになる時のエネルギーバンド構
造を示す図である。
おいて、空乏層厚がゼロになる時のエネルギーバンド構
造を示す図である。
【図５】ＩｎＡｌＰ／ＩｎＧａＡｓショットキー接合に
ついて、電流−温度（Ｉ−Ｔ）特性を示すグラフであ
る。
ついて、電流−温度（Ｉ−Ｔ）特性を示すグラフであ
る。
【図６】ＩｎＡｌＰ／ＩｎＧａＡｓショットキー接合の
容量−電圧（Ｃ−Ｖ）特性を示すグラフである。
容量−電圧（Ｃ−Ｖ）特性を示すグラフである。
【図７】ＩｎxＡｌyＰ／Ｉｎ0.53Ｇａ0.47Ａsヘテロ接
合における伝導帯端不連続度のＡｌ組成比ｙに対する依
存性を示すグラフである
合における伝導帯端不連続度のＡｌ組成比ｙに対する依
存性を示すグラフである
【図８】ＩｎxＡｌyＰ臨界膜厚ｔｃのＡｌ組成比ｙに対
する依存性をグラフで示す図である
する依存性をグラフで示す図である
【図９】（ａ）は二重障壁構造におけるエネルギーバン
ド構造を示す図であり、（ｂ）はその微分負性抵抗特性
を示すグラフである。
ド構造を示す図であり、（ｂ）はその微分負性抵抗特性
を示すグラフである。
【図１０】従来の共鳴トンネリング素子の構造を示す断
面図である。
面図である。
１ ｎ+−ＩｎＰ基板 ２ ｎ+−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層 ３ａ、３ｂ ｕｎ−Ｉｎ0.53Ｇａ0.47Ａｓスペーサ層 ４ａ ｕｎ−Ｉｎ0.72Ａｌ0.28Ｐ第１障壁層 ４ｂ ｕｎ−Ｉｎ0.72Ａｌ0.28Ｐ第２障壁層 ５ ｕｎ−Ｉｎ0.53Ｇａ0.47Ａｓ井戸層 ６ ｎ+−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層 ７ コレクタ電極 ８ エミッタ電極 ９ ｕｎ−Ｉｎ0.52Ａｌ0.24Ｇａ0.24Ａｓコレクタ障壁
層 １０ ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層 １１ ベース電極 １２ ｎ−ＩｎＰバーファ層 １３ ｎ−Ｉｎ0.53Ｇａ0.47Ａｓ動作層 １４ ｕｎ−Ｉｎ0.72Ａｌ0.28Ｐショットキー層 １５ オーミック電極 １６ ショットキー電極 １７ａ、１７ｂ ｕｎ-Ｉｎ0.52Ａｌ0.48Ａｓ障壁層 Ｅ１、Ｅ２ 量子準位 ＥF フェルミレベル Ｅｃ 伝導帯下端エネルギーレベル △Ｅｃ 伝導帯端不連続度 Ｖｉ ショットキー空乏層厚がゼロの場合のバイアス電
圧 Φｂ ショットキー障壁
層 １０ ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層 １１ ベース電極 １２ ｎ−ＩｎＰバーファ層 １３ ｎ−Ｉｎ0.53Ｇａ0.47Ａｓ動作層 １４ ｕｎ−Ｉｎ0.72Ａｌ0.28Ｐショットキー層 １５ オーミック電極 １６ ショットキー電極 １７ａ、１７ｂ ｕｎ-Ｉｎ0.52Ａｌ0.48Ａｓ障壁層 Ｅ１、Ｅ２ 量子準位 ＥF フェルミレベル Ｅｃ 伝導帯下端エネルギーレベル △Ｅｃ 伝導帯端不連続度 Ｖｉ ショットキー空乏層厚がゼロの場合のバイアス電
圧 Φｂ ショットキー障壁
Claims (5)
- 【請求項１】 ＩｎＰ基板上に、または、該ＩｎＰ基板
上に積層形成された半導体デバイス主構造部上に、アン
ドープＩｎxＡｌyＧａ1-x-yＰ障壁層（但し、０．５≦
ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）と、ＩｎuＧａ
1-uＡｓ（但し、０．５≦ｕ≦１）層とが積層形成され
たヘテロ接合を備えたヘテロ接合半導体装置。 - 【請求項２】 前記アンドープＩｎxＡｌyＧａ1-x-yＰ
障壁層の組成比ｘおよびｙは、０．５５≦ｘ≦０．７７
および０．２３≦ｙ≦０．４５の範囲を満たす請求項１
に記載のヘテロ接合半導体装置。 - 【請求項３】 ＩｎＰ基板上に、または、該ＩｎＰ基板
上に積層形成された半導体デバイス主構造部上に、アン
ドープＩｎxＡｌyＧａ1-x-yＰ第１障壁層（但し、０．
５≦ｘ≦１、０≦ｙ≦０．５、ｘ＋ｙ≦１）と、アンド
ープＩｎuＧａ1-uＡｓ（但し、０．５≦ｕ≦１）井戸層
と、該第１障壁層と組成比ｘおよびｙが同一であるアン
ドープＩｎxＡｌyＧａ1-x-yＰ第２障壁層とが積層形成
された二重障壁構造を備え、該井戸層に量子準位を形成
すると共に、該二重障壁構造の厚みを電子のトンネリン
グが生ずる程度に薄くしてあるへテロ接合半導体装置。 - 【請求項４】 前記アンドープＩｎxＡｌyＧａ1-x-yＰ
第１障壁層および前記アンドープＩｎxＡｌyＧａ1-x-y
Ｐ第２障壁層の組成比ｘおよびｙは、０．５５≦ｘ≦
０．７７および０．２３≦ｙ≦０．４５の範囲を満たす
請求項３に記載のヘテロ接合半導体装置。 - 【請求項５】 前記半導体デバイス主構造部がコレクタ
層を備え、該二重障壁構造の該コレクタ層と反対側にエ
ミッタ層が形成されている請求項３または４に記載のヘ
テロ接合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23704596A JPH1084121A (ja) | 1996-09-06 | 1996-09-06 | ヘテロ接合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23704596A JPH1084121A (ja) | 1996-09-06 | 1996-09-06 | ヘテロ接合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084121A true JPH1084121A (ja) | 1998-03-31 |
Family
ID=17009596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23704596A Withdrawn JPH1084121A (ja) | 1996-09-06 | 1996-09-06 | ヘテロ接合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084121A (ja) |
-
1996
- 1996-09-06 JP JP23704596A patent/JPH1084121A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |