JPH1079198A - 多レベルメモリセルを有するページモードメモリ装置 - Google Patents

多レベルメモリセルを有するページモードメモリ装置

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JPH1079198A
JPH1079198A JP14388097A JP14388097A JPH1079198A JP H1079198 A JPH1079198 A JP H1079198A JP 14388097 A JP14388097 A JP 14388097A JP 14388097 A JP14388097 A JP 14388097A JP H1079198 A JPH1079198 A JP H1079198A
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page
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JP14388097A
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Cristiano Calligaro
カリガロ クリスチァノ
Roberto Gastaldi
ガスタルディ ロベルト
Alessandro Manstretta
マンストレッタ アレッサンドロ
Paolo Cappelletti
カッペレッティ パオロ
Guido Torelli
トレーリ ギド
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Abstract

(57)【要約】 【課題】 慣習的な非ページメモリ装置に対して低減さ
れたチップ面積と電力消費とを許容する新しいページモ
ードメモリ装置アーキテクチャを提供する。 【解決手段】 ページモード半導体メモリ装置が、行と
列とに配設されたメモリセルのマトリックスであって各
行がメモリ装置のメモリページを形成し且つ少なくとも
１群のメモリセルを具えたマトリックスと、そのマトリ
ックスの行を選択するためのメモリページ選択手段と、
各感知回路がそのマトリックスのそれぞれの列と関連す
る複数の感知回路とを具えている。メモリセルはｂ個の
情報ビットを記憶するためにｃ＝２b （ｂ＞１）個の複
数のプログラム状態でプログラムされ得る多レベルメモ
リセルであり、且つ感知回路は数ｂの連続する近似ステ
ップで、メモリセル内に記憶されるｂ個の情報ビットを
決定できる直列二値感知回路でり、各ステップにおいて
前記のｂ個の情報ビットのうちの１個が決定され、行の
前記の少なくとも１群のメモリセルがｂ個のメモリペー
ジのメモリワードを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多レベルメモリセル
を有するページモードメモリ装置に関するものである。
【０００２】複数のいわゆる「メモリページ」内に編成
された半導体メモリ装置は既知である。図１は慣習的な
ページモードメモリ装置の構造を図式的に示しており、
メモリセルMC、例えばEPROM 又はフラッシュEPROM メモ
リセルが、メモリマトリックス１の行Ｒ及び列Ｃ内に配
設されている。各メモリセルは、例えばそれぞれの列Ｃ
へ接続されたドレイン電極、大地へ接続されたソース電
極、及びそれぞれの行Ｒへ接続された制御ゲート電極を
有する、浮動ゲートMOS トランジスタである。このメモ
リマトリックス１の各行Ｒはこのメモリ装置のメモリペ
ージ MP1〜MPnを形成し、且つ各メモリワード当たりの
ビットの数（ワードサイズ）により乗算された各メモリ
ページのメモリワード MW1〜MWm の数と等しい多数のメ
モリセルMCを含んでおり、例えば、ワード当たり16ビッ
トの16メモリワードのページ内に編成されたメモリ装置
の場合には、そのメモリマトリックス１の各行Ｒは16×
16＝256 個のメモリセルを含んでいる。メモリページ
は、そのメモリマトリックス１の対応する行Ｒが選択さ
れた場合に選択される。
【０００３】ラインデコーダ回路２は、ラインアドレス
信号の形態をデコードするため、及び従ってそのメモリ
マトリックス１のメモリセルの行Ｒのうちの一つを選択
するために、ラインアドレス信号LADDを供給される。
【０００４】各々の感知回路がメモリマトリックス１の
それぞれの列Ｃに関連する、複数の感知回路３も設けら
れる。設けられるべき感知回路３の数は、ワードサイズ
により乗算された、メモリページ当たりのメモリワード
の数と厳密に等しく、上述の例においては、256 個の感
知回路３が設けられねばならない。
【０００５】複数のメモリレジスタ MR1〜MRm も選択さ
れたメモリページ MP1〜MPn の全部のメモリワード MW1
〜MWm を記憶するために設けられている。各メモリレジ
スタMR1〜MRm はメモリワードのサイズと同じサイズを
有している（先の例においては、各メモリレジスタは16
ビットを記憶できなくてはならない）。その複数のメモ
リレジスタ MR1〜MRm がいわゆる「ラインバッファ」を
形成する。
【０００６】ワードアドレス信号WADDを供給される、ワ
ードデコーダ回路５は、選択されたメモリページ MP1〜
MPn の複数のメモリワード MW1〜MWm のうちの１個のメ
モリワードを選択すること、及びそのメモリ装置の出力
バッファ回路６へその選択されたメモリワードを供給す
ることを許容する。
【０００７】１個又は複数個のラインアドレス信号LADD
が変わった場合にページモードメモリ装置の読取動作が
開始し、ラインデコーダ回路２がラインアドレス信号LA
DDの電流形態をデコードし、且つ新しい形態に従ってそ
のメモリマトリックス１のメモリセルの行Ｒのうちの１
個を選択する。感知回路３が選択された行Ｒに属するメ
モリセルMCの電流を読み取って、且つその読取データが
メモリレジスタ MR1〜MRm 内に記憶され、この方法で、
選択されたメモリページの全部のメモリワードが同時に
読み取られ、且つ読取データがラインバッファ内に記憶
され、選択されたメモリページの情報内容はラインバッ
ファのメモリレジスタ MR1〜MRm 内に装荷される。ワー
ドデコーダ回路５が、ワードアドレス信号WADDの形態に
従って、選択されたメモリページの複数のメモリワード
のうちの１個を選択し、且つ出力バッファ回路６へその
選択されたメモリワードの内容を伝達する。
【０００８】この動作はラインアドレス信号LADDが変化
した場合にのみ行われ、且つ慣習的な、非ページメモリ
装置における慣習的な読取動作と等しい時間を要する。
しかしながらメモリページの全部のメモリワードが同時
に読み取られ、且つ読取データがラインバッファ内に記
憶されるので、同じメモリページのメモリワードの各連
続する読み取りはもっと非常に速く、読取アクセス時間
の約三分の一である。実際には、この場合にメモリマト
リックス１のメモリセルMCを再び読み取ることは必要な
く、ワードアドレス信号WADDの形態を変更することによ
って、複数のメモリレジスタ MR1〜MRm のうちのもう一
つのメモリレジスタを選択するのに充分である。ライン
アドレス信号LADDのうちの１個の変更がラインバッファ
内に装荷されるべき新しいメモリページを代わりとして
生じる。メモリページ当たりのメモリワードの数が大き
いほど、そのメモリ装置への二つの連続的なアクセスが
同じメモリページを「ヒットする」可能性が高くなる。
【０００９】この種類のメモリ装置は低読取時間を必要
とする高速応用に特に適している。しかしながら、設け
られねばならない多数の感知回路によって、それらは相
当大きいチップ面積を占有する（すでに述べたように、
16ビットのワードサイズを有するワードページモードメ
モリ装置においては、同じワードサイズを有する非ペー
ジメモリ装置に必要な16個の代わりに、256 個の感知回
路が設けられねばならない）。すでに述べたように、感
知回路の数はワードサイズに、及びメモリページ当たり
のメモリワードの数に直接依存する。また、この種類の
メモリ装置は、全部の感知回路が同時に動作するので、
相当大きい電力消費を示す。
【００１０】
【発明が解決しようとする課題】前述した技術の状態の
範囲において、所定のメモリワードサイズとメモリペー
ジ当たりのメモリワードの数とにより、慣習的な非ペー
ジメモリ装置に対して低減されたチップ面積と電力消費
とを許容する新しいページモードメモリ装置アーキテク
チャを提供することが、本発明の目的である。
【００１１】
【課題を解決するための手段】本発明によると、そのよ
うな目的は、行と列とに配設されたメモリセルのマトリ
ックスであって、各行がそのメモリ装置のメモリページ
を形成し且つ少なくとも１群のメモリセルを具えている
メモリセルのマトリックスと、そのマトリックスの行を
選択するためのメモリページ選択手段と、各々の感知回
路がそのマトリックスのそれぞれの列に関連する複数の
感知回路とを具えているページモード半導体メモリ装置
であって、前記のメモリセルがｂ個の情報ビットを記憶
するためにｃ＝２b （ｂ＞１）個の複数のプログラム状
態にプログラムされ得る多レベルメモリセルであるこ
と、及び前記感知回路が、ｂ個の連続的な近似ステップ
において、メモリセル内に記憶されたｂ個の情報ビット
を決定することができ、各ステップにおいて前記のｂ個
の情報ビットのうちの１個が決定され、行の前記少なく
とも１群のメモリセルがメモリページのｂ個のメモリワ
ードを形成する直列二値感知回路であることを特徴とす
るページモード半導体メモリ装置によって達成される。
【００１２】直列二値方法によって、他レベルメモリセ
ル（すなわち、複数のプログラム状態にプログラムされ
得て且つ情報の１個より多いビットを記憶するメモリセ
ル）を感知するための直列二値感知回路は、双方共同じ
出願人の名前による、出願中の欧州特許出願第9583002
3.8号及び第95830110.3号に開示されている。これらの
回路は２レベルメモリセルを読み取るための慣習的な感
知回路の面積とほぼ等しい面積を占有し、且つ類似の電
力消費を有する。
【００１３】本発明のおかげで、感知回路の数を増大す
ることなく、メモリページ当たりのメモリワードの数を
増大することが可能である。これがこのメモリ装置のチ
ップ面積と電力消費とを大幅に増大することなく、メモ
リ容量を増大することを可能にする。
【００１４】
【発明の実施の形態】本発明のこれらの、及びその他の
特徴を、添付の図面における制限しない例として記載さ
れた、二つの特定の実施例の以下の詳細な記載により一
層明らかにしよう。
【００１５】図１は慣習的なページモードメモリ装置を
図式的に示しており、且つすでに説明された。
【００１６】図２は本発明の第１実施例によるページモ
ードメモリ装置の主回路ブロックを図式的に示してい
る。
【００１７】慣習的なページモードメモリ装置における
ように、メモリセルMC′のメモリマトリックス１が設け
られて、そのメモリセルMC′は行Ｒと列Ｃとに配設され
ている。このメモリセルMC′は例えばEPROM 又はフラッ
シュEEPROM装置に慣習的に用いられる種類の浮動ゲート
MOS トランジスタである。
【００１８】ラインデコーダ２は、一度にメモリマトリ
ックスの一行Ｒを選択することを許容するラインアドレ
ス信号LADDを供給される。各行Ｒがそのメモリ装置のメ
モリページ MP1〜MPn を形成する。
【００１９】メモリマトリックス１の各列Ｃに対して、
選択された行Ｒに属するメモリセルMC′の情報内容を読
み取るために各自の感知回路３′と関連している。
【００２０】本発明のこの実施例においては、各メモリ
セルMC′が４レベルメモリセル、すなわち４個の異なる
プログラム状態を呈することができるメモリセルである
ことが単純化のために仮定され、すなわち慣習的な２レ
ベルメモリセルと相違して、４レベルメモリセルは単一
情報ビットの代わりに、２ビットの情報を記憶すること
ができる。しかしながら、これは本発明の制限として考
えられるべきではなくて、後者はｂビットの情報を記憶
することができる多レベルメモリセルの使用をもっと一
般的に準備する。
【００２１】２レベルメモリセルを読み取るために用い
られる、慣習的な感知回路と相違して、この感知回路
３′はメモリセルの４個の異なるプログラム状態を弁別
できなくてはならない。
【００２２】各感知回路３′は、読み取られるべきメモ
リセルMC′内に記憶された２ビットの情報に対応する、
２個の各自の出力信号O1及びO2を有している。所定の感
知回路３′の２個の出力信号のうちの最初の信号O1は、
メモリレジスタMR11〜MR1mの各自のメモリユニットに供
給し、且つこの感知回路３′の他方の出力信号O2はもう
一つのメモリレジスタMR21〜MR2mの各自のメモリユニッ
トに供給する。各メモリレジスタMR11〜MR1m及びMR21〜
MR2mは、このメモリ装置のメモリワードのサイズと等し
いサイズを有している。ワードアドレス信号WADDを供給
されるワードデコーダ５が、メモリページのうちの１個
のメモリワードを選択すること、及び出力バッファ回路
６へ選択されたワードを供給することを許容する。
【００２３】４レベルメモリセルMC′を用いる、本発明
のこの第１実施例によるページモードメモリ装置におい
ては、メモリページ MP1〜MPn 当たりのメモリワード M
W1〜MW2mの数は、チップ面積と電力消費との大幅な低減
により、同じ数のメモリセルと同じ数の感知回路とを有
する慣習的なページモードメモリ装置に対して二倍であ
ることがわかる。慣習的な２レベルメモリセルの代わり
に４レベルメモリセルの使用、及び４レベルメモリセル
の４個の異なるプログラム状態を弁別できる感知回路
３′の使用によりこれが可能にされる。
【００２４】好都合に、感知回路３′は、双方とも同じ
出願人の名前で出願中の欧州特許出願第95830023.8内、
又は出願中の欧州特許出願第95830110.3内に記載されて
いる種類のものであり、それの内容はここに参考文献と
して含まれる。
【００２５】この感知回路３′は、前記の２個の特許出
願のうちの最初の出願にも記載されている直列二値感知
方法（serial-dichotomic sensing method）によって動
作する。
【００２６】セル電流値の離散集合に対応するｃ＝２b
個の複数のプログラム状態においてプログラムされ得る
多レベルメモリセルの感知に応用される、前記の直列二
値感知方法は、メモリセル自身の特定のプログラム状態
と無関係にｂ個のステップの後に、メモリセル内に記憶
されたディジタルコードを得ることを許容する直列感知
方法である。第１ステップにおいて、セル電流がセル電
流値の前記の集合の最小値と最大値との間に具えられる
値を有する第１基準電流と比較され、かくしてセル電流
値の２個の部分集合のどちらにセル電流が属するかを決
定するために、２個の部分集合にセル電流値の前記の集
合を分割する。第２ステップにおいて、セル電流が前記
の部分集合の最小値と最大値との間に具えられる値を有
する第２基準電流と比較され、かくして、更に別の部分
集合のどちらにセル電流が属するかを決定するために、
セル電流値の前記の部分集合を２個の更に別の部分集合
に分割し、以下２個のメモリセル電流のみが残される最
後のステップまで同様である。
【００２７】図３はその感知回路３′の構造を図式的に
示している。この回路は実質的に、可変基準電流IRを発
生するためのディジタル駆動可変基準電流発生器Ｇ、前
記の可変基準電流発生器Ｇにより発生された基準電流を
読み取られるべきメモリセルMC′（それは制御ゲート電
圧VGによりバイアスされる）により押さえられる電流IC
と比較するための電流比較器７、及び電流比較器７の出
力CMP を供給される逐次近似レジスタ８を具えている。
この逐次近似レジスタ８は更にプリセット信号PRとタイ
ミング信号CKとを供給され、且つ感知回路の２個の出力
信号O1, O2と、可変基準電流発生器Ｇ用のディジタル制
御信号Q0, Q1とを発生する。
【００２８】図４は可変基準電流発生器Ｇの構造を図式
的に示しており、その発生器は３個の異なる基準電流発
生器IR0, IR1及びIoffを具えている。Ioffは一定電流を
発生し、且つ電流比較器７の非反転入力端子へ永久に接
続されているオフセット電流発生器である。IR0 及びIR
1 は制御信号Q0及びQ1により選択的に付勢される各自の
スイッチSW0, SW1によって電流比較器７の非反転入力端
子へ選択的に代わりに接続され得る。
【００２９】図５は逐次近似レジスタ８の回路図であ
る。この回路は２個の遅延型フリップフロップFF0, FF1
を具え、各々のフリップフロップがクロック入力端子CK
及びプリセット入力端子PRを有している。フリップフロ
ップFF0, FF1のクロック入力端子CK及びプリセット入力
端子PRがタイミング信号CKへ及びプリセット信号PRへ共
通に接続されている（もっと正確には、FF0 の入力端子
PRにおける論理反転ドットにより示されたように、FF0
はPRの論理補数を受け取る) 。各フリップフロップFF0,
FF1はデータ入力端子D0, D1、「真」データ出力端子Q
0, Q1、及びそれぞれQ0, Q1の論理補数である「論理相
補」データ出力端子Q0N, Q1Nを有している。既知のよう
に、遅延型フリップフロップにおいては、クロックパル
スの後の真のデータ出力端子は前記のクロックパルスの
間はデータ入力端子の論理値を取る。フリップフロップ
FF0 のデータ入力端子D0はFF0 自身の相補データ出力Q0
N を供給される。フリップフロップFF1 のデータ入力端
子D1は、入力が電流比較器７の出力信号CMP とフリップ
フロップFF0 の相補データ出力Q0N とである NORゲート
９の出力を供給される。一旦補足された電流比較器７の
出力信号CMP は感知回路３′の出力信号O1であり、且つ
感知されるべきメモリセルMC′内に記憶された２ビット
コードの最下位ビットを形成し、フリップフロップFF1
の真のデータ出力Q1は感知回路３′の出力信号O2であ
り、且つ前記の２ビットコードの最上位ビットを形成す
る。
【００３０】フリップフロップFF0, FF1の真のデータ出
力Q0, Q1は、可変基準電流発生器ＧのスイッチSW0, SW1
用の制御信号であり、各自の制御信号Q0, Q1が論理
「１」である場合にはスイッチSW0, SW1が閉じ、さもな
ければスイッチSW0, SW1が開かれる。
【００３１】フリップフロップFF0, FF1の開始条件が、
Q0＝「１」及びQ1＝「０」、すなわち基準電流IR＝Ioff
＋IR0 に対応する条件であることを確かめるために、プ
リセット信号が回路出力増強に際して用いられる。
【００３２】感知回路３′の動作を図６〜８の図面を参
照して以下に説明しよう。
【００３３】図６は感知されるべき４レベルメモリセル
に対する電流値ICの分布を、縦座標軸に示している図面
である。メモリセルが制御ゲート電圧VGでバイアスされ
る場合に、４個の異なるプログラム状態がそのメモリセ
ルにより押さえられる電流ICの４個の異なる値 IC0〜IC
3 に対応する。
【００３４】図６はまた、基準電流IRにより取られ得る
３個の異なる値I0〜I2を決定トリーの分枝上に示してお
り、基準電流値I0〜I2がメモリセル電流ICの連続する値
の間の中間にあることは注意されねばならない。I0はIo
ffと等しく、I1はIoff＋IR0と等しく、且つI2はIoff＋I
R1 と等しい。
【００３５】直列二値感知方法の動作の第１例として、
読み取られるべきメモリセルのプログラム状態が、一旦
バイアスされて、電流IC＝IC2 （図７）に対応すること
が最初に想定される。
【００３６】前に述べたように、フリップフロップFF0,
FF1は、IR＝Ioff＋IR0 ＝I1に対応して、Q0＝「１」及
びQ1＝「０」のような条件でプリセットされる。感知処
理の最初のステップにおいて、タイミング信号CKの立ち
上がり縁において開始し、電流比較器７がセル電流ICを
基準電流I1と比較し、IC＝IC2 がI1よりも高いので、信
号 CMP＝「０」、且つタイミング信号CKの立ち下がり縁
上で真のデータ出力Q0及びQ1の論理状態がQ0＝「０」及
びQ1＝「１」へ変化する。これがスイッチSW0を開かせ
且つスイッチSW1 を閉じさせるので、感知処理の次のス
テップにおいてセル電流ICが基準電流IR＝Ioff＋IR1 ＝
I2と比較される。感知処理の最初のステップの終端にお
いて、感知回路３′の出力信号O2がすでに読み取られる
べきメモリセル内に記憶された２ビットコードの最上位
ビットの正しい値を与えている。ICは今やIRよりも低い
ので、信号CKの立ち上がり縁において信号 CMP＝「１」
であり、且つメモリセル内に記憶された２ビットコード
の最下位ビットに対応する感知回路の出力信号O1は
「０」と等しい。タイミング信号CKの次の立ち下がり縁
においてフリップフロップFF0, FF1が初期状態Q0＝
「１」、Q1＝「０」へ自動的にリセットされ、且つこの
感知回路がもう一つの感知処理を開始する用意ができて
いる。
【００３７】第２例として、読み取られるへきメモリセ
ルのプログラム状態が電流IC＝IC0（図８）に対応する
ことが想定される。
【００３８】再び、逐次近似レジスタ８の開始条件がQ0
＝「１」及びQ1＝「０」、すなわちスイッチSW0 閉、及
びスイッチSW1 開に対応し、基準電流IRがIoff＋IR1
に、すなわちI1に等しい。感知処理の最初のステップに
おいて、タイミング信号CKの立ち上がり縁において開始
し、電流比較器７がセル電流ICを基準電流I1と比較し、
IC＝IC0 がI1よりも低いので、信号 CMP＝「１」であ
り、且つタイミング信号CKの立ち下がり縁において真の
データ出力Q0及びQ1の論理状態がQ0＝「０」及びQ1＝
「０」へ変化する。これがスイッチSW0 を開かせるの
で、感知処理の次のステップにおいてセル電流ICが基準
電流IR＝Ioff＝I0と比較される。感知処理の最初のステ
ップの終端において感知回路３′の出力信号O2はすでに
読み取られるべきメモリセル内に記憶された２ビットコ
ードの最上位ビットの正しい値を与えていることは注意
されねばならない。ICは再びIRよりも低いので、信号CK
の立ち上がり縁において信号 CMP＝「０」であり、且つ
メモリセル内に記憶された２ビットコードの最下位ビッ
トに対応する感知回路の出力信号O1は「０」と等しい。
タイミング信号CKの次の立ち下がり縁においてフリップ
フロップFF0, FF1が初期状態Q0＝「１」、Q1＝「０」へ
自動的にプリセットされ、且つ感知回路がもう一つの感
知処理を開始する用意ができている。
【００３９】双方の場合において、読み取られるべきメ
モリセル内に記憶された２ビットコードの最上位ビット
O2は、感知処理の最初のステップの後に利用でき、一方
前記の２ビットコードの最下位ビットO1は感知処理の始
まりから (3/2)Ｔ後に利用でき、ここでＴはタイミング
信号CKの期間であり、すなわち感知処理の第２ステップ
の終端の前である。また、感知処理の第２ステップの終
端において、逐次近似レジスタ８が自動的に正しい初期
条件にプリセットする。
【００４０】図２を参照して、メモリマトリックス１の
行Ｒが選択された場合に、感知処理の第１ステップの後
にメモリレジスタMR21〜MR2mが選択されたメモリページ
の最初のｍ個のメモリワードを記憶し、且つ第２ステッ
プの後にもまたメモリレジスタMR11〜MR1mがそのメモリ
ページの残りのｍ個のメモリワードを記憶する。
【００４１】明らかに、メモリページの2m個のメモリワ
ードの内容を読み取るために必要な時間は、２レベルメ
モリセルを有する慣習的なページモードメモリ装置にお
けるｍ個のメモリワードを読み取るために必要な時間よ
りも長い。しかしながら、メモリワードの数の二倍が今
やラインバッファ内に記憶されるので、ラインバッファ
におけるメモリページの内容を装荷するために必要な一
層長い時間が、このメモリ装置への次のアクセスが同じ
メモリページに属するメモリワードを「ヒットする」一
層大きい可能性があると言う事実により補償される。ラ
インバッファにおけるメモリページを装荷するために必
要な一層長い時間がかくしてラインパルスへの高速アク
セスの一層高い可能性により補償される。
【００４２】図９は、ｃ＝２b 個の異なる状態にプログ
ラムされることができるメモリセルMC′の場合に対す
る、図２に示された構造の一般化であり、ここでｂはメ
モリセル（多レベルメモリセル）内に記憶され得る情報
ビットの数である。
【００４３】明らかに、感知回路３′はメモリセルのｃ
個の異なるプログラム状態を弁別できなければならず、
且つｂ個の出力信号O1〜Obを有している。出力信号O1は
第 1メモリレジスタMR11の各自のメモリユニットへ供給
し、出力信号O2はメモリレジスタMR21の各自のメモリユ
ニットへ供給し、以下同様に、出力信号Obはメモリレジ
スタMRb1の各自のメモリユニットへ供給する。
【００４４】この場合に、メモリページ当たりのメモリ
ワードの数は、チップ面積と電力消費との対応する増加
無しで、メモリ容量の大きい増加により、同数のメモリ
セルと同数の感知回路とを有する慣習的なページモード
メモリ装置のメモリワードの数のｂ倍であることを知る
ことができる。
【００４５】４レベルメモリセルに関係する前記の特定
の例におけるように、感知回路は好都合に直列二値感知
方法を実行するのに適した種類であり得る。感知回路
３′の構造は図３〜５に示された構造からの一般化によ
り容易に引き出され得る。ｃ＝２b 個の異なる状態にプ
ログラム状態を有するメモリセルの感知処理を完成する
ために必要なステップの数はｂと等しい。
【００４６】メモリセル内に記憶され得るビットの数ｂ
には制限は無いことは強調されねばならず、ページモー
ドアーキテクチャの使用のおかげで、メモリセル当たり
のビットの数が必ず２の累乗（メモリセル当たり２，
４，８，16, ……ビット）でなくてもよく、あらゆる整
数であり得る。
【００４７】最後に、メモリページのメモリワードへの
ランダムアクセスの可能性がメモリページのメモリワー
ドの規則的読取を断念された場合には、ラインバッファ
（メモリレジスタMR11〜MR1m, MR21〜MR2m）、及びメモ
リワード選択回路５が除外され得ることは注意されねば
ならない。メモリセルの各群 (MW1, MW2) 〜(MW2m-1,MW
2m) に対して、ビットの直列流を発生するための並列の
入力直列出力（PISO）メモリレジスタを設けることが必
要である。直列二値感知処理の各ステップにおいて、PI
SOレジスタが選択されたメモリページの新しいメモリワ
ードを装荷される。
【図面の簡単な説明】
【図１】従来技術によるページモードメモリ装置を図式
的に示している。
【図２】４レベルメモリセルを有する、本発明の第１実
施例によるページモードメモリ装置を図式的に示してい
る。
【図３】図２のメモリ装置の感知回路を図式的に示して
いる。
【図４】図３の感知回路の可変基準電流発生器を図式的
に示している。
【図５】図４の感知回路の逐次近似レジスタを示してい
る。
【図６】４レベルメモリセルにより押さえられる電流の
分布、及び図４の可変基準電流発生器により発生される
基準電流の分布を図式的に示している。
【図７】一つのプログラム状態における４レベルメモリ
セルを感知するための直列二値感知方法のステップを図
式的に示している。
【図８】図７と異なるプログラム状態における４レベル
メモリセルを感知するための直列二値感知方法のステッ
プを図式的に示している。
【図９】一般的な多レベルメモリセルを有する、本発明
の第２実施例によるページモードメモリ装置を図式的に
示している。
【符号の説明】
１ メモリマトリックス ２ ラインデコーダ ３，３′感知回路 ５ ワードデコーダ回路 ６ 出力パルス回路 ７ 電流比較器 ８ 逐次近似レジスタ ９ NORゲート Ｃ 列 CK タイミング信号及びクロック入力端子 CMP 電流比較器の出力を D0, D1 データ入力端子 FF0, FF1 遅延型フリップフロップ Ｇ ディジタル駆動可変基準電流発生器 I0〜I2 基準電流値 IC 電流 IC0〜IC3 異なる値の電流 Ioff オフセット電流発生器 IR 可変基準電流 IR0, IR1 基準電流発生器 LADD ラインアドレス信号 MC′メモリセル MP1〜MPn メモリページ MR1〜MRm, MR11〜MR1m, MR21〜MR2m，MRb1 メモリレ
ジスタ MW1〜MWm, MW2m-1, MW2m メモリワード O1，O2，Ob 出力信号 PR プリセット信号及びプリセット入力端子 Q0, Q1 ディジタル制御信号及び「真」データ出力端子 Q0N, Q1N 「論理相補」データ出力端子 Ｒ 行 SW0, SW1 スイッチ VG 制御ゲート電圧 WADD ワードアドレス信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト ガスタルディ イタリア国 ミラノ 20041 アグラーテ ブリアンツァ ヴィア ヴェルディ 38 (72)発明者 アレッサンドロ マンストレッタ イタリア国 パヴィア 27043 ブロニ ヴィア エセギティ 31 (72)発明者 パオロ カッペレッティ イタリア国 ミラノ 20030 セヴェソ チ ソ ガリバルディ 104 (72)発明者 ギド トレーリ イタリア国 パヴィア 27016 エッセ アレッシオ コン ヴィアローネ ヴィア カドルナ ４

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 行（Ｒ）と列（Ｃ）とに配設されたメモ
    リセル（MC′）のマトリックス（１）であって、各行
    （Ｒ）がそのメモリ装置のメモリページ（ MP1〜MPn ）
    を形成し且つ少なくとも１群 (MW1, MW2〜MW2m-1, MW2
    m) のメモリセル（MC′）を具えているメモリセルのマ
    トリックスと、前記マトリックス（１）の行（Ｒ）を選
    択するためのメモリページ選択手段（２）と、各々の感
    知回路が前記マトリックスのそれぞれの列（Ｃ）に関連
    する複数の感知回路（３′）とを具えているページモー
    ド半導体メモリ装置において、 前記のメモリセル（MC′）がｂ個の情報ビットを記憶す
    るためにｃ＝２b （ｂ＞１）個の複数のプログラム状態
    にプログラムされ得る多レベルメモリセルであること、
    及び前記感知回路（３′）が、ｂ個の連続的な近似ステ
    ップにおいて、メモリセル（MC′）内に記憶されたｂ個
    の情報ビットを決定することができ、各ステップにおい
    て前記のｂ個の情報ビットのうちの１個が決定され、行
    （Ｒ）の前記少なくとも１群 (MW1, MW2〜MW2m-1, MW2
    m) のメモリセル（MC′）がメモリページ(MP1〜MPn)の
    ｂ個のメモリワードを形成する直列二値感知回路である
    こと、を特徴とするページモード半導体メモリ装置。
  2. 【請求項２】 請求項１記載のページモード半導体メモ
    リ装置において、各行（Ｒ）が複数の前記の群 (MW1, M
    W2〜MW2m-1, MW2m) のメモリセル（MC′）を具え、各群
    がｂ個のメモリワードを形成することを特徴とするペー
    ジモード半導体メモリ装置。
  3. 【請求項３】 請求項２記載のページモード半導体メモ
    リ装置において、各メモリページ(MP1〜MPn)内に含まれ
    るメモリワード（MW1, MW2〜MW2m-1, MW2m)の数と等し
    い複数のメモリレジスタ（MR11〜MR1m, MR21〜MR2m; MR
    11〜MR1b）を具え、前記複数のメモリレジスタはｂ個の
    感知回路（３′）のそれぞれの群と関連するｂ個のメモ
    リレジスタの群に分割され、各感知回路（３′）は各々
    の出力信号がメモリレジスタの関連する群のそれぞれの
    メモリレジスタのそれぞれのメモリユニットへ供給する
    ｂ個の出力信号（O1, O2; O1〜Ob）を有し、各群のメモ
    リレジスタは選択された行（Ｒ）のそれぞれの群（MW1,
    MW2〜MW2m-1, MW2m）のメモリセル（MC′）内に記憶さ
    れたｂ個のメモリワードにより装荷されることを特徴と
    するページモード半導体メモリ装置。
  4. 【請求項４】 請求項３記載のページモード半導体メモ
    リ装置において、前記複数のメモリレジスタ（MR11〜MR
    1m, MR21〜MR2m; MR11〜MRb1）のうちの１個を選択する
    ためのメモリワード選択手段（５）を具えることを特徴
    とするページモード半導体メモリ装置。
  5. 【請求項５】 請求項１記載のページモード半導体メモ
    リ装置において、並列の入力直列出力メモリレジスタ
    が、各近似ステップにおいて、前記メモリページのｂ個
    のメモリワードのうちの１個を記憶するため、及び前記
    メモリワードのビットを直列に出力するために、前記の
    少なくとも１群（MW1, MW2〜MW2m-1, MW2m）に関連する
    ことを特徴とするページモード半導体メモリ装置。
  6. 【請求項６】 請求項１記載のページモード半導体メモ
    リ装置において、各感知回路（３′）が該感知回路に関
    連する列（Ｃ）と前記のメモリページ選択手段（２）に
    より選択された行（Ｒ）とに属するメモリセル（MC′）
    により押さえられるメモリセル電流（IC）の複数の値
    （ IC0〜IC3 ）に対して中間の値（I0〜I2）を取り得る
    基準電流（IR）を発生する可変基準電流発生器（Ｇ）
    と、前記メモリセル電流（IC）を基準電流（IR）と比較
    するための電流比較器（７）と、電流比較器（７）の出
    力信号 (CPM)を供給され且つ可変基準電流発生器（Ｇ）
    用の制御信号（Q0, Q1）を発生する逐次近似レジスタ
    （８）とを具えていることを特徴とするページモード半
    導体メモリ装置。
  7. 【請求項７】 請求項６記載のページモード半導体メモ
    リ装置において、前記可変基準電流発生器（Ｇ）が電流
    比較器（７）の基準入力端子へ永久に結合されたオフセ
    ット電流発生器（Ioff）と、逐次近似レジスタ（８）に
    より独立に付勢できるｂ−２個の複数の異なる電流発生
    器（IR0, IR1）とを具えていることを特徴とするページ
    モード半導体メモリ装置。
  8. 【請求項８】 請求項６記載のページモード半導体メモ
    リ装置において、前記逐次近似レジスタが可変基準電流
    発生器（Ｇ）にメモリセル電流（IC）の最低値 (IC0)と
    最高値 (IC3)との間の中間の値（I1）を有する基準電流
    （IR）を発生させ且つメモリセル電流（IC）の複数の値
    を二分する初期状態から出発して、各状態が先の状態と
    電流比較器（７）の出力信号 (CMP)とにより決定される
    状態の連続全体に発展させる順序回路（FF0, FF1, ９）
    を具え、該順序回路の各状態が前記可変基準電流発生器
    （Ｇ）にセル電流がそれに属し且つ先のステップにおい
    て決定された下位複数のメモリセル電流値の最小値と最
    大値との中間の値を有するそれぞれの基準電流（IR）を
    発生させることを特徴とするページモード半導体メモリ
    装置。
  9. 【請求項９】 請求項８記載のページモード半導体メモ
    リ装置において、前記順序回路（FF0, FF1, ９）がメモ
    リセル（MC′）の感知が完了した後に前記の初期状態へ
    自動的にプリセットすることを特徴とするページモード
    半導体メモリ装置。
  10. 【請求項１０】 請求項９記載のページモード半導体メ
    モリ装置において、前記メモリセル（MC′）が２ビット
    の情報を記憶するために４個の異なるプログラム状態(I
    C0〜IC3)にプログラムできる４レベルメモリセルであっ
    て、前記可変基準電流発生器（Ｇ）が電流比較器（７）
    の基準入力端子へ永久に結合されたオフセット電流発生
    器（Ioff）と、第１及び第２の選択的に付勢できる電流
    発生器(IR0, IR1)とを具え、前記の順序回路（FF0, FF
    1, ９）が第１の付勢できる電流発生器 (IR0)を制御す
    るデータ出力端子と第１フリップフロップ (FF0)の相補
    データ出力端子 (Q0N)へ接続されたデータ入力端子（D
    0）とを有する第１の遅延型フリップフロップ (FF0)
    と、第２の付勢できる電流発生器 (IR1)を制御するデー
    タ出力端子（Q1）と第１フリップフロップ (FF0)の相補
    データ出力 (Q0N)と前記電流比較器の出力信号 (CMP)と
    を供給される NOR論理手段（９）の出力端子へ接続され
    たデータ入力端子（D1）とを有する第２の遅延型フリッ
    プフロップ (FF1)とを具え、前記の第１及び第２フリッ
    プフロップ（FF0, FF1）がタイミング信号（CK）を供給
    されるタイミング入力端子（CK）を有していることを特
    徴とするページモード半導体メモリ装置。
JP14388097A 1996-06-05 1997-06-02 多レベルメモリセルを有するページモードメモリ装置 Pending JPH1079198A (ja)

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IT96830318:0 1996-06-05
EP96830318A EP0811986B1 (en) 1996-06-05 1996-06-05 Page-mode memory device with multiple-level memory cells

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JP14388097A Pending JPH1079198A (ja) 1996-06-05 1997-06-02 多レベルメモリセルを有するページモードメモリ装置

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