KR960001099Y1 - 디램 리프레쉬 회로 - Google Patents

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Abstract

내용 없음.

Description

디램 리프레쉬 회로
제 1 도는 종래 디램 리프레쉬 회로도
제 2 도는 제 1 도의 블럭선택신호 타이밍도
제 3 도는 본 고안 디램 리플레쉬 회로도
제 4 도는 제 2 도의 블럭선택신호 순차출력시의 타이밍도
제 5 도는 본 고안회로에 의한 리프레쉬 피크전류 및 종래회로에 의한 리프레쉬 피크전류의 비교도
제 6 도는 제 3 도 비트라인 센스앰프 구동신호의 타이밍도
* 도면의 주요부분에 대한 부호의 설명
1∼4 : 메모리어레이 블럭 6 : 씨비알 리프레쉬 조절부
11 : 어레이구동부 21 : 인에이블제어부
22 : 씨비알(CBR)제어부 23 : 블럭선택부
35 : 비트라인 센스앰프 구동부 50 : 비트라인 센스앰프부
본 고안은 디램(DRAM) 리프래쉬 회로에 관한 것으로, 특히 디램의 메모리 어레이내의 다수의 메모리 어레이 블럭이 동시에 리프레쉬될 때 이 메모리 블럭들을 순차적으로 인에이블 시키고, 리프레쉬가 아닌 정상 동작시의 엑세스(access) 타임에는 영향을 주지 않으며 리프레쉬 싸이클을 변화시키지 않고도 리프레쉬시의 피크전류(Peak Current)를 정상동작시 보다 감소시키는 디램 리프레쉬 회로에 관한 것이다.
종래 디램 리프레쉬회로는 제 1 도에 도시된 바와 같이, 외부신호를 입력받아 리프레쉬될 메모리 어레이 블럭의 어드레스를 발생시키는 씨비알(CBR : CAS BEFORE RAS) 리프레쉬 조절부(6)와, 이 씨비알 리프레쉬 조절부(6)에서 어드레스 신호를 입력 받아 해당 메모리 어레이 블럭을 인에이블시키는 어레이 구동부(11)와, 이 어레이 구동부(11)의 인에이블 신호에 의하여 구동되어 메모리 어레이블럭(1∼4)중 해당되는 메모리 어레이블럭의 비트라인 센스앰프를 구동하는 비트라인 센스앰프 구동부를 포함하는 메모리 어레이(5)로 구성되어 있다.
종래 회로의 작용을 제 1 도 및 제 2 도를 참조로 상세히 설명하면 다음과 같다.
씨비알(CBR) 리프레쉬 조절부(6)에 인가되는 외부신호(RAS)가 하이상태에서 로우상태로 천이할 때 외부신호(CAS)가 로우상태이면 디램(DRAM)은 씨비알(CBR : CAS BEFORE RAS) 리프레쉬 상태에 들어가게 된다. 디램(DRAM)이 씨비알 리프레쉬 상태에 들어가면 씨비알 리프레쉬 조절부(6) 내에 존재하는 씨비알 리프레쉬 카운터가 구동되어 씨바알 리프레쉬 카운터는 리프레쉬를 할 메모리어레이(5)의 메모리어레이 블럭의 어드레스를 발생시킨다.
디램에 있어서의 리프레쉬는 메모리어레이(5)가 M개의 행과 N개의 열로 이루어지고 리프레쉬 싸이클이 주어진 시간에 K라고 한다면 일반적으로 L=M/K 개의 행에 대해서 동시에 이루어진다. 이때 L개의 행은 서로 다른 L개의 메모리어레이 블럭에 존재한다. 씨비알 리프레쉬 카운터에 의해 선택된 L개의 메모리어레이 블럭이 동시에 인에이블되어 인에이블된 메모리어레이 블럭의 워드라인이 선택되고 도면에 미도시된 비트라인 센스앰프들이 동작하여 L개의 행에 연결된 메모리 셀들에 대한 리프레쉬가 이루어진다.
제2 도에는 블럭선택신호(BS1∼ BSL)의 타이밍도가 도시되어 있다.
그러나, 종래의 디램 리프레쉬 회로는 리프레쉬 동작이 메모리어레이의 L개의 메모리 어레이 블럭에 대해 동시에 이루어지게 되어 있으므로 메모리 어레이 블럭들에 연결된 비트라인 센스앰프를 비롯한 모든 회로들이 동시에 동작되고, 이에 따라 많은 양의 리프레쉬 피크전류가 흐르게 되어 배터리를 이용한 데이타 보존 모드 등에 사용하는 경우 많은 양의 리프레쉬 피크전류에 의해 배터리의 수명이 단축되는 문제점이 있었다.
본 고안은 이와 같은 종래 회로의 문제점을 감안하여, 반도체 메모리를 리프레쉬 시킬 때 메모리 어레이 블럭을 시간차를 두고 순차적으로 구동시켜 리프레쉬시에 발생하는 리프레쉬 피크 전류를 감소시키는 디램 리프레쉬 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 고안 디램 리프레쉬 회로는 제 3 도에 도시된 바와 같이, 신호(RAS)(CAS)를 입력 받고 인에이블신호(ENB)를 출력하는 인에이블제어부(21)와, 상기 신호(RAS)(CAS)를 입력받고 그 신호(RAS)가 고전위에서 고전위로 변할 때 신호(CAS)가 저전위이면 고전위의 씨비알신호(CBR)를 출력하는 씨비알 제어부(22)와, 상기 인에이블제어부(21)에서 출력되는 인에이블신호(ENB)에 의해 인에이블 제어를 받고 상기 씨비알 제어부(22)에서 고전위의 씨비알 신호(CBR)가 출력되지 않는 상태에서는 각기 블럭디코더(29)에 의해 동시에 블럭선택신호(BS1∼ BSL)를 출력하고 고전위의 씨비알신호(CBR)가 출력되는 상태에서는 각기 서로 다른 지연시간을 갖는 지연기(30)에 의해 지연시간 후 각기 블럭디코더(29)에 의해 순차적으로 블럭선택신호(BS1∼ BSL)를 출력하는 블럭선택기(24,25,26)로 구성된 블럭선택부(23)와, 이 블럭선택부(23)에서 출력되는 블럭선택신호(BS1∼ BSL)를 각기 입력받아 센스클럭(SP1,SN1)을 발생하는 센스클럭발생기(39,42,45), 상기 센스클럭(SP1)을 상기 씨비알신호(CBR)와 노아게이트(NOR1)를 통해 노아조합한 후 인버터(I1)를 통해 센스클럭(SP2)으로 출력하고, 상기 센스클럭(SN1)을 인버터(I2)를 통해 반전한 후 상기 씨비알신호(CBR)와 노아게이트(NOR2)를 통해 노아조합하여 센스클럭(SN2)으로 출력하는 센스클럭조합부(40,43,46) 및 상기 각 센스클럭(SP1, SP2, SN1,SN2)에 의해 모스트랜지스터(M1,M2,M3,M4)를 각기 제어하여 앰프구동신호(AP1∼APL, AN1∼ ANL)를 출력하는 구동신호 출력부(41,44,47)로 구성된 비트라인 센스앰프구동기(36,37,38)의 비트라인 센스앰프구동부(35)와, 상기 비트라인 센스앰프구동부(35)의 비트라인 센스앰프구동기(36),(37),(38) 에서 각기 출력되는 앰프 구동신호에 의해 비트라인 센스앰프가 동작되는 비트라인 센스앰프블럭(51),(52),(53)의 비트라인 센스앰프부(50)로 구성한다.
이와 같이 구성된 본 고안 회로의 작용효과를 제 4 도 내지 제 6 도의 파형도를 참조하여 상세히 설명하면 다음과 같다.
외부입력신호(RAS)가 하이에서 로우상태로 천이하거나 또는 씨비알 리프레쉬를 조절하는 씨비알 제어부(22)에서 특정조건 예를 들어 씨비알 리프레쉬 상태가 일정시간 이상 지속된다든가 하는 조건을 만족하여 셀프 리프레쉬 등의 내부동작을 수행해야 하는 경우 인에이블제어부(21)는 인에이블신호(ENB)를 고전위상태로 만들어 디램 블럭선택부(23)의 블럭선택기(24)(25)(26)를 인에이블 시킨다.
이때 디램(DRAM)의 동작상태가 씨비알 리프레쉬 상태이면 씨비알신호(CBR)는 고전위상태가 되고, 씨비알 리프레쉬 상태 이외의 경우에 씨비알 신호(CBR)는 저전위상태를 유지한다. 따라서 씨비알신호(CBR)가 저전위상태인 경우 낸드게이트(28)의 출력은 다른 입력과 상관없이 하이 상태가 된다.
이 경우 블럭선택부(23)의 블럭선택기(24)(25)(26)에서 순차적으로 블럭선택을 위해 연결된 지연기(30)는 블럭선택신호(BS1∼ BSL)에 아무 영향도 줄 수 없게 된다.
이에 따라 외부입력 로우(LOW)어드레스 또는 씨비알 리프레쉬나 셀프리프레쉬 등의 그 입력으로 하여 리프레쉬 또는 정상적인 엑세스를 하게 될 블럭을 선택하는 블럭디코더(29)의 출력과 인에이블 제어부(21)의 인에이블신호(ENB)에 의하여 L개의 블럭선택신호(BS1∼ BSL)가 고전위상태로 발생된다. 나머지 블럭선택신호는 모두 로우상태로 유지한다.
만일 디램의 동작이 씨비알 리프레쉬 또는 상기 셀프리프레쉬 상태에 있는 경우에는 블럭디코더(29)는 모든 블럭이 동일한 시점에 디코딩을 끝내지만 씨비알 신호(CBR)가 고전위로 되면 각 블럭선택기(24)(25)(26)에 제 4 도에 도시된 순차적 블럭선택 신호출력을 위해 구성된 인에이블신호를 지연시키는 지연기(30)가 동작하여 각 블럭마다 서로 다른 시간지연을 갖도록 블럭 디코더(29)에 출력이 하이인 블럭의 블럭선택신호(BS)를 발생시킨다.
블럭선택신호(BS)가 하이인 블럭은 워드라인 선택 및 비트라인 센스엠프 구동기의 구동등 내부동작을 하게 된다. 이때 씨비알 신호(CBR)가 저전위상태에 의해서 선택된 L개의 블럭이 동시에 선택되는 경우에는 L개의 블럭에 연결된 모든 비트라인 센스 앰프구동기(36)(37)(38)의 센스클럭발생기 (39)(42)(45)가 동시에 동작하여 센스클럭(SP1), (SN1)이 발생되고, 또한 이때 씨비알 신호(CBR)가 저전위이므로 상기 센스클럭(SP1)센스클럭 조합부(40,43,46)의 노아게이트(NOR1) 및 인버터(I2)를 통해 센스클럭(SP2),으로 출력되고, 상기 센스클럭(SN1)이 센스클럭조합부(40,43,46)의 인버터(I2) 및 노아게이트(NOR2)를 통해 센스클럭(SN2)으로 출력되며, 따라서 이때 상기 센스클럭(SP1,SP2,SN1,SN2)은 제 6 도의 실선파형과 같이 출력되어 구동신호 출력부(41,44,47)에 인가되므로 많은 양의 피크전류를 만들게 된다.
반면에 씨비알신호(CBR)가 고전위상태임에 따라 블럭선택이 순차적으로 이루어지는 경우에는 순차적 블럭선택 신호를 이용한 비트라인 센스앰프 구동기(36)(37)(38)의 센스클럭 발생기(39)(42)(45)에서 센스클럭(SP1),(SN1)이 순차적으로 출력되는데, 이때 상기 씨비알신호(CBR)가 고전위이므로 상기 센스클럭(SP1)에 영향을 받지 않고 센스클럭 조합부(40)의 노아게이트(NOR1)에서 저전위신호가 출력된 후 인버터(I1)에서 고전위신호로 반전되어 센스클럭(SP2)으로 출력되고, 또한 센스클럭(SN1)을 반전하는 인버터(I2)의 출력신호에 영향을 받지 않고 노아게이트(NOR2)에서 저전위신호가 출력되어 센스클럭(SN2)으로 인가된다. 결국 이때 센스클럭(SP2)(SN2)은 상기 센스클럭(SP1),(SN1)에 영향을 받지 않고 제 6 도의 점선파형과 같이 고전위 및 저전위를 유지하게 되어, 구동신호 출력부(41,44,47)의 모스 트랜지스터(M2),(M4)가 오프상태로 유지된다.
따라서, 이때 비트라인 센스앰프블럭(51,52,53)에 공급하는 피크전류의 양을 제 5 도에 도시한 바와 같이 피크전류를 정상동작시 보다 현저히 감소시킬 수 있게 된다.
정상동작시에는 블럭선택이 동시에 이루어짐에 따라 디램의 엑세스에 따르는 많은 양의 피크전류가 발생하지만 이 경우에는 배터리가 아닌 외부전원을 사용하기 때문에 문제점이 없다.
이상에서 상세히 설명한 바와 같이 본 고안은 정상동작시에는 디램의 엑세스타임에는 전혀 영향을 주지 않고 단지 리프레쉬 동안에만 피크전류를 분산하게 되어 배터리를 이용한 데이타 보존 모드의 이용시 배터리를 장시간 사용할 수 있고, 번인(Burn-in) 시험시의 블럭선택에 적용하면 번인시 가해지는 높은 전압에 의한 많은 양의 피크전류도 분산시킬 수 있으므로 번인시험을 안전하게 할 수 있는 효과가 있게 된다.

Claims (2)

  1. (정정) 신호(RAS)(CAS)를 입력받고 인에이블신호(ENB)를 출력하는 인에이블 제어부(21)와, 신호(RAS)(CAS)를 입력받아 씨비알 상태일 때 씨비알제어신호(CBR)를 출력하는 씨비알 제어부(22)와, 상기 인에이블제어부(21)에서 출력되는 인에이블신호(ENB)에 의해 인에이블제어를 받고 상기 씨비알제어부(22)에서 씨비알제어신호(CBR)가 출력되지 않을 때 동시에 블럭선택신호(BS1∼ BSL)를 출력하고 상기 씨비알제어신호(CBR)가 출력될 때 지연기에 의해 순차적으로 블럭선택신호(BS1∼ BSL)를 출력하는 블럭선택기(24,25,26)와,
    상기 블럭선택기(24,25,26)에서 출력되는 블럭선택신호(BS1,BS2, BSL)에 따라 센스클럭(SP1),(SN1)을 각기 출력하는 센스클럭발생기(39,42,45)와, 상기 씨비알제어신호(CBR)가 출력되지 않을 때 상기 센스클럭(SP1),(SN1)을 센스클럭(SP2),(SN2)으로 출력하고, 상기 씨비알 제어신호(CBR)가 출력될 때 상기 센스클럭(SP1),(SN1)에 영향을 받지 않고 그 씨비알 제어신호(CBR)를 그대로 및 반전하여 센스클럭(SP2),(SN2)으로 출력하는 센스클럭조합부(40,43,46)와, 상기 센스클럭발생기(39,42,45) 및 센스클럭조합부(40,43,46)에서 각기 출력되는 센스클럭(SP1,SP2,SN1,SN2)에 의해 구동제어를 받아 비트라인 센스앰프블럭(51,52,53)을 동작시키는 구동신호출력부(41,44,47)로 구성하여 된 것을 특징으로 하는 디램 리프래쉬 회로.
  2. (신설) 제 1 항에 있어서, 센스클럭조합부(40,43,46)는 센스클럭(SP1)을 씨비알 제어신호(CBR)와 노아조합하는 노아게이트(NOR1) 및 그 노아게이트(NOR1)의 출력신호를 반전하여 센스클럭(SP2)으로 출력하는 인버터(I1)와, 센스클럭(SN1)을 반전하는 인버터(I2) 및 그 인버터(I2)의 출력신호를 상기 씨비알 제어신호(CBR)와 노아조합하여 센스클럭(SN2)으로 출력하는 노아게이트(NOR2)로 각기 구성하여 된 것을 특징으로 하는 디램 리프레쉬 회로.
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