JPH1070238A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH1070238A JPH1070238A JP9128234A JP12823497A JPH1070238A JP H1070238 A JPH1070238 A JP H1070238A JP 9128234 A JP9128234 A JP 9128234A JP 12823497 A JP12823497 A JP 12823497A JP H1070238 A JPH1070238 A JP H1070238A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
(57)【要約】
【課題】 シリコン制御整流器および厚フィールドデバ
イス両方を製造するための改良された方法を提供する。 【解決手段】 基板内に半導体デバイスを製造する方法
である。薄い酸化物層と窒化ケイ素の層を用いて、その
窒化ケイ素の層が薄い酸化物層を露出するように部分的
にエッチングされて、活性領域が基板内に画定される。
フィールド酸化物領域は、画定された活性領域以外の領
域上に形成される。これらのフィールド酸化物領域は、
活性領域間に位置するようになる。窒化ケイ素の残りの
部分および薄い酸化物層は取り除かれ、捨て酸化物層が
活性領域の表面上に生成される。第１のマスクすなわち
ｎウエル・マスクは、ｎ型ドープ剤を埋込むために形成
される。埋込まれた層は、所定位置の第１のマスクとと
もにｐ型ドープ剤を用いて埋込まれる。その後、ｎウエ
ル領域が埋込まれる。第１のマスクは取り除かれ、ｐ型
ドープ剤を用いてｐウエル領域を埋込むための領域を画
定するように第２のマスクが形成される。ウエル領域は
ｐ型ドープ剤を用いて埋込まれる。
イス両方を製造するための改良された方法を提供する。 【解決手段】 基板内に半導体デバイスを製造する方法
である。薄い酸化物層と窒化ケイ素の層を用いて、その
窒化ケイ素の層が薄い酸化物層を露出するように部分的
にエッチングされて、活性領域が基板内に画定される。
フィールド酸化物領域は、画定された活性領域以外の領
域上に形成される。これらのフィールド酸化物領域は、
活性領域間に位置するようになる。窒化ケイ素の残りの
部分および薄い酸化物層は取り除かれ、捨て酸化物層が
活性領域の表面上に生成される。第１のマスクすなわち
ｎウエル・マスクは、ｎ型ドープ剤を埋込むために形成
される。埋込まれた層は、所定位置の第１のマスクとと
もにｐ型ドープ剤を用いて埋込まれる。その後、ｎウエ
ル領域が埋込まれる。第１のマスクは取り除かれ、ｐ型
ドープ剤を用いてｐウエル領域を埋込むための領域を画
定するように第２のマスクが形成される。ウエル領域は
ｐ型ドープ剤を用いて埋込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体デ
バイスに関し、特に静電放電保護デバイスに関する。ま
たさらに詳しくは、本発明は、静電放電保護デバイスに
用いられる低トリガ電圧のシリコン制御整流器および厚
フィールドデバイス（thick field device）を製造する
方法に関する。
バイスに関し、特に静電放電保護デバイスに関する。ま
たさらに詳しくは、本発明は、静電放電保護デバイスに
用いられる低トリガ電圧のシリコン制御整流器および厚
フィールドデバイス（thick field device）を製造する
方法に関する。
【０００２】
【従来の技術】静電放電（ＥＳＤ）現象は、通常、高電
圧（通常は、数キロボルト）のパルスと、人体などさま
ざまな発生源により生じた適度な電流（２、３アンペ
ア）および短期間（約１００ナノ秒）と、機械により生
じた磁界などが原因とされる。
圧（通常は、数キロボルト）のパルスと、人体などさま
ざまな発生源により生じた適度な電流（２、３アンペ
ア）および短期間（約１００ナノ秒）と、機械により生
じた磁界などが原因とされる。
【０００３】ＥＳＤの影響は、集積回路（ＩＣ）電子工
学において共通する問題であり、薄いゲート酸化物（th
in gate oxides）と非常に短いチャネルデバイスを有す
る相補型金属酸化膜半導体（ＣＭＯＳ）において特に厄
介なものである。そのような構造は、一般的に、数十ボ
ルトしか耐えることができない。ＣＭＯＳのＩＣに伝導
されたＥＳＤパルスは、酸化物の断線およびデバイスま
たは相互接続のバーンアウトを引き起こす恐れがある。
ＥＳＤパルスは、また、厚フィールドデバイスにおいて
「ラッチアップ」状況を引き起こす恐れがある。
学において共通する問題であり、薄いゲート酸化物（th
in gate oxides）と非常に短いチャネルデバイスを有す
る相補型金属酸化膜半導体（ＣＭＯＳ）において特に厄
介なものである。そのような構造は、一般的に、数十ボ
ルトしか耐えることができない。ＣＭＯＳのＩＣに伝導
されたＥＳＤパルスは、酸化物の断線およびデバイスま
たは相互接続のバーンアウトを引き起こす恐れがある。
ＥＳＤパルスは、また、厚フィールドデバイスにおいて
「ラッチアップ」状況を引き起こす恐れがある。
【０００４】ＥＳＤ問題は、ＩＣが組み込まれた回路基
盤上に適切な帯電防止を組み込むことによりいくらか軽
減できるが、回路基板の製造過程の前やその間は依然と
してＩＣはＥＳＤの影響を受けやすい。ＥＳＤ問題の一
般的認識および電気的に接地された輪帯（bracelets）
などの対抗策は、ＩＣの寿命という局面におけるリスク
を減らすが、これはせいぜい部分的な解決でしかない。
盤上に適切な帯電防止を組み込むことによりいくらか軽
減できるが、回路基板の製造過程の前やその間は依然と
してＩＣはＥＳＤの影響を受けやすい。ＥＳＤ問題の一
般的認識および電気的に接地された輪帯（bracelets）
などの対抗策は、ＩＣの寿命という局面におけるリスク
を減らすが、これはせいぜい部分的な解決でしかない。
【０００５】
【発明が解決しようとする課題】したがって、ＩＣ自体
にＥＳＤ保護回路を組み込むことが望まれている。
にＥＳＤ保護回路を組み込むことが望まれている。
【０００６】ＥＳＤ保護回路を製造するに当たり、なる
べく少ない工数で回路の構造を作り出すことが望まし
い。工数の数を減らすことにより、半導体デバイスを製
造するのに必要な時間をも減少することができる。さら
に、半導体デバイスを製造するために要される工数を少
なくすることにより費用および材料の削減も達成でき
る。したがって、半導体基板にＥＳＤ保護回路を製造す
るための改良された方法を提供することは有益なことで
ある。
べく少ない工数で回路の構造を作り出すことが望まし
い。工数の数を減らすことにより、半導体デバイスを製
造するのに必要な時間をも減少することができる。さら
に、半導体デバイスを製造するために要される工数を少
なくすることにより費用および材料の削減も達成でき
る。したがって、半導体基板にＥＳＤ保護回路を製造す
るための改良された方法を提供することは有益なことで
ある。
【０００７】
【課題を解決するための手段】本発明は、基板内に半導
体デバイスを製造する方法を提供する。薄い酸化物層と
窒化ケイ素の層を用いて、その窒化ケイ素の層が薄い酸
化物層を露出するように部分的にエッチングされて、活
性領域が基板内に画定される。フィールド酸化物領域
は、画定された活性領域以外の領域上に形成される。こ
れらのフィールド酸化物領域は、活性領域間に位置する
ようになる。窒化ケイ素の残りの部分および薄い酸化物
層は取り除かれ、捨て酸化物層が活性領域の表面上に生
成される。第１のマスクすなわちｎウエル・マスクは、
ｎ型ドープ剤を埋込むために形成される。埋込まれた層
は、所定位置の第１のマスクとともにｐ型ドープ剤を用
いて埋込まれる。その後、ｎウエル領域が埋込まれる。
第１のマスクは取り除かれ、ｐ型ドープ剤を用いてｐウ
エル領域を埋込むための領域を画定するように第２のマ
スクが形成される。ウエル領域はｐ型ドープ剤を用いて
埋込まれる。
体デバイスを製造する方法を提供する。薄い酸化物層と
窒化ケイ素の層を用いて、その窒化ケイ素の層が薄い酸
化物層を露出するように部分的にエッチングされて、活
性領域が基板内に画定される。フィールド酸化物領域
は、画定された活性領域以外の領域上に形成される。こ
れらのフィールド酸化物領域は、活性領域間に位置する
ようになる。窒化ケイ素の残りの部分および薄い酸化物
層は取り除かれ、捨て酸化物層が活性領域の表面上に生
成される。第１のマスクすなわちｎウエル・マスクは、
ｎ型ドープ剤を埋込むために形成される。埋込まれた層
は、所定位置の第１のマスクとともにｐ型ドープ剤を用
いて埋込まれる。その後、ｎウエル領域が埋込まれる。
第１のマスクは取り除かれ、ｐ型ドープ剤を用いてｐウ
エル領域を埋込むための領域を画定するように第２のマ
スクが形成される。ウエル領域はｐ型ドープ剤を用いて
埋込まれる。
【０００８】本発明の上記以外の目的、特徴および利点
は、次の詳細な説明により明かとなる。
は、次の詳細な説明により明かとなる。
【０００９】本発明の新規的特徴と思われる特徴は、添
付の請求の範囲に記載されている。しかし、本発明およ
び好ましい実施の形態並びに本発明の別の目的および利
点は、添付図面とともに以下の実施の形態についての詳
細な説明を参照することで最も良く理解されるものであ
る。
付の請求の範囲に記載されている。しかし、本発明およ
び好ましい実施の形態並びに本発明の別の目的および利
点は、添付図面とともに以下の実施の形態についての詳
細な説明を参照することで最も良く理解されるものであ
る。
【００１０】
【発明の実施の形態】以下に記述する工程および構成
は、集積回路を製造するための完全なプロセスのフロー
を形成するものではない。本発明は、当該分野で現在用
いられている集積回路の製造技術と結び付けて実行され
得るものであり、一般的に実行されるプロセスの工程の
ほとんどは、本発明を理解するために必要なものとして
包含される。製造中の集積回路の一部の断面および配置
を示す図面は、一定の比率で示されている訳ではなく、
本発明の重要な特徴を説明し得るように描かれている。
は、集積回路を製造するための完全なプロセスのフロー
を形成するものではない。本発明は、当該分野で現在用
いられている集積回路の製造技術と結び付けて実行され
得るものであり、一般的に実行されるプロセスの工程の
ほとんどは、本発明を理解するために必要なものとして
包含される。製造中の集積回路の一部の断面および配置
を示す図面は、一定の比率で示されている訳ではなく、
本発明の重要な特徴を説明し得るように描かれている。
【００１１】本発明は、ＣＭＯＳプロセスに関して記述
される。しかしながら、異なるドープ剤を選択したり、
濃度を調整したりすることにより、本発明がＰＭＯＳ、
ＮＭＯＳおよび静電放電（ＥＳＤ）により引き起こされ
るラッチアップやダメージを被りやすい他のプロセスに
も適用しうることは当業者に理解されるべきことであ
る。
される。しかしながら、異なるドープ剤を選択したり、
濃度を調整したりすることにより、本発明がＰＭＯＳ、
ＮＭＯＳおよび静電放電（ＥＳＤ）により引き起こされ
るラッチアップやダメージを被りやすい他のプロセスに
も適用しうることは当業者に理解されるべきことであ
る。
【００１２】典型的なＣＭＯＳデバイスは、フィールド
酸化物により分離されたｎ型ドープ剤のウエルとｐ型ド
ープ剤のウエルとを有する。ｎウエル内に、ｐ型ソース
およびドレーン領域が形成される。隣のｐウエルには、
ｎ型ソースおよびドレーン領域が形成される。よって、
回路全体にわたって寄生ｐｎｐｎ領域が存在する。ＥＳ
Ｄパルスが回路内に電圧スパイクを送り込む場合に回路
にダメージが発生する。
酸化物により分離されたｎ型ドープ剤のウエルとｐ型ド
ープ剤のウエルとを有する。ｎウエル内に、ｐ型ソース
およびドレーン領域が形成される。隣のｐウエルには、
ｎ型ソースおよびドレーン領域が形成される。よって、
回路全体にわたって寄生ｐｎｐｎ領域が存在する。ＥＳ
Ｄパルスが回路内に電圧スパイクを送り込む場合に回路
にダメージが発生する。
【００１３】本発明において、集積回路は、入出力パッ
ドに接続された厚フィールド・シリコン制御整流器（Ｓ
ＣＲ）によりＥＳＤパルスに対して保護される。ＳＣＲ
は、ＳＣＲトリガとしてＮＭＯＳ厚フィールドデバイス
（ＴＦＤ）を含む。「厚フィールド」という用語は、こ
こでは「厚みのある（thick）」フィールド酸化物が絶
縁体として働くデバイスをいう。厚みのあるフィールド
酸化物は、隣接するウエルにわたり、単一ウエル内に形
成されたデバイスに用いられるゲート酸化物よりも厚い
大きさよりも大きい。
ドに接続された厚フィールド・シリコン制御整流器（Ｓ
ＣＲ）によりＥＳＤパルスに対して保護される。ＳＣＲ
は、ＳＣＲトリガとしてＮＭＯＳ厚フィールドデバイス
（ＴＦＤ）を含む。「厚フィールド」という用語は、こ
こでは「厚みのある（thick）」フィールド酸化物が絶
縁体として働くデバイスをいう。厚みのあるフィールド
酸化物は、隣接するウエルにわたり、単一ウエル内に形
成されたデバイスに用いられるゲート酸化物よりも厚い
大きさよりも大きい。
【００１４】図１は、本発明にしたがって製造されたＳ
ＣＲを有するＥＳＤ保護回路の概略図を示す。入力パッ
ド２０は、チップ上の別の回路につながるＩＮ信号線２
２に抵抗器２１および３０を介してつながっている。厚
フィールドデバイス２３は、Ｖｄｄ２６をＶｓｓにつな
げ、ＥＳＤパルスのリターンパスとして機能する。この
デバイスは、ＥＳＤパルスが実行中の回路にダメージを
与える前に入力保護デバイスに切り替わる。
ＣＲを有するＥＳＤ保護回路の概略図を示す。入力パッ
ド２０は、チップ上の別の回路につながるＩＮ信号線２
２に抵抗器２１および３０を介してつながっている。厚
フィールドデバイス２３は、Ｖｄｄ２６をＶｓｓにつな
げ、ＥＳＤパルスのリターンパスとして機能する。この
デバイスは、ＥＳＤパルスが実行中の回路にダメージを
与える前に入力保護デバイスに切り替わる。
【００１５】ＳＣＲ２８は、入力パッド２０からＶｓｓ
へ独立した導電パス２９を供給する。抵抗器２１および
３０は、ＩＮ信号線２２への電流を制限し、替わってＩ
Ｎ信号は、ＥＳＤパルスをオンおよび分流するためにＳ
ＣＲ２８へ機会を与える。抵抗器２１は１０Ωの抵抗を
有する一方、抵抗器３０は１５０Ωから２００Ωまでの
抵抗を有する。
へ独立した導電パス２９を供給する。抵抗器２１および
３０は、ＩＮ信号線２２への電流を制限し、替わってＩ
Ｎ信号は、ＥＳＤパルスをオンおよび分流するためにＳ
ＣＲ２８へ機会を与える。抵抗器２１は１０Ωの抵抗を
有する一方、抵抗器３０は１５０Ωから２００Ωまでの
抵抗を有する。
【００１６】図２は、本発明にしたがって製造されたＳ
ＣＲを有する別のＥＳＤ保護回路の概略図を示す。回路
要素のほとんどは、図１に示されたものと同一であり、
図１と図２で共通する回路要素は、同様の符号が付けら
れている。
ＣＲを有する別のＥＳＤ保護回路の概略図を示す。回路
要素のほとんどは、図１に示されたものと同一であり、
図１と図２で共通する回路要素は、同様の符号が付けら
れている。
【００１７】入力／出力パッド２０は、チップ上の他の
回路につながる入出力信号線４３に１０オームのポリシ
リコン抵抗器４２を介してつながっている。厚フィール
ドデバイス２３は、Ｖｄｄ２６をＶｓｓに接続する。Ｐ
ＭＯＳデバイス２４とＮＭＯＳデバイス２５の２つのト
ランジスタは、入出力信号線４３をそれぞれＶｄｄ２６
およびＶｓｓ２７へ接続する。「オン」モードのとき、
ＳＣＲ２８は、入力パッド２０からＶｓｓまでの独立し
た導電パスを供給する。抵抗器４２は、ＩＮ信号線４３
への電流を制限し、替わってＩＮ信号は、ＥＳＤパルス
をオンおよび分流するためにＳＣＲ２８へ機会を与え
る。
回路につながる入出力信号線４３に１０オームのポリシ
リコン抵抗器４２を介してつながっている。厚フィール
ドデバイス２３は、Ｖｄｄ２６をＶｓｓに接続する。Ｐ
ＭＯＳデバイス２４とＮＭＯＳデバイス２５の２つのト
ランジスタは、入出力信号線４３をそれぞれＶｄｄ２６
およびＶｓｓ２７へ接続する。「オン」モードのとき、
ＳＣＲ２８は、入力パッド２０からＶｓｓまでの独立し
た導電パスを供給する。抵抗器４２は、ＩＮ信号線４３
への電流を制限し、替わってＩＮ信号は、ＥＳＤパルス
をオンおよび分流するためにＳＣＲ２８へ機会を与え
る。
【００１８】埋込まれた厚フィールドデバイス（ＴＦ
Ｄ）は、それだけで構成要素であり、埋込まれたシリコ
ン制御整流器の副構成要素でもある。ＴＦＤは、ホウ素
とともにＭＯＳ厚フィールドデバイスの横方向のｎｐｎ
のベースを埋込むことにより形成される。ホウ素の埋込
み量は、ｎ＋からｐ−への接合部の破壊電圧を制御する
ため、しいてはＴＦＤおよびＳＣＲのトリガ電圧を制御
するために調整される。ｎ＋からｐ−の電圧は、Ｖｄｄ
の最大値よりも大きく、ゲート破壊電圧の約８０パーセ
ントに設定される。Ｖｄｄおよびゲート破壊電圧に基づ
いて、破壊電圧の範囲は、７ボルトから１０ボルトの間
である。破壊電圧とキャリア集中との公知の関係によっ
て、これは横方向のｎｐｎ ＴＦＤのｐベースのドーピ
ングが約１ｅ１７／ｃｍ2でなければならないことを意
味する。ＳＣＲは、ＴＦＤを縦方向のｐｎｐデバイスと
接続することにより形成される。ｎｐｎとｐｎｐのベー
スとエミッタは、共通である。ｎｐｎとｐｎｐのコレク
ターとベースは、共通であり、拡散領域によって接続さ
れている。ＳＣＲとＴＦＤについての更なる情報は、１
９９３年９月２９日に出願された米国特許出願第０８／
１２９，２２４号「シリコン制御整流器のためのフィー
ルド埋込み」に記載されている。この出願は、ここに参
照として組み込まれる。
Ｄ）は、それだけで構成要素であり、埋込まれたシリコ
ン制御整流器の副構成要素でもある。ＴＦＤは、ホウ素
とともにＭＯＳ厚フィールドデバイスの横方向のｎｐｎ
のベースを埋込むことにより形成される。ホウ素の埋込
み量は、ｎ＋からｐ−への接合部の破壊電圧を制御する
ため、しいてはＴＦＤおよびＳＣＲのトリガ電圧を制御
するために調整される。ｎ＋からｐ−の電圧は、Ｖｄｄ
の最大値よりも大きく、ゲート破壊電圧の約８０パーセ
ントに設定される。Ｖｄｄおよびゲート破壊電圧に基づ
いて、破壊電圧の範囲は、７ボルトから１０ボルトの間
である。破壊電圧とキャリア集中との公知の関係によっ
て、これは横方向のｎｐｎ ＴＦＤのｐベースのドーピ
ングが約１ｅ１７／ｃｍ2でなければならないことを意
味する。ＳＣＲは、ＴＦＤを縦方向のｐｎｐデバイスと
接続することにより形成される。ｎｐｎとｐｎｐのベー
スとエミッタは、共通である。ｎｐｎとｐｎｐのコレク
ターとベースは、共通であり、拡散領域によって接続さ
れている。ＳＣＲとＴＦＤについての更なる情報は、１
９９３年９月２９日に出願された米国特許出願第０８／
１２９，２２４号「シリコン制御整流器のためのフィー
ルド埋込み」に記載されている。この出願は、ここに参
照として組み込まれる。
【００１９】図３Ａ乃至４Ｅを参照すると、ＳＣＲおよ
びＴＦＤの製造におけるさまざまな段階を示す断面図が
本発明にしたがって示されている。図３Ａに示されるよ
うに、デバイスは、本発明によりｐ型基板に形成されて
いる。当然、本発明は他のタイプの基板にも適用しうる
ことは当業者に理解されることである。薄い酸化物層１
０２は、基板１００の上に形成されている。薄い酸化物
層１０２は、３００オングストロームの厚みを有する。
この層は、約２００オングストロームから約８００オン
グストロームまでの範囲の厚みであってよい。薄目の窒
化ケイ素の層（Ｓｉ3Ｎ4）１０４は、薄い酸化物層１０
２の上に形成されている。窒化ケイ素の層１０４は、１
６００オングストロームの厚みを有し、約５００オング
ストロームから約２０００オングストロームの範囲の厚
みであってよい。図３Ｂでは、窒化ケイ素の層１０４が
部分的にエッチングされて、基板１００内の活性領域を
画定している。窒化ケイ素の層１０４の残された部分
は、活性領域の上にくる。図３Ｃにおいて、フィールド
酸化物領域１０６が薄い酸化物層が窒化ケイ素層１０４
で露出した部分に生成され、フィールド酸化領域１０６
形成後に薄い酸化物層１０２は除去される。フィールド
酸化物領域１０６は、約２０００オングストロームから
約６０００オングストロームの厚みであってよい。
びＴＦＤの製造におけるさまざまな段階を示す断面図が
本発明にしたがって示されている。図３Ａに示されるよ
うに、デバイスは、本発明によりｐ型基板に形成されて
いる。当然、本発明は他のタイプの基板にも適用しうる
ことは当業者に理解されることである。薄い酸化物層１
０２は、基板１００の上に形成されている。薄い酸化物
層１０２は、３００オングストロームの厚みを有する。
この層は、約２００オングストロームから約８００オン
グストロームまでの範囲の厚みであってよい。薄目の窒
化ケイ素の層（Ｓｉ3Ｎ4）１０４は、薄い酸化物層１０
２の上に形成されている。窒化ケイ素の層１０４は、１
６００オングストロームの厚みを有し、約５００オング
ストロームから約２０００オングストロームの範囲の厚
みであってよい。図３Ｂでは、窒化ケイ素の層１０４が
部分的にエッチングされて、基板１００内の活性領域を
画定している。窒化ケイ素の層１０４の残された部分
は、活性領域の上にくる。図３Ｃにおいて、フィールド
酸化物領域１０６が薄い酸化物層が窒化ケイ素層１０４
で露出した部分に生成され、フィールド酸化領域１０６
形成後に薄い酸化物層１０２は除去される。フィールド
酸化物領域１０６は、約２０００オングストロームから
約６０００オングストロームの厚みであってよい。
【００２０】その後、図３Ｄでは、捨て（sacrificia
l）酸化物層１０８が半導体デバイスの上に形成されて
いる。捨て酸化物層１０８は、図示した例では２００オ
ングストロームの厚みを有する。捨て酸化物層１０８の
厚みは、約５０オングストロームから約５００オングス
トロームの範囲でもよい。図３Ｅにおいて、ｎウエル・
マスク１１０は、ｎウエルが半導体１００に形成される
べき範囲を画定するようなパターンで加えられている。
ｎウエル・レジストの厚みは、約２ミクロンから約２．
５ミクロンの間である。図４Ａでは、第１型ドープ剤す
なわちホウ素の形でｐ型ドープ剤が埋込まれ、半導体１
００内にｐ＋埋込層１１２が形成される。ｐ＋埋込層１
１２は、本発明の好ましい実施例にしたがって、約１３
０万電子ボルトから約２５０万電子ボルトのエネルギー
レベルで、約１ｅ１３／ｃｍ2から３ｅ１４／ｃｍ2の投
与量で埋込まれる。
l）酸化物層１０８が半導体デバイスの上に形成されて
いる。捨て酸化物層１０８は、図示した例では２００オ
ングストロームの厚みを有する。捨て酸化物層１０８の
厚みは、約５０オングストロームから約５００オングス
トロームの範囲でもよい。図３Ｅにおいて、ｎウエル・
マスク１１０は、ｎウエルが半導体１００に形成される
べき範囲を画定するようなパターンで加えられている。
ｎウエル・レジストの厚みは、約２ミクロンから約２．
５ミクロンの間である。図４Ａでは、第１型ドープ剤す
なわちホウ素の形でｐ型ドープ剤が埋込まれ、半導体１
００内にｐ＋埋込層１１２が形成される。ｐ＋埋込層１
１２は、本発明の好ましい実施例にしたがって、約１３
０万電子ボルトから約２５０万電子ボルトのエネルギー
レベルで、約１ｅ１３／ｃｍ2から３ｅ１４／ｃｍ2の投
与量で埋込まれる。
【００２１】図４Ｂでは、ｎウエル領域には、本発明に
したがった所望のドーピング分布を作り出すように、多
重りん埋没物（multiple phosphorous implants）の形
でｎ型ドープ剤が埋込まれる。ｎウエル１１４ａは、約
１ｅ１２／ｃｍ2から４ｅ１２／ｃｍ2の投与量で、８０
キロ電子ボルトから１５０キロ電子ボルトのエネルギー
でりん（phosphorous）を用いて埋込まれた浅いｎウエ
ルである。図示された例では、層の厚み、投与量、およ
びエネルギーレベルが特定されているが、他の厚みや、
投与量、エネルギーレベルが所望の分布に応じて用いら
れても良い。ｎウエル層は、本発明の好ましい実施例に
したがってひとつの浅い（shallow）埋没物とひとつの
逆行性（retrograde）埋没物とを用いて埋込まれる。ｎ
ウエル１１４ｂは、逆行ｎウエルとも呼ばれ、約３ｅ１
２／ｃｍ2から３ｅ１３／ｃｍ2の投与量で、４００キロ
電子ボルトから８００キロ電子ボルトのエネルギーでり
んを用いて埋込まれる。逆行ｎウエルなどの逆行領域
は、ドープ剤濃度が表面におけるよりも領域のより深い
部分で高くなる領域である。その後、図４Ｃにおいて、
ｐウエル・マスク１１６が、基板１００内にｐウエルを
形成するようなパターンに加えられている。本発明によ
れば、逆行埋没物がまず（不具合を減らすために）埋込
まれる。
したがった所望のドーピング分布を作り出すように、多
重りん埋没物（multiple phosphorous implants）の形
でｎ型ドープ剤が埋込まれる。ｎウエル１１４ａは、約
１ｅ１２／ｃｍ2から４ｅ１２／ｃｍ2の投与量で、８０
キロ電子ボルトから１５０キロ電子ボルトのエネルギー
でりん（phosphorous）を用いて埋込まれた浅いｎウエ
ルである。図示された例では、層の厚み、投与量、およ
びエネルギーレベルが特定されているが、他の厚みや、
投与量、エネルギーレベルが所望の分布に応じて用いら
れても良い。ｎウエル層は、本発明の好ましい実施例に
したがってひとつの浅い（shallow）埋没物とひとつの
逆行性（retrograde）埋没物とを用いて埋込まれる。ｎ
ウエル１１４ｂは、逆行ｎウエルとも呼ばれ、約３ｅ１
２／ｃｍ2から３ｅ１３／ｃｍ2の投与量で、４００キロ
電子ボルトから８００キロ電子ボルトのエネルギーでり
んを用いて埋込まれる。逆行ｎウエルなどの逆行領域
は、ドープ剤濃度が表面におけるよりも領域のより深い
部分で高くなる領域である。その後、図４Ｃにおいて、
ｐウエル・マスク１１６が、基板１００内にｐウエルを
形成するようなパターンに加えられている。本発明によ
れば、逆行埋没物がまず（不具合を減らすために）埋込
まれる。
【００２２】次に図４Ｄにおいて、ｐウエル領域は、ホ
ウ素などのｐ型ドープ剤を用いて埋込まれる。多重ホウ
素埋没物は、必要なドーピング分布を得るために用いら
れる。ｐウエル領域は、本発明にしたがってひとつの浅
い埋没物とひとつの深い埋没物とを用いて埋没される。
浅い埋没物は、ｐウエル領域１１８ａを形成し、約８ｅ
１１／ｃｍ2から４．５ｅ１２／ｃｍ2の投与量で、５０
キロ電子ボルトから１００キロ電子ボルトのエネルギー
でホウ素を埋込むことを含む。深い埋没物は、約３ｅ１
２／ｃｍ2から３ｅ１３／ｃｍ2の投与量で、４００キロ
電子ボルトから８００キロ電子ボルトのエネルギーでホ
ウ素を埋込むことにより完成され、逆行ｐウエル領域１
１８ｂを形成する。また、本発明の好ましい実施例にし
たがって、プロセス中の一連の埋没物は、常に、基板の
すでに埋込みダメージを受けた領域を通って、埋込まな
いようにまず最も深い層、そして続いて浅い埋没物を埋
込む。
ウ素などのｐ型ドープ剤を用いて埋込まれる。多重ホウ
素埋没物は、必要なドーピング分布を得るために用いら
れる。ｐウエル領域は、本発明にしたがってひとつの浅
い埋没物とひとつの深い埋没物とを用いて埋没される。
浅い埋没物は、ｐウエル領域１１８ａを形成し、約８ｅ
１１／ｃｍ2から４．５ｅ１２／ｃｍ2の投与量で、５０
キロ電子ボルトから１００キロ電子ボルトのエネルギー
でホウ素を埋込むことを含む。深い埋没物は、約３ｅ１
２／ｃｍ2から３ｅ１３／ｃｍ2の投与量で、４００キロ
電子ボルトから８００キロ電子ボルトのエネルギーでホ
ウ素を埋込むことにより完成され、逆行ｐウエル領域１
１８ｂを形成する。また、本発明の好ましい実施例にし
たがって、プロセス中の一連の埋没物は、常に、基板の
すでに埋込みダメージを受けた領域を通って、埋込まな
いようにまず最も深い層、そして続いて浅い埋没物を埋
込む。
【００２３】ウエルが埋込まれ、スクリーン酸化物が取
り除かれ、捨てゲート酸化物が生成された後、ＮＭＯＳ
およびＰＭＯＳしきい値は、約５ｅ１１／ｃｍ2から３
ｅ１２／ｃｍ2の投与量で、５キロ電子ボルトから１０
０キロ電子ボルトのエネルギーで、ホウ素、りんまたは
ＢＦ２を埋込むことにより調整され、捨て酸化物はエッ
チングされて取り除かれ、ゲート酸化物が生成される。
そしてポリシリコンゲートが画定されて、ｎ＋およびｐ
＋ソース／ドレイン領域が埋込まれ、金属酸化物半導体
（ＭＯＳ）デバイス（図示せず）のために機能する。そ
の後、ＭＯＳデバイスは、アルミニウムの相互接続１２
０およびシリコン絶縁層１２２と接続され、図４Ｅに示
されるようにＴＦＤを含むＳＣＲが形成される。図５Ａ
および図５Ｂは、図３Ａ乃至３Ｅおよび図４Ａ乃至４Ｅ
に示されたプロセスにより生成されたＳＣＲ１２４およ
びＴＦＤ１２６の概略図である。
り除かれ、捨てゲート酸化物が生成された後、ＮＭＯＳ
およびＰＭＯＳしきい値は、約５ｅ１１／ｃｍ2から３
ｅ１２／ｃｍ2の投与量で、５キロ電子ボルトから１０
０キロ電子ボルトのエネルギーで、ホウ素、りんまたは
ＢＦ２を埋込むことにより調整され、捨て酸化物はエッ
チングされて取り除かれ、ゲート酸化物が生成される。
そしてポリシリコンゲートが画定されて、ｎ＋およびｐ
＋ソース／ドレイン領域が埋込まれ、金属酸化物半導体
（ＭＯＳ）デバイス（図示せず）のために機能する。そ
の後、ＭＯＳデバイスは、アルミニウムの相互接続１２
０およびシリコン絶縁層１２２と接続され、図４Ｅに示
されるようにＴＦＤを含むＳＣＲが形成される。図５Ａ
および図５Ｂは、図３Ａ乃至３Ｅおよび図４Ａ乃至４Ｅ
に示されたプロセスにより生成されたＳＣＲ１２４およ
びＴＦＤ１２６の概略図である。
【００２４】上記ウエル埋没物は、レジスト層およびフ
ィールド酸化物領域により部分的または全体的に覆われ
ている。全体的マスキングとは、埋没物がマスクにより
全体的にブロックされていることをいい、部分的マスキ
ングとは、いくらかの埋没投与量がマスクを通過するこ
とをいう。埋没物は、当業者が周知の埋没物の種（spec
ies）、エネルギー、および投与量を変えることにより
さまざまなウエル特徴分布でシリコン内に位置されう
る。必要なドーピング分布は、複数の埋没物を合わせる
ことにより成し遂げられる。加えて、増強したドープ剤
埋没エネルギー（dopant implant energies）は、シリ
コン基板におけるより深い埋没物分布（deeper implant
profile）へ導く。ドープ剤投与量を増加することによ
り、シリコンにおけるドープ剤の濃度が増加する。この
ようにして、所望の分布がマスキング材料、マスキング
厚みの値、埋没物および投与量エネルギーの使用により
得られる。
ィールド酸化物領域により部分的または全体的に覆われ
ている。全体的マスキングとは、埋没物がマスクにより
全体的にブロックされていることをいい、部分的マスキ
ングとは、いくらかの埋没投与量がマスクを通過するこ
とをいう。埋没物は、当業者が周知の埋没物の種（spec
ies）、エネルギー、および投与量を変えることにより
さまざまなウエル特徴分布でシリコン内に位置されう
る。必要なドーピング分布は、複数の埋没物を合わせる
ことにより成し遂げられる。加えて、増強したドープ剤
埋没エネルギー（dopant implant energies）は、シリ
コン基板におけるより深い埋没物分布（deeper implant
profile）へ導く。ドープ剤投与量を増加することによ
り、シリコンにおけるドープ剤の濃度が増加する。この
ようにして、所望の分布がマスキング材料、マスキング
厚みの値、埋没物および投与量エネルギーの使用により
得られる。
【００２５】メブ（１００万電子ボルト）領域内のドー
プ剤埋没エネルギーにより、深い埋没物が埋込みのみで
ウエルの画定を可能とする。埋没物の種の活性化は、約
８００℃もしくはそれ以上にウェーハの温度を上昇させ
ることにより成し遂げられる。活性化は、十分に低い時
間および温度が当該分野において周知なように選択され
ると、ドープ剤の種を移動させることなく成し遂げられ
る。
プ剤埋没エネルギーにより、深い埋没物が埋込みのみで
ウエルの画定を可能とする。埋没物の種の活性化は、約
８００℃もしくはそれ以上にウェーハの温度を上昇させ
ることにより成し遂げられる。活性化は、十分に低い時
間および温度が当該分野において周知なように選択され
ると、ドープ剤の種を移動させることなく成し遂げられ
る。
【００２６】ｎウエル・レジストの厚みおよびｐ＋埋込
み層埋没投与量およびエネルギーは、次の（１）〜
（５）のように半導体の適切な操作のためにＳＣＲ以外
のデバイスによって最適化される必要がある。
み層埋没投与量およびエネルギーは、次の（１）〜
（５）のように半導体の適切な操作のためにＳＣＲ以外
のデバイスによって最適化される必要がある。
【００２７】（１） ｐ＋埋込み層は、最大Ｖｄｄにお
けるフィールド反転を防ぐようにｐウエル・フィールド
酸化物下の濃度を有する。
けるフィールド反転を防ぐようにｐウエル・フィールド
酸化物下の濃度を有する。
【００２８】（２） ｐウエル活性領域におけるｐ＋埋
込み層は、ＮＭＯＳデバイスの特性の変化を防ぐに十分
な深さであるべきである。
込み層は、ＮＭＯＳデバイスの特性の変化を防ぐに十分
な深さであるべきである。
【００２９】（３） ｎウエル活性領域におけるｐ＋埋
込み層は、ＰＭＯＳデバイスの特性の変化を防ぐに十分
な深さであるべきで、ｎウエルよりも深くなければなら
ない。でなければ（by default）、ｎウエルによって覆
われていないため、ケース（２）よりも深くなるであろ
う。
込み層は、ＰＭＯＳデバイスの特性の変化を防ぐに十分
な深さであるべきで、ｎウエルよりも深くなければなら
ない。でなければ（by default）、ｎウエルによって覆
われていないため、ケース（２）よりも深くなるであろ
う。
【００３０】（４） ｐ＋層は、寄生のバイポラー・ト
ランジスタ作用（parasitic bipolar transistor actio
n）を防ぐために、ｐウエルとｎウエルの分布に巻き付
くまたは追従するべきである。
ランジスタ作用（parasitic bipolar transistor actio
n）を防ぐために、ｐウエルとｎウエルの分布に巻き付
くまたは追従するべきである。
【００３１】（５） 横方向のｎ＋ソース／ドレインの
周りのｐ＋層、およびフィールド酸化物およびｎウエル
の下のｐ−層は、横方向のｎｐｎのバイポラー・トラン
ジスタ・ゲインを損ずるに十分高い濃度であり、これに
よってラッチアップが防止される。（最小のｎ＋からｐ
ウエルの、ｎウエルからｐ＋の設計ルールにおけるラッ
チングＳＣＲのトリガ電流として規定される。その電流
は１００ｍＡよりも大きく、または保持電圧は最大ＶＤ
Ｄよりも大きい）。
周りのｐ＋層、およびフィールド酸化物およびｎウエル
の下のｐ−層は、横方向のｎｐｎのバイポラー・トラン
ジスタ・ゲインを損ずるに十分高い濃度であり、これに
よってラッチアップが防止される。（最小のｎ＋からｐ
ウエルの、ｎウエルからｐ＋の設計ルールにおけるラッ
チングＳＣＲのトリガ電流として規定される。その電流
は１００ｍＡよりも大きく、または保持電圧は最大ＶＤ
Ｄよりも大きい）。
【００３２】ｐウエルおよびｎウエル埋没物は、十分深
いウエルを確保し、各ウエルにおける必要な濃度を供給
して、良質なＭＯＳ接合漏れおよび容量特性を得る。
いウエルを確保し、各ウエルにおける必要な濃度を供給
して、良質なＭＯＳ接合漏れおよび容量特性を得る。
【００３３】埋込み後、埋没物を活性化するように且つ
拡散によって埋込まれたドープ剤が移動しないように熱
サイクルが選択される。ゲート酸化物およびソース／ド
レイン拡散プロセスは、これを成しえるに十分である。
ウエル構造が完成すると、ＭＯＳトランジスタおよび金
属相互接続層は、周知のプロセス技術により画定され
る。
拡散によって埋込まれたドープ剤が移動しないように熱
サイクルが選択される。ゲート酸化物およびソース／ド
レイン拡散プロセスは、これを成しえるに十分である。
ウエル構造が完成すると、ＭＯＳトランジスタおよび金
属相互接続層は、周知のプロセス技術により画定され
る。
【００３４】図６乃至９を参照すると、ＳＣＲなしのｐ
＋埋込み層の投与量対エネルギーのＳＣＲのＢＶ（トリ
ガ電圧）を示すカウンタ図（counter plots）が本発明
にしたがって示されている。図１０および１１は、本発
明にしたがったｐ＋埋込み層の投与量対エネルギーＳＣ
Ｒ埋没物のＳＣＲのＢＶ（トリガ電圧）を示すカウンタ
図である。カウンタ図上の線は、応答曲面モデル（resp
onse surface model）を示す。
＋埋込み層の投与量対エネルギーのＳＣＲのＢＶ（トリ
ガ電圧）を示すカウンタ図（counter plots）が本発明
にしたがって示されている。図１０および１１は、本発
明にしたがったｐ＋埋込み層の投与量対エネルギーＳＣ
Ｒ埋没物のＳＣＲのＢＶ（トリガ電圧）を示すカウンタ
図である。カウンタ図上の線は、応答曲面モデル（resp
onse surface model）を示す。
【００３５】ｐ＋埋込み層投与量は、２ｅ１３／ｃｍ2
から５ｅ１３／ｃｍ2へ変化し、ｐ＋埋込み層エネルギ
ーは、２．３ＭｅＶ（１００万電子ボルト）から２．４
ＭｅＶへ変化した。逆行ｎウエル・エネルギーは、１．
１ＭｅＶから１．３ＭｅＶへ変化した。使用されたＳＣ
Ｒは、１．５ｅ１４３／ｃｍ2で４０ＫｅＶ（キロ電子
ボルト）であった。ウエルは、スクリーン酸化物有りと
なしとで埋込まれた。ＳＣＲマスクおよび埋没物なし
で、ＳＣＲ破壊電圧は、これらの状況下１１．０ボルト
から６．０ボルトへ変化した。下の表１は、図６から９
のグラフにおける埋没物の条件を示す。
から５ｅ１３／ｃｍ2へ変化し、ｐ＋埋込み層エネルギ
ーは、２．３ＭｅＶ（１００万電子ボルト）から２．４
ＭｅＶへ変化した。逆行ｎウエル・エネルギーは、１．
１ＭｅＶから１．３ＭｅＶへ変化した。使用されたＳＣ
Ｒは、１．５ｅ１４３／ｃｍ2で４０ＫｅＶ（キロ電子
ボルト）であった。ウエルは、スクリーン酸化物有りと
なしとで埋込まれた。ＳＣＲマスクおよび埋没物なし
で、ＳＣＲ破壊電圧は、これらの状況下１１．０ボルト
から６．０ボルトへ変化した。下の表１は、図６から９
のグラフにおける埋没物の条件を示す。
【００３６】 表 １ 埋 没 物 条 件 埋没物 投与量／ｃｍ2 エネルギー 種 ｐ＋埋込み層 ２ｅ１３〜５ｅ１３ ２．３〜２．４ＭｅＶ ホウ素 逆行ｎウエル ２．５ｅ１３ １．１〜１．３ＭｅＶ りん 逆行ｐウエル ２．５ｅ１３ ５００ＫｅＶ ホウ素 ＳＣＲ １．７ｅ１３ ４０ＫｅＶ ホウ素 表２は、グラフ上の変化に対する手掛かり（key）を提
供する。
供する。
【００３７】 表 ２ 項 ＳＣＲ＝１ ＳＣＲ埋没物あり ＳＣＲＯＸ＝１ スクリーン酸化物にわたる埋没物 ＳＣＲ＝０ ＳＣＲ埋没物なし ＳＣＲＯＸ＝０ 裸の（bare）シリコンへの埋没物 ＰＡＮＮＥＡＬ＝１ ゲート酸化物の前、埋没物の後、焼きなまし ＰＡＮＮＥＡＬ＝０ ゲート酸化物の前、埋没物の後、焼きなましなし ＲＮＭＥＶ 逆行ｎウエル・エネルギー（ＭｅＶ） ＮＷＰＨＯＴＯ ｎウエル・ホノレジスト厚み（ミクロン） ＰＢＬ ｐ＋埋込み層投与量（イオン／ｃｍ**2） ＰＢＬ ＭｅＶ ｐ＋埋込み層エネルギー（ＭｅＶ） このようにして、本発明は、ＳＣＲおよびＴＦＤデバイ
ス両方を製造するための改良された方法を提供する。本
発明を通して、ＳＣＲおよびＴＦＤデバイスは、慣習的
な拡散されたウエルを用いることなく製造される。代わ
りに、本発明によれば、ＭｅＶのエネルギーレベルを用
いる埋込まれたウエルが使用される。このようにして、
ＳＣＲマスクおよび埋没物があってもなくてもＳＣＲを
作り出せる。ＳＣＲ埋没物をなくしたことにより、ＳＣ
Ｒデバイスがより早く且つ安く製造できる。加えて、Ｔ
ＦＤにおける破壊電圧は、ｎ＋からｐ−への接合部のホ
ウ素埋没物投与量を選択的に制御することにより調整さ
れる。
ス両方を製造するための改良された方法を提供する。本
発明を通して、ＳＣＲおよびＴＦＤデバイスは、慣習的
な拡散されたウエルを用いることなく製造される。代わ
りに、本発明によれば、ＭｅＶのエネルギーレベルを用
いる埋込まれたウエルが使用される。このようにして、
ＳＣＲマスクおよび埋没物があってもなくてもＳＣＲを
作り出せる。ＳＣＲ埋没物をなくしたことにより、ＳＣ
Ｒデバイスがより早く且つ安く製造できる。加えて、Ｔ
ＦＤにおける破壊電圧は、ｎ＋からｐ−への接合部のホ
ウ素埋没物投与量を選択的に制御することにより調整さ
れる。
【００３８】以上、本発明を好ましい実施の形態に関し
て図示し説明したが、形態および詳細におけるさまざま
な変更が本発明の趣旨および範囲を逸脱することなく成
し得ることは当業者にとっては自明である。
て図示し説明したが、形態および詳細におけるさまざま
な変更が本発明の趣旨および範囲を逸脱することなく成
し得ることは当業者にとっては自明である。
【図１】 本発明にしたがって製造されたＳＣＲを有す
るＥＳＤ保護回路の概略説明図でる。
るＥＳＤ保護回路の概略説明図でる。
【図２】 本発明にしたがって製造されたＳＣＲを有す
る別のＥＳＤ保護回路の概略説明図である。
る別のＥＳＤ保護回路の概略説明図である。
【図３】 本発明に係るＳＣＲおよびＴＦＤの製造の各
工程を示す断面図である。
工程を示す断面図である。
【図４】 本発明に係るＳＣＲおよびＴＦＤの製造の図
３に引き続く各工程を示す断面図である。
３に引き続く各工程を示す断面図である。
【図５】 図３に描かれたプロセスにより生成された回
路の概略説明図である。
路の概略説明図である。
【図６】 本発明に従ったｐ＋埋込み層の投与量とエネ
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
【図７】 本発明に従ったｐ＋埋込み層の投与量とエネ
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
【図８】 本発明に従ったｐ＋埋込み層の投与量とエネ
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
【図９】 本発明に従ったｐ＋埋込み層の投与量とエネ
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
ルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）のグラフである。
【図１０】 本発明に従ったｐ＋埋込み層の投与量とエ
ネルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）を示すグラフである。
ネルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）を示すグラフである。
【図１１】 本発明に従ったｐ＋埋込み層の投与量とエ
ネルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）を示すグラフである。
ネルギーＳＣＲインプラントのＥＣＲのＢＶ（トリガ電
圧）を示すグラフである。
２０ 入力パッド ２１ 抵抗器 ２２ ＩＮ信号線 ２３ 厚フィールドデバイス ２６ Ｖｄｄ ２８ ＳＣＲ ３０ 抵抗器 ４２ 抵抗器 ４３ ＩＮ信号線 １００ 基板 １０２ 酸化物層 １０４ 窒化ケイ素層 １０６ フィールド酸化領域 １０８ 捨て酸化物層 １１０ ｎウエル・マスク １１２ ｐ＋埋込層 １１４ａ ｎウエル １１４ｂ 逆行ｎウエル １１６ ｐウエル・マスク １１８ａ ｐウエル領域 １１８ｂ 逆行ｐウエル領域
Claims (22)
- 【請求項１】 基板内に活性領域を画定する工程と、 活性領域の表面がフィールド酸化物領域間に位置するよ
うに、画定された活性領域以外の領域上にフィールド酸
化物領域を形成する工程と、 活性領域の表面上に捨て酸化物層を生成する工程と、 第１型ドープ剤を用いてウエル領域を埋込むための領域
を画定するように第１のマスクを形成する工程と、 第１のマスクを用いて第２型ドープ剤を用いて埋込み層
を埋込む工程と、 第１型ドープ剤および第１のマスクを用いてウエル領域
を埋込む工程と、 第２型ドープ剤を用いてウエル領域を埋込むための領域
を画定するように第２のマスクを形成する工程と、 第２型ドープ剤と第２のマスクを用いてウエル領域を埋
込む工程とからなる半導体デバイスの製造方法。 - 【請求項２】 基板内に活性領域を画定する工程は、 基板上に薄い酸化物層を形成する工程と、 酸化物層上に窒化ケイ素の層を形成する工程と、 窒化ケイ素の層を部分的にエッチングして、薄い酸化物
層の部分的に露出させ、酸化物層の窒化ケイ素の層の残
りの部分が基板内の活性領域を画定するようにする工程
とからなることを特徴とする請求項１記載の半導体デバ
イスの製造方法。 - 【請求項３】 捨て酸化物層は、約５０オングストロー
ムから約５００オングストロームの厚みを有することを
特徴とする請求項１記載の半導体デバイスの製造方法。 - 【請求項４】 第１型ドープ剤は、ｐ型ドープ剤である
ことを特徴とする請求項１記載の半導体デバイスの製造
方法。 - 【請求項５】 ｐ型ドープ剤は、ホウ素であることを特
徴とする請求項４記載の半導体デバイスの製造方法。 - 【請求項６】 第２型ドープ剤は、ｎ型ドープ剤である
ことを特徴とする請求項１記載の半導体デバイスの製造
方法。 - 【請求項７】 ｎ型ドープ剤は、りんであることを特徴
とする請求項６記載の半導体デバイスの製造方法。 - 【請求項８】 第１型ドープ剤および第１のマスクを用
いてウエル領域を埋込む工程は、複数の埋没物を用いて
ｎ型ドープ剤とともにｎウエル領域を埋込む工程からな
ることを特徴とする請求項１記載の半導体デバイスの製
造方法。 - 【請求項９】 ｎウエル領域を埋込む工程は、浅い（sh
allow）ｎウエル領域および逆行（retrograde）ｎウエ
ル領域を埋込む工程からなることを特徴とする請求項８
記載の半導体デバイスの製造方法。 - 【請求項１０】 浅いｎ型領域は、約１ｅ１２／ｃｍ2
から４ｅ１２／ｃｍ2の投与量で、８０キロ電子ボルト
から１５０キロ電子ボルトのエネルギーでりんを用いて
埋込まれることを特徴とする請求項９記載の半導体デバ
イスの製造方法。 - 【請求項１１】 逆行ｎウエル領域は、約３ｅ１２／ｃ
ｍ2から３ｅ１３／ｃｍ2の投与量で、４００キロ電子ボ
ルトから８００キロ電子ボルトのエネルギーでりんを用
いて埋込まれることを特徴とする請求項１０記載の半導
体デバイスの製造方法。 - 【請求項１２】 りんは、８０キロ電子ボルトから１５
０キロ電子ボルトのエネルギーで埋込まれることを特徴
とする請求項１０記載の半導体デバイスの製造方法。 - 【請求項１３】 第２型ドープ剤およびマスクを用いて
ウエル領域を埋込む工程は、複数の埋没物を用いてｐウ
エル領域を埋込む工程からなることを特徴とする請求項
１記載の半導体デバイスの製造方法。 - 【請求項１４】 ドープ剤は、ｐ型ドープ剤であること
を特徴とする請求項１３記載の半導体デバイスの製造方
法。 - 【請求項１５】 ｐ型ドープ剤は、ホウ素であることを
特徴とする請求項１４記載の半導体デバイスの製造方
法。 - 【請求項１６】 基板上に薄い酸化物層を形成する工程
と、 酸化物層上に窒化ケイ素の層を形成する工程と、 窒化ケイ素の層を部分的にエッチングして、薄い酸化物
層の部分を露出させ、酸化物層の窒化ケイ素の層の残り
の部分が基板内の活性領域を画定するようにする工程
と、 薄い酸化物層の露出された部分にフィールド酸化物領域
を形成する工程と、 窒化ケイ素の層の残りの部分と薄い酸化物層を取り除い
て、基板の活性領域を露出させる工程と、 露出された活性領域に捨て酸化物層を生成する工程と、 ｎウエル埋込みのための領域を画定するように第１のマ
スクを形成する工程と、 ｐ＋埋込み層を埋込む工程と、 ｎウエル領域を埋込む工程と、 第１のマスクを取り除く工程と、 ｐウエル埋込みのための領域を画定するように第２のマ
スクを形成する工程と、 ｐウエル領域を埋込む工程とからなることを特徴とする
半導体デバイスの製造方法。 - 【請求項１７】 ｎウエルおよびｐウエル領域を埋込ん
だ後、 ポリシリコン・ゲートを画定する工程と、 厚フィールドデバイスおよびシリコン制御整流器のため
のソースおよびドレイン領域を形成する工程と、 シリコン制御整流器および厚フィールドデバイスを接続
するために相互連結を形成する工程とをさらに有するこ
とを特徴とする請求項１６記載の半導体デバイスの製造
方法。 - 【請求項１８】 ｐ＋埋込み層を埋込む工程は、約１３
０万電子ボルトから約２５０万電子ボルトの間のエネル
ギーレベルを用いてｐ＋埋込み層を埋込む工程からなる
ことを特徴とする請求項１６記載の半導体デバイスの製
造方法。 - 【請求項１９】 第１のマスクを形成する工程および第
２のマスクを形成する工程は、フォトレジスト・マスク
を用いて第１のマスクおよび第２のマスクを形成する工
程を含むことを特徴とする請求項１６記載の半導体デバ
イスの製造方法。 - 【請求項２０】 ｐウエル領域を埋込む工程は、浅いｐ
ウエル領域と逆行ｐウエル領域を埋込む工程からなるこ
とを特徴とする請求項１６記載の半導体デバイスの製造
方法。 - 【請求項２１】 ｎウエル領域を埋込む工程は、浅いｎ
ウエル領域と逆行ｎウエル領域を埋込む工程からなるこ
とを特徴とする請求項１６記載の半導体デバイスの製造
方法。 - 【請求項２２】 ｐ型ドープ剤は、ホウ素であることを
特徴とする請求項２１記載の半導体デバイスの製造方
法。
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|---|---|---|---|
| US08/651,018 | 1996-05-21 | ||
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