JPH1069798A - ヒューズ‐リフレッシュ回路 - Google Patents
ヒューズ‐リフレッシュ回路Info
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- JPH1069798A JPH1069798A JP9217049A JP21704997A JPH1069798A JP H1069798 A JPH1069798 A JP H1069798A JP 9217049 A JP9217049 A JP 9217049A JP 21704997 A JP21704997 A JP 21704997A JP H1069798 A JPH1069798 A JP H1069798A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 210000004556 brain Anatomy 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 102100031060 Clarin-1 Human genes 0.000 description 1
- 101000992973 Homo sapiens Clarin-1 Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 誤ったセット状態を容易に正すように構成さ
れているヒューズ‐リフレッシュ回路を提供する。 【解決手段】 電圧供給源のスイッチオン後にヒューズ
‐ラッチ回路１７、１９、５０、５６が少なくとも１つ
のリフレッシュ‐サイクル内でセット回路によりセット
される半導体メモリデバイスのためのヒューズ‐リフレ
ッシュ回路において、ヒューズ‐ラッチ回路１７、１
９、５０、５６のリフレッシュ‐サイクルの間にヒュー
ズ‐ラッチ回路１７、１９、５０、５６がパルスＣＬＲ
ＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳＰにより、ヒューズ‐ラ
ッチ回路１７、１９、５０、５６が評価され、また誤っ
てセットされたヒューズ‐ラッチ回路のみが新たに正し
くセットされるように駆動される。
れているヒューズ‐リフレッシュ回路を提供する。 【解決手段】 電圧供給源のスイッチオン後にヒューズ
‐ラッチ回路１７、１９、５０、５６が少なくとも１つ
のリフレッシュ‐サイクル内でセット回路によりセット
される半導体メモリデバイスのためのヒューズ‐リフレ
ッシュ回路において、ヒューズ‐ラッチ回路１７、１
９、５０、５６のリフレッシュ‐サイクルの間にヒュー
ズ‐ラッチ回路１７、１９、５０、５６がパルスＣＬＲ
ＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳＰにより、ヒューズ‐ラ
ッチ回路１７、１９、５０、５６が評価され、また誤っ
てセットされたヒューズ‐ラッチ回路のみが新たに正し
くセットされるように駆動される。
Description
【０００１】
【発明の属する技術分野】本発明は請求項１の前文によ
るヒューズ‐リフレッシュ回路に関する。
るヒューズ‐リフレッシュ回路に関する。
【０００２】
【従来の技術】ヒューズ‐リフレッシュ回路は公知のよ
うに特に半導体メモリデバイスにおける冗長性を保証す
るために使用される。すなわち、冗長性原理によれば半
導体メモリデバイスにおいて場合によってはエラーを有
するメモリセルが完全に動作するメモリセルにより置換
されなければならない。その際にヒューズ‐リフレッシ
ュ回路は、それに供給される論理信号に関係してその出
力端に、ヒューズが溶断されているかどうかに関係する
“０”または“１”である決められた論理状態を供給す
る装置をなす。ヒューズとは電気導体がスイッチオンま
たはセットされているか溶断されているかを意味する。
リフレッシュとは、“修復される”という点では、個々
のヒューズが半導体メモリデバイスのスイッチオンの際
にヒューズ‐ラッチ回路により検査されることを意味す
る。
うに特に半導体メモリデバイスにおける冗長性を保証す
るために使用される。すなわち、冗長性原理によれば半
導体メモリデバイスにおいて場合によってはエラーを有
するメモリセルが完全に動作するメモリセルにより置換
されなければならない。その際にヒューズ‐リフレッシ
ュ回路は、それに供給される論理信号に関係してその出
力端に、ヒューズが溶断されているかどうかに関係する
“０”または“１”である決められた論理状態を供給す
る装置をなす。ヒューズとは電気導体がスイッチオンま
たはセットされているか溶断されているかを意味する。
リフレッシュとは、“修復される”という点では、個々
のヒューズが半導体メモリデバイスのスイッチオンの際
にヒューズ‐ラッチ回路により検査されることを意味す
る。
【０００３】これを以下に、従来通常のヒューズ‐リフ
レッシュ回路を示す図２により一層詳細に説明する。
レッシュ回路を示す図２により一層詳細に説明する。
【０００４】たとえば１６ＭｂｉｔのＤＲＡＭのスイッ
チオンの際に、信号ＣＬＲＮに対する図２中には示され
ていないセット回路が約１Ｖの作動電圧の際に０Ｖの値
を有する電圧を供給する。続いて作動電圧がその後に約
２．７Ｖの値に達すると、信号ＣＬＲＮは同じく２．７
Ｖの値をとり、またその後に作動電圧のその後の経過に
従う。信号ＣＬＲＮはヒューズ‐リフレッシュ回路のｐ
‐ＭＯＳトランジスタまたはＦＥＴ１４に供給される。
負のしきい電圧を有するこのｐ‐ＭＯＳトランジスタ１
４は正のしきい電圧を有するｎ‐ＭＯＳトランジスタ１
６とヒューズ２０とに直列に接続されている。この直列
回路の後に、互いに逆の導電形のトランジスタ１７、１
９およびインバータ５０から成るヒューズ‐ラッチ回路
が接続されている。
チオンの際に、信号ＣＬＲＮに対する図２中には示され
ていないセット回路が約１Ｖの作動電圧の際に０Ｖの値
を有する電圧を供給する。続いて作動電圧がその後に約
２．７Ｖの値に達すると、信号ＣＬＲＮは同じく２．７
Ｖの値をとり、またその後に作動電圧のその後の経過に
従う。信号ＣＬＲＮはヒューズ‐リフレッシュ回路のｐ
‐ＭＯＳトランジスタまたはＦＥＴ１４に供給される。
負のしきい電圧を有するこのｐ‐ＭＯＳトランジスタ１
４は正のしきい電圧を有するｎ‐ＭＯＳトランジスタ１
６とヒューズ２０とに直列に接続されている。この直列
回路の後に、互いに逆の導電形のトランジスタ１７、１
９およびインバータ５０から成るヒューズ‐ラッチ回路
が接続されている。
【０００５】信号ＣＬＲＮによりそれが作動電圧ＶB に
達する以前に（図３参照）、ｐ‐ＭＯＳトランジスタ１
４を介してヒューズ‐ラッチ回路が、その入力端Ｄ１に
“１”が位置するように、すなわちＤ１＝“１”が成り
立つようにセットされる。
達する以前に（図３参照）、ｐ‐ＭＯＳトランジスタ１
４を介してヒューズ‐ラッチ回路が、その入力端Ｄ１に
“１”が位置するように、すなわちＤ１＝“１”が成り
立つようにセットされる。
【０００６】信号ＣＬＲＮが作動電圧に達した後に、Ｍ
ＯＳトランジスタ１６のゲートに供給されている信号Ｓ
ＥＴＰに対する（図示されていない）セット回路が、約
２０ｎｓの継続時間を有する電圧パルスを供給する。い
まヒューズが溶断されているならば、入力端Ｄ１は
“１”にセットされた状態にとどまる。しかしヒューズ
が溶断されていないならば、ヒューズ‐ラッチ回路はＤ
１＝“０”が成り立つようにセットされる。Ｄ１の状
態、アドレス信号ＡＯおよびブレイン信号ＢＲＡＩＮに
関係して、その場合にはヒューズ‐リフレッシュ回路の
出力端３０に“０”または“１”が生ずる。
ＯＳトランジスタ１６のゲートに供給されている信号Ｓ
ＥＴＰに対する（図示されていない）セット回路が、約
２０ｎｓの継続時間を有する電圧パルスを供給する。い
まヒューズが溶断されているならば、入力端Ｄ１は
“１”にセットされた状態にとどまる。しかしヒューズ
が溶断されていないならば、ヒューズ‐ラッチ回路はＤ
１＝“０”が成り立つようにセットされる。Ｄ１の状
態、アドレス信号ＡＯおよびブレイン信号ＢＲＡＩＮに
関係して、その場合にはヒューズ‐リフレッシュ回路の
出力端３０に“０”または“１”が生ずる。
【０００７】インバータ５０と出力端３０との間にイン
バータ５１、５２から成る２段のインバータ回路とＭＯ
Ｓトランジスタ２５、２６、２７および２８から成る直
列回路とが設けられており、その際にＭＯＳトランジス
タ２５、２６はＭＯＳトランジスタ１４または１７と等
しい導電形を有し、またＭＯＳトランジスタ２７、２８
はＭＯＳトランジスタ１６または１９と等しい導電形を
有する。ＭＯＳトランジスタ２５のゲートはその際にＭ
ＯＳトランジスタ２６のソースまたはドレインに接続さ
れており、そのゲートはＭＯＳトランジスタ２７のゲー
トに接続されている。トランジスタ２７のソースまたは
ドレインは同様にＭＯＳトランジスタ２８のゲートに接
続されている。ＭＯＳトランジスタ２８のソースまたは
ドレインはＭＯＳトランジスタ１４と等しい導電形であ
るＭＯＳトランジスタ１０、１１のソースまたはドレイ
ンに接続されている。ＭＯＳトランジスタ１０のゲート
およびこれに対して直列に位置しているＭＯＳトランジ
スタ９のゲートにはアドレス信号ＡＯが供給されてお
り、他方においてトランジスタ１１およびＭＯＳトラン
ジスタ８のゲート端子には信号ＢＲＡＩＮが与えられて
いる。
バータ５１、５２から成る２段のインバータ回路とＭＯ
Ｓトランジスタ２５、２６、２７および２８から成る直
列回路とが設けられており、その際にＭＯＳトランジス
タ２５、２６はＭＯＳトランジスタ１４または１７と等
しい導電形を有し、またＭＯＳトランジスタ２７、２８
はＭＯＳトランジスタ１６または１９と等しい導電形を
有する。ＭＯＳトランジスタ２５のゲートはその際にＭ
ＯＳトランジスタ２６のソースまたはドレインに接続さ
れており、そのゲートはＭＯＳトランジスタ２７のゲー
トに接続されている。トランジスタ２７のソースまたは
ドレインは同様にＭＯＳトランジスタ２８のゲートに接
続されている。ＭＯＳトランジスタ２８のソースまたは
ドレインはＭＯＳトランジスタ１４と等しい導電形であ
るＭＯＳトランジスタ１０、１１のソースまたはドレイ
ンに接続されている。ＭＯＳトランジスタ１０のゲート
およびこれに対して直列に位置しているＭＯＳトランジ
スタ９のゲートにはアドレス信号ＡＯが供給されてお
り、他方においてトランジスタ１１およびＭＯＳトラン
ジスタ８のゲート端子には信号ＢＲＡＩＮが与えられて
いる。
【０００８】個々の場合に説明が困難な理由から、図２
の既存のヒューズ‐リフレッシュ回路ではヒューズ‐ラ
ッチ回路が誤ってセットされた結果としての問題が生ず
る。換言すれば、ヒューズ‐ラッチ回路が誤ってセット
された際には、信号Ｄ１がたとえば、値“０”を有する
べきであったとしても、値“１”を有する。その結果出
力端３０には“正しい状態”とは逆の状態が生ずる。
の既存のヒューズ‐リフレッシュ回路ではヒューズ‐ラ
ッチ回路が誤ってセットされた結果としての問題が生ず
る。換言すれば、ヒューズ‐ラッチ回路が誤ってセット
された際には、信号Ｄ１がたとえば、値“０”を有する
べきであったとしても、値“１”を有する。その結果出
力端３０には“正しい状態”とは逆の状態が生ずる。
【０００９】ヒューズ‐ラッチ回路がこのように誤って
セットされる原因としては、非常に急峻な電圧エッジに
よるスイッチオンの際の約１Ｖへの部分的な電圧低下ま
たはたとえば１００ｋΩの残留抵抗を有するヒューズの
完全でない溶断が考えられる。
セットされる原因としては、非常に急峻な電圧エッジに
よるスイッチオンの際の約１Ｖへの部分的な電圧低下ま
たはたとえば１００ｋΩの残留抵抗を有するヒューズの
完全でない溶断が考えられる。
【００１０】１６ＭｂｉｔのＤＲＡＭは約２０００のヒ
ューズを有するので、誤ってセットされたヒューズ‐ラ
ッチ回路の存否は広範囲な調査を必要とし、それにもか
かわらず生じた誤りのメカニズムを常に絶対的に明らか
にすることはできない。これらの調査は、半導体メモリ
デバイスを廃棄し、誤ってセットされたヒューズ‐リフ
レッシュ回路を修復しようとしないほうがしばしば目的
にかなっているほどに広範囲であり得る。もちろんこの
ような過程はいずれにしても望ましくない。
ューズを有するので、誤ってセットされたヒューズ‐ラ
ッチ回路の存否は広範囲な調査を必要とし、それにもか
かわらず生じた誤りのメカニズムを常に絶対的に明らか
にすることはできない。これらの調査は、半導体メモリ
デバイスを廃棄し、誤ってセットされたヒューズ‐リフ
レッシュ回路を修復しようとしないほうがしばしば目的
にかなっているほどに広範囲であり得る。もちろんこの
ような過程はいずれにしても望ましくない。
【００１１】
【発明が解決しようとする課題】従って本発明の課題
は、誤ったセット状態を容易に補正するように構成され
ているヒューズ‐リフレッシュ回路を提供することにあ
る。
は、誤ったセット状態を容易に補正するように構成され
ているヒューズ‐リフレッシュ回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項１の前文によるヒューズ‐リフレッシュ回
路において、その特徴部分に含まれている構成により解
決される。本発明の有利な実施態様は特に従属請求項に
記載されている。
れば、請求項１の前文によるヒューズ‐リフレッシュ回
路において、その特徴部分に含まれている構成により解
決される。本発明の有利な実施態様は特に従属請求項に
記載されている。
【００１３】本発明によるヒューズ‐リフレッシュ回路
で重要なことは、誤ってセットされた状態だけが補正さ
れ、またどの場合にも新たなセットが行われることはな
いということである。換言すれば、半導体メモリデバイ
ス内で誤ってセットされたヒューズ‐ラッチ回路のみが
新たにセットされ、他方において正しくセットされたヒ
ューズ‐ラッチ回路はリフレッシュ‐サイクルの際に新
たにセットされる必要はない。それにより電流も節減さ
れることは明らかである。
で重要なことは、誤ってセットされた状態だけが補正さ
れ、またどの場合にも新たなセットが行われることはな
いということである。換言すれば、半導体メモリデバイ
ス内で誤ってセットされたヒューズ‐ラッチ回路のみが
新たにセットされ、他方において正しくセットされたヒ
ューズ‐ラッチ回路はリフレッシュ‐サイクルの際に新
たにセットされる必要はない。それにより電流も節減さ
れることは明らかである。
【００１４】本発明によるヒューズ‐リフレッシュ回路
には、後で一層詳細に説明されるように、最後にパルス
ＣＬＲＮまたはＳＥＴＰの遅延および反転により得られ
ている特別な形態のパルスが供給される。さらに、ヒュ
ーズ‐ラッチ回路の両ＭＯＳトランジスタの直列回路が
完全に新しい仕方で追加的なＭＯＳトランジスタにより
拡張され、それによってヒューズ‐ラッチ回路のセット
状態を補正することが可能にされる。
には、後で一層詳細に説明されるように、最後にパルス
ＣＬＲＮまたはＳＥＴＰの遅延および反転により得られ
ている特別な形態のパルスが供給される。さらに、ヒュ
ーズ‐ラッチ回路の両ＭＯＳトランジスタの直列回路が
完全に新しい仕方で追加的なＭＯＳトランジスタにより
拡張され、それによってヒューズ‐ラッチ回路のセット
状態を補正することが可能にされる。
【００１５】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【００１６】図２は既にこの明細書の冒頭に説明されて
いる。図２中に使用されている部分と等しい部分を示す
符号は以下の図面中にも使用される。
いる。図２中に使用されている部分と等しい部分を示す
符号は以下の図面中にも使用される。
【００１７】図１はヒューズ‐セット回路ＦＲＴＲＥＩ
Ｂを示す。この回路は特別な信号またはパルスＣＬＲＮ
ＸおよびＳＥＴＰＸを供給する。これらはその後に本発
明によるヒューズ‐リフレッシュ回路に図２の従来通常
のヒューズ‐リフレッシュ回路の信号ＣＬＲＮおよびＳ
ＥＴＰの代わりに供給されている。
Ｂを示す。この回路は特別な信号またはパルスＣＬＲＮ
ＸおよびＳＥＴＰＸを供給する。これらはその後に本発
明によるヒューズ‐リフレッシュ回路に図２の従来通常
のヒューズ‐リフレッシュ回路の信号ＣＬＲＮおよびＳ
ＥＴＰの代わりに供給されている。
【００１８】図１のヒューズ‐セット回路の入力信号Ｃ
ＬＲＤＮおよびＳＥＴＤＰはセット回路の遅延させられ
た信号ＣＬＲＮおよびＳＥＴＰであり、またヒューズ‐
セット回路により原理的に能動的に信号ＣＬＲＮＸおよ
びＳＥＴＰＸに通過接続され、それらの経過は後で図５
により一層詳細に説明される。信号ＣＬＲＮＸおよびＳ
ＥＴＰＸにによりその後に本発明によるヒューズ‐リフ
レッシュ回路のヒューズ‐ラッチ回路は、先に図２によ
り従来のヒューズ‐リフレッシュ回路に対して説明した
仕方と類似の仕方でセットされる。
ＬＲＤＮおよびＳＥＴＤＰはセット回路の遅延させられ
た信号ＣＬＲＮおよびＳＥＴＰであり、またヒューズ‐
セット回路により原理的に能動的に信号ＣＬＲＮＸおよ
びＳＥＴＰＸに通過接続され、それらの経過は後で図５
により一層詳細に説明される。信号ＣＬＲＮＸおよびＳ
ＥＴＰＸにによりその後に本発明によるヒューズ‐リフ
レッシュ回路のヒューズ‐ラッチ回路は、先に図２によ
り従来のヒューズ‐リフレッシュ回路に対して説明した
仕方と類似の仕方でセットされる。
【００１９】重要なことは、信号ＣＬＲＮＸおよびＳＥ
ＴＰＸがほぼ後で図５により説明される経過を有するこ
とである。図１は単に、どのようにこれらの信号ＣＬＲ
ＮＸおよびＳＥＴＰＸが信号ＣＯＵＮ、ＣＬＲＤＮおよ
びＳＥＴＤＰから得られるかの一例を示す。もちろん、
所望の経過を有する信号ＣＬＲＮＸおよびＳＥＴＰＸを
信号ＣＬＲＤＮおよびＳＥＴＤＰから発生するために他
の回路装置を利用することも可能である。
ＴＰＸがほぼ後で図５により説明される経過を有するこ
とである。図１は単に、どのようにこれらの信号ＣＬＲ
ＮＸおよびＳＥＴＰＸが信号ＣＯＵＮ、ＣＬＲＤＮおよ
びＳＥＴＤＰから得られるかの一例を示す。もちろん、
所望の経過を有する信号ＣＬＲＮＸおよびＳＥＴＰＸを
信号ＣＬＲＤＮおよびＳＥＴＤＰから発生するために他
の回路装置を利用することも可能である。
【００２０】詳細には、図１のヒューズ‐セット回路に
おける信号ＣＬＲＤＮが先ず３つのインバータ４５、４
４および４０から成る直列回路に供給される。インバー
タ４０の出力端は、ＭＯＳトランジスタ３３に対して直
列に接続されているＭＯＳトランジスタ３４のゲートに
接続されている。さらに、インバータ４４と４０との間
の接続点が、同様にＭＯＳトランジスタ４１に対して直
列に設けられているＭＯＳトランジスタ２４のゲートに
接続されている。ＭＯＳトランジスタ４１のゲートおよ
びＭＯＳトランジスタ３４のゲートにはインバータ４０
の出力信号が与えられており、この出力信号はＭＯＳト
ランジスタ７５を介してＭＯＳトランジスタ３３のゲー
トにも供給されている。ＭＯＳトランジスタ２４と４１
との間の接続点はＭＯＳトランジスタ７０のゲートと接
続されている。このＭＯＳトランジスタ７０は同様にＭ
ＯＳトランジスタ７１に対して直列に設けられており、
そのゲートはインバータ３７、３９を介してカウントパ
ルスＣＯＵＮを与えられている。パルスＳＥＴＤＰはイ
ンバータ４８、４９を介してノアゲート３１に供給され
ており、その他方の入力端はＭＯＳトランジスタ７１の
ゲートまたはインバータ３９の出力端に接続されてい
る。ノアゲート３１の出力端には、パルスＳＥＴＰＸを
供給するインバータ２９が設けられている。カウントパ
ルスＣＯＵＮはさらに、ＭＯＳトランジスタ３８に対し
て直列に接続されているＭＯＳトランジスタ３６のゲー
トに供給されている。ＭＯＳトランジスタ３８のゲート
とインバータ３７の出力端が接続されている。ＭＯＳト
ランジスタ３８のソースまたはドレインはトランジスタ
３３、２４および７０のソースまたはドレインに接続さ
れており、他方においてＭＯＳトランジスタ３６のソー
スまたはドレインはＭＯＳトランジスタ７５のソースま
たはドレインおよびＭＯＳトランジスタ３４のゲートに
接続されている。
おける信号ＣＬＲＤＮが先ず３つのインバータ４５、４
４および４０から成る直列回路に供給される。インバー
タ４０の出力端は、ＭＯＳトランジスタ３３に対して直
列に接続されているＭＯＳトランジスタ３４のゲートに
接続されている。さらに、インバータ４４と４０との間
の接続点が、同様にＭＯＳトランジスタ４１に対して直
列に設けられているＭＯＳトランジスタ２４のゲートに
接続されている。ＭＯＳトランジスタ４１のゲートおよ
びＭＯＳトランジスタ３４のゲートにはインバータ４０
の出力信号が与えられており、この出力信号はＭＯＳト
ランジスタ７５を介してＭＯＳトランジスタ３３のゲー
トにも供給されている。ＭＯＳトランジスタ２４と４１
との間の接続点はＭＯＳトランジスタ７０のゲートと接
続されている。このＭＯＳトランジスタ７０は同様にＭ
ＯＳトランジスタ７１に対して直列に設けられており、
そのゲートはインバータ３７、３９を介してカウントパ
ルスＣＯＵＮを与えられている。パルスＳＥＴＤＰはイ
ンバータ４８、４９を介してノアゲート３１に供給され
ており、その他方の入力端はＭＯＳトランジスタ７１の
ゲートまたはインバータ３９の出力端に接続されてい
る。ノアゲート３１の出力端には、パルスＳＥＴＰＸを
供給するインバータ２９が設けられている。カウントパ
ルスＣＯＵＮはさらに、ＭＯＳトランジスタ３８に対し
て直列に接続されているＭＯＳトランジスタ３６のゲー
トに供給されている。ＭＯＳトランジスタ３８のゲート
とインバータ３７の出力端が接続されている。ＭＯＳト
ランジスタ３８のソースまたはドレインはトランジスタ
３３、２４および７０のソースまたはドレインに接続さ
れており、他方においてＭＯＳトランジスタ３６のソー
スまたはドレインはＭＯＳトランジスタ７５のソースま
たはドレインおよびＭＯＳトランジスタ３４のゲートに
接続されている。
【００２１】ＭＯＳトランジスタ３６、３８、３３、２
４、４１および７０は１つの導電形を有し、他方におい
てＭＯＳトランジスタ７５、３４および７１はそれとは
逆の導電形を有する。
４、４１および７０は１つの導電形を有し、他方におい
てＭＯＳトランジスタ７５、３４および７１はそれとは
逆の導電形を有する。
【００２２】示されている経過（後で図５との関連で説
明する）を有する信号ＣＬＲＮＸおよびＳＥＴＰＸが得
られさえすれば、既に述べたように、変形可能な図１の
ＦＲＴＲＥＩＢ回路の後に、図４中に構成の概要を示さ
れている本発明によるヒューズ‐リフレッシュ回路が接
続されている。
明する）を有する信号ＣＬＲＮＸおよびＳＥＴＰＸが得
られさえすれば、既に述べたように、変形可能な図１の
ＦＲＴＲＥＩＢ回路の後に、図４中に構成の概要を示さ
れている本発明によるヒューズ‐リフレッシュ回路が接
続されている。
【００２３】図４の回路が図１の回路と相違する点は、
ＭＯＳトランジスタ１９と等しい導電形を有するＭＯＳ
トランジスタ５６がこのＭＯＳトランジスタ１９に対し
て直列に設けられていることである。このＭＯＳトラン
ジスタ５６のゲートにはパルスＳＥＴＰＳＰが与えられ
ている。
ＭＯＳトランジスタ１９と等しい導電形を有するＭＯＳ
トランジスタ５６がこのＭＯＳトランジスタ１９に対し
て直列に設けられていることである。このＭＯＳトラン
ジスタ５６のゲートにはパルスＳＥＴＰＳＰが与えられ
ている。
【００２４】作動中、ＭＯＳトランジスタ１７、１９、
５６およびインバータ５０から成るヒューズ‐ラッチ回
路が、すなわち信号Ｄ１が半導体メモリデバイスのスイ
ッチオンの後に先ず図２により先に説明した仕方と等し
い仕方でセットされる。その後に、たとえば仕様に従っ
て１６ＭｂｉｔのＤＲＡＭのスイッチオンの後に規定さ
れている最初の８つのＲＡＳサイクルの間に、モジュー
ルの申し分のない機能が保証される前に、また行アドレ
スが入力または“ラッチイン”されるその側縁におい
て、信号ＣＯＵＮ（図１参照）に対する２つのヒューズ
‐リフレッシュ‐パルスが発生される。いま図５から明
らかなように、パルスＣＯＵＮは遅延により、誤ってた
とえば“１”にセットされたヒューズ‐ラッチ回路を
“０”にセットする（パルスＤ１（ＦＵＳＥＸ）参照）
ＳＥＴＰＸパルスを発生する。同時に、図４のヒューズ
‐リフレッシュ回路に供給された信号ＣＬＲＮＸは、ト
ランジスタ７１（図１参照）により設定可能な定められ
た電圧だけ下げられる。それによりトランジスタ１４
（図４参照）が若干導通状態にされ、従ってトランジス
タ１４、１６およびヒューズ２０の抵抗から成る分圧器
が形成される。いまヒューズの抵抗が約５０ｋΩよりも
大きいと、すなわちヒューズが溶断していると、ＭＯＳ
トランジスタ１４、１６およびヒューズ２０から成る分
圧器は、誤って“０”にセットされたヒューズ‐ラッチ
回路が“１”にセットされる（信号Ｄ１（ＦＵＳＥＹ）
参照）ように設定されている。このことは、１００ｋΩ
のヒューズの抵抗、約５０ｋΩのＭＯＳトランジスタ１
４の抵抗値ならびに５ｋΩのＭＯＳトランジスタ１６の
抵抗値において信号Ｄ１が約２．５Ｖに移行し、このこ
とがインバータ５０を反転させ、従ってＤ2 ＝０がイン
バータ５０の出力端に存在し、それによりトランジスタ
１７が導通状態に制御されることに帰せられる。それに
よってトランジスタ１４と１６との間の節点は約３．５
Ｖの全作動電圧を与えられ、従って信号Ｄ1 が正しく値
“１”にセットされる。
５６およびインバータ５０から成るヒューズ‐ラッチ回
路が、すなわち信号Ｄ１が半導体メモリデバイスのスイ
ッチオンの後に先ず図２により先に説明した仕方と等し
い仕方でセットされる。その後に、たとえば仕様に従っ
て１６ＭｂｉｔのＤＲＡＭのスイッチオンの後に規定さ
れている最初の８つのＲＡＳサイクルの間に、モジュー
ルの申し分のない機能が保証される前に、また行アドレ
スが入力または“ラッチイン”されるその側縁におい
て、信号ＣＯＵＮ（図１参照）に対する２つのヒューズ
‐リフレッシュ‐パルスが発生される。いま図５から明
らかなように、パルスＣＯＵＮは遅延により、誤ってた
とえば“１”にセットされたヒューズ‐ラッチ回路を
“０”にセットする（パルスＤ１（ＦＵＳＥＸ）参照）
ＳＥＴＰＸパルスを発生する。同時に、図４のヒューズ
‐リフレッシュ回路に供給された信号ＣＬＲＮＸは、ト
ランジスタ７１（図１参照）により設定可能な定められ
た電圧だけ下げられる。それによりトランジスタ１４
（図４参照）が若干導通状態にされ、従ってトランジス
タ１４、１６およびヒューズ２０の抵抗から成る分圧器
が形成される。いまヒューズの抵抗が約５０ｋΩよりも
大きいと、すなわちヒューズが溶断していると、ＭＯＳ
トランジスタ１４、１６およびヒューズ２０から成る分
圧器は、誤って“０”にセットされたヒューズ‐ラッチ
回路が“１”にセットされる（信号Ｄ１（ＦＵＳＥＹ）
参照）ように設定されている。このことは、１００ｋΩ
のヒューズの抵抗、約５０ｋΩのＭＯＳトランジスタ１
４の抵抗値ならびに５ｋΩのＭＯＳトランジスタ１６の
抵抗値において信号Ｄ１が約２．５Ｖに移行し、このこ
とがインバータ５０を反転させ、従ってＤ2 ＝０がイン
バータ５０の出力端に存在し、それによりトランジスタ
１７が導通状態に制御されることに帰せられる。それに
よってトランジスタ１４と１６との間の節点は約３．５
Ｖの全作動電圧を与えられ、従って信号Ｄ1 が正しく値
“１”にセットされる。
【００２５】ＭＯＳトランジスタ５６のゲートに供給さ
れている信号ＳＥＴＰＳＰは３段のインバータ連鎖回路
により信号ＳＥＴＰＸから発生され、またトランジスタ
５６を遮断する。この遮断は、さもなければ上記の分圧
器原理が所望の仕方で動作しないであろうから、必要で
ある。状態Ｄ1 ＝０に対しては状態Ｄ2 ＝１が成り立つ
であろうし、またトランジスタ１９が導通している際に
はヒューズ２０は短絡されているであろう。しかし、ヒ
ューズ２０が溶断しておらず、また信号Ｄ1 が正しく
“０”にセットされているならば、信号Ｄ1 は“０”に
セットされた状態にとどまる。なぜならば、上記の分圧
器内でヒューズ２０の抵抗が小さく、このことが電圧降
下に対しても当てはまるからである。
れている信号ＳＥＴＰＳＰは３段のインバータ連鎖回路
により信号ＳＥＴＰＸから発生され、またトランジスタ
５６を遮断する。この遮断は、さもなければ上記の分圧
器原理が所望の仕方で動作しないであろうから、必要で
ある。状態Ｄ1 ＝０に対しては状態Ｄ2 ＝１が成り立つ
であろうし、またトランジスタ１９が導通している際に
はヒューズ２０は短絡されているであろう。しかし、ヒ
ューズ２０が溶断しておらず、また信号Ｄ1 が正しく
“０”にセットされているならば、信号Ｄ1 は“０”に
セットされた状態にとどまる。なぜならば、上記の分圧
器内でヒューズ２０の抵抗が小さく、このことが電圧降
下に対しても当てはまるからである。
【００２６】トランジスタ７１（図１参照）の幅の増大
により、５０ｋΩよりも小さいたとえば３０ｋΩの抵抗
値を有するヒューズがヒューズ‐リフレッシュ作動の際
になお溶断として認識されることが達成され得る。しか
しながら、パルスＣＬＲＮＸのより強い低下は電流消費
を増大させるであろう。
により、５０ｋΩよりも小さいたとえば３０ｋΩの抵抗
値を有するヒューズがヒューズ‐リフレッシュ作動の際
になお溶断として認識されることが達成され得る。しか
しながら、パルスＣＬＲＮＸのより強い低下は電流消費
を増大させるであろう。
【００２７】図５に信号ＣＯＵＮ、ＳＥＴＰＸ、ＳＥＴ
ＰＳＰ、ＣＬＲＮＸおよびＤ１（ＦＵＳＥＸ）ならびに
Ｄ１（ＦＵＳＥＹ）の関連が示されており、その際に横
軸には半導体メモリデバイスのスイッチオン後の時間ｔ
がｎｓで、また縦軸には電圧がｍＶでとられている。
ＰＳＰ、ＣＬＲＮＸおよびＤ１（ＦＵＳＥＸ）ならびに
Ｄ１（ＦＵＳＥＹ）の関連が示されており、その際に横
軸には半導体メモリデバイスのスイッチオン後の時間ｔ
がｎｓで、また縦軸には電圧がｍＶでとられている。
【００２８】図６は１６ＭｂｉｔのＤＲＡＭの平面図を
示し、その際にこの半導体メモリデバイス上のどこにヒ
ューズ‐セット回路ＦＲＴＲＥＩＢおよびヒューズ‐リ
フレッシュ回路６０を設けるべきかが示されている。
示し、その際にこの半導体メモリデバイス上のどこにヒ
ューズ‐セット回路ＦＲＴＲＥＩＢおよびヒューズ‐リ
フレッシュ回路６０を設けるべきかが示されている。
【００２９】カウントまたはヒューズ‐リフレッシュ‐
レリーズパルスＣＯＵＮの発生は半導体メモリデバイス
のバス範囲と接続されている回路ＦＲＳＴＥＰ４により
行われる。半導体メモリデバイスのスイッチオン後の最
初の８つのＲＡＳサイクルの間にこの回路ＦＲＳＴＥＰ
４は各ＲＡＳサイクルに対してそれぞれヒューズ‐リフ
レッシュ‐パルス、すなわちカウントパルスＣＯＵＮか
ら得られている概要を示されている４つの信号ＣＢＵ
０、ＣＢＵ１、ＣＢＵ２およびＣＢＵ３の１つを供給す
る。すなわち、ヒューズ‐リフレッシュ作動が可能なか
ぎりわずかな消費電流で行われるように、１６Ｍｂｉｔ
のＤＲＡＭにおいてそれぞれヒューズの四分の一のみが
“リフレッシュ”される。モジュールの第１の四分の一
に対するＣＯＵＮ信号はＣＢＵ０と呼ばれ、第２の四分
の一に対するＣＯＵＮ信号はＣＢＵ１と呼ばれる（以下
同様）。すなわち最初の８つのＲＡＳサイクルの間にＲ
ＡＳサイクルあたり象限ＱＵＡＤ、すなわち範囲ＴＥＥ
ＴＨの上側の半象限および範囲ＴＥＥＴＨの下側の半象
限のヒューズ‐リフレッシュ回路６０が“更新”または
“リフレッシュ”される。
レリーズパルスＣＯＵＮの発生は半導体メモリデバイス
のバス範囲と接続されている回路ＦＲＳＴＥＰ４により
行われる。半導体メモリデバイスのスイッチオン後の最
初の８つのＲＡＳサイクルの間にこの回路ＦＲＳＴＥＰ
４は各ＲＡＳサイクルに対してそれぞれヒューズ‐リフ
レッシュ‐パルス、すなわちカウントパルスＣＯＵＮか
ら得られている概要を示されている４つの信号ＣＢＵ
０、ＣＢＵ１、ＣＢＵ２およびＣＢＵ３の１つを供給す
る。すなわち、ヒューズ‐リフレッシュ作動が可能なか
ぎりわずかな消費電流で行われるように、１６Ｍｂｉｔ
のＤＲＡＭにおいてそれぞれヒューズの四分の一のみが
“リフレッシュ”される。モジュールの第１の四分の一
に対するＣＯＵＮ信号はＣＢＵ０と呼ばれ、第２の四分
の一に対するＣＯＵＮ信号はＣＢＵ１と呼ばれる（以下
同様）。すなわち最初の８つのＲＡＳサイクルの間にＲ
ＡＳサイクルあたり象限ＱＵＡＤ、すなわち範囲ＴＥＥ
ＴＨの上側の半象限および範囲ＴＥＥＴＨの下側の半象
限のヒューズ‐リフレッシュ回路６０が“更新”または
“リフレッシュ”される。
【００３０】ＴＥＥＴＨ範囲内の回路ＦＺＧＰＬも信号
ＣＢＵ０の間にヒューズ‐リフレッシュ‐パルスを与え
られる。
ＣＢＵ０の間にヒューズ‐リフレッシュ‐パルスを与え
られる。
【００３１】遅くとも半導体メモリデバイスの各スイッ
チオン後の最初の８つのＲＡＳサイクルの後に、すべて
のヒューズ‐ラッチ回路が正しくセットされているべき
であろう。いまヒューズ‐リフレッシュ作動による電流
消費を低く保つため、ＦＲＳＴＰ４回路は最初の８つの
ＲＡＳサイクルの後に各３２のＲＡＳサイクルに対して
１つのヒューズ‐リフレッシュ‐パルスまたは各１６ま
たは８つまたは４つのＲＡＳサイクルに対して１つのヒ
ューズ‐リフレッシュ‐パルスのみを供給し、これは２
つのヒューズ‐ポリシリコン‐ブリッジＦＺＳＴＲ４、
ＦＺＳＴＲ５（図示せず）を介してプログラミング可能
である。
チオン後の最初の８つのＲＡＳサイクルの後に、すべて
のヒューズ‐ラッチ回路が正しくセットされているべき
であろう。いまヒューズ‐リフレッシュ作動による電流
消費を低く保つため、ＦＲＳＴＰ４回路は最初の８つの
ＲＡＳサイクルの後に各３２のＲＡＳサイクルに対して
１つのヒューズ‐リフレッシュ‐パルスまたは各１６ま
たは８つまたは４つのＲＡＳサイクルに対して１つのヒ
ューズ‐リフレッシュ‐パルスのみを供給し、これは２
つのヒューズ‐ポリシリコン‐ブリッジＦＺＳＴＲ４、
ＦＺＳＴＲ５（図示せず）を介してプログラミング可能
である。
【００３２】ヒューズ‐リフレッシュ頻度は下記の表に
示されている。
示されている。
【００３３】
【表１】 ＦＺＳＴＲ４ ＦＺＳＴＲ５ ヒューズ‐リフレッシュ頻度 ヒューズ ヒューズ 溶断されてい 溶断されてい 各３２のＲＡＳサイクルに対して１つのヒ ない ない ューズ‐リフレッシュ‐パルス。すなわち 特定の冗長ヒューズが１２８のＲＡＳサイ クル内で１回リフレッシュされる。デフォ ルト‐設定。 溶断されてい 溶断されてい 各１６のＲＡＳサイクルに対してヒューズ る ない ‐リフレッシュ‐パルス。 溶断されてい 溶断されてい 各８つのＲＡＳサイクルに対して１つのヒ ない る ューズ‐リフレッシュ‐パルス。 溶断されてい 溶断されてい 各４つのＲＡＳサイクルに対して１つのヒ る る ューズ‐リフレッシュ‐パルス。すなわち 特定の冗長ヒューズが１６のＲＡＳサイク ル内で１回リフレッシュされる。
【００３４】個々の象限の間を区別するため図６には、
信号に対応付けられておりなかんずく範囲ＳＰＩＮＥお
よびＲＩＢ内におかれているバスが付加数字を付けられ
ている。たとえばヒューズ‐リフレッシュ回路の右上に
導かれる信号ＣＬＲＮまたはＣＬＲＮＫに対するバスは
“ＣＬＲＮ１”により示されている。類似のことが信号
“ＳＥＴＰ１”に対するバスに対しても当てはまる。
信号に対応付けられておりなかんずく範囲ＳＰＩＮＥお
よびＲＩＢ内におかれているバスが付加数字を付けられ
ている。たとえばヒューズ‐リフレッシュ回路の右上に
導かれる信号ＣＬＲＮまたはＣＬＲＮＫに対するバスは
“ＣＬＲＮ１”により示されている。類似のことが信号
“ＳＥＴＰ１”に対するバスに対しても当てはまる。
【００３５】ヒューズ‐リフレッシュ‐パルスは、ＴＲ
ＡＳＰ信号が“１”から“０”に移行した後に、約７ｎ
ｓの間発生される。しかしもちろんここで他の時間制御
も可能である。
ＡＳＰ信号が“１”から“０”に移行した後に、約７ｎ
ｓの間発生される。しかしもちろんここで他の時間制御
も可能である。
【００３６】正しくセットされたヒューズ‐ラッチ回路
が新たにセットされず、また電流消費が小さい特徴を有
する本発明によるヒューズ‐リフレッシュ回路は、ＤＲ
ＡＭだけでなくたとえば固定値メモリまたはＲＯＭにも
使用できる。
が新たにセットされず、また電流消費が小さい特徴を有
する本発明によるヒューズ‐リフレッシュ回路は、ＤＲ
ＡＭだけでなくたとえば固定値メモリまたはＲＯＭにも
使用できる。
【００３７】本発明によるヒューズ‐リフレッシュ回路
ではこれに信号ＣＯＵＮ、ＣＬＲＤＮ、ＳＥＴＤＰから
回路ＦＲＴＲＥＩＢ内で発生される特別にスイッチング
される信号が供給される。信号ＣＬＲＤＮおよびＳＥＴ
ＤＰは遅延された信号ＣＬＲＮまたはＳＥＴＰ（図３参
照）であり、これらは変更なしに回路ＦＲＴＲＥＩＢを
通過させられ、また信号ＣＬＲＮＸまたはＳＥＴＰＸと
なる。これらの信号によりヒューズ‐ラッチ回路は作動
電圧の印加後に通常の仕方でセットされる。ヒューズ‐
リフレッシュ作動が、続いて、回路ＦＲＴＲＥＩＢを用
いて特別に形成された信号ＣＬＲＮＸおよびＳＥＴＰＸ
（図５参照）を発生する信号ＣＯＵＮにより実行され
る。
ではこれに信号ＣＯＵＮ、ＣＬＲＤＮ、ＳＥＴＤＰから
回路ＦＲＴＲＥＩＢ内で発生される特別にスイッチング
される信号が供給される。信号ＣＬＲＤＮおよびＳＥＴ
ＤＰは遅延された信号ＣＬＲＮまたはＳＥＴＰ（図３参
照）であり、これらは変更なしに回路ＦＲＴＲＥＩＢを
通過させられ、また信号ＣＬＲＮＸまたはＳＥＴＰＸと
なる。これらの信号によりヒューズ‐ラッチ回路は作動
電圧の印加後に通常の仕方でセットされる。ヒューズ‐
リフレッシュ作動が、続いて、回路ＦＲＴＲＥＩＢを用
いて特別に形成された信号ＣＬＲＮＸおよびＳＥＴＰＸ
（図５参照）を発生する信号ＣＯＵＮにより実行され
る。
【図１】本発明によるヒューズ‐セット回路の結線図。
【図２】従来通常のヒューズ‐リフレッシュ回路の結線
図。
図。
【図３】図２の回路における信号経過を示すダイアグラ
ム。
ム。
【図４】本発明によるヒューズ‐リフレッシュ回路の結
線図。
線図。
【図５】個々のヒューズ‐リフレッシュ信号の経過を示
すダイアグラム。
すダイアグラム。
【図６】１６ＭｂｉｔのＤＲＡＭ内のヒューズ‐リフレ
ッシュ回路の平面図。
ッシュ回路の平面図。
１４ 第４のＭＯＳトランジスタ １６ 第５のＭＯＳトランジスタ １７ 第１のＭＯＳトランジスタ １９ 第２のＭＯＳトランジスタ ２０ ヒューズ ２９ インバータ ３１ ノアゲート ３７、３９、５０ インバータ ５６ 第３のＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ノルベルト ウイルト ドイツ連邦共和国 85716 ウンターシユ ライスハイム ミストラルシユトラーセ ４
Claims (9)
- 【請求項１】 電圧供給源のスイッチオン後にヒューズ
‐ラッチ回路が少なくとも１つのリフレッシュ‐サイク
ル内でセット回路（図１）によりセットされる半導体メ
モリデバイスのためのヒューズ‐リフレッシュ回路にお
いて、ヒューズ‐ラッチ回路（１７、１９、５０、５
６）のリフレッシュ‐サイクルの間にセット回路（図
１）がヒューズ‐ラッチ回路（１７、１９、５０、５
６）をパルス（ＣＬＲＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳ
Ｐ）により駆動し、ヒューズ‐ラッチ回路（１７、１
９、５０、５６）のセット状態を評価し、また誤ってセ
ットされたヒューズ‐ラッチ回路のみを新たに正しくセ
ットするようにしたことを特徴とするヒューズ‐リフレ
ッシュ回路。 - 【請求項２】 ヒューズ‐ラッチ回路（１７、１９、５
０、５６）が３つの直列に接続されているＭＯＳトラン
ジスタ（１７、１９、５６）および１つのインバータ
（５０）を有し、それらのうち第１のＭＯＳトランジス
タ（１７）が第１の導電形であり、また第２および第３
のＭＯＳトランジスタ（１９、５６）が第１の導電形と
反対の第２の導電形であり、またインバータ（５０）が
その入力端で第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタとの間の接続点に、またその出力端で第１
または第２のＭＯＳトランジスタのゲートに接続されて
おり、第２のＭＯＳトランジスタ（１９）と反対側の第
３のＭＯＳトランジスタ（３６）の端部が基準電位、特
に大地に接続されており、また第３のＭＯＳトランジス
タ（３６）のゲートがパルス（ＣＬＲＮＸ、ＳＥＴＰ
Ｘ、ＳＥＴＰＳＰ）の第１のパルス（ＳＥＴＰＳＰ）に
より駆動されていることを特徴とする請求項１記載のヒ
ューズ‐リフレッシュ回路。 - 【請求項３】 インバータ（５０）の入力端が第１の導
電形の第４のＭＯＳトランジスタ（１４）、第２の導電
形の第５のＭＯＳトランジスタ（１６）およびヒューズ
（２０）から成る直列回路に接続されていることを特徴
とする請求項１または２記載のヒューズ‐リフレッシュ
回路。 - 【請求項４】 第２および第３のパルス（ＣＬＲＮＸ、
ＳＥＴＰＸ）がそれぞれ第４または第５のＭＯＳトラン
ジスタ（１４、１６）のゲートに供給されていることを
特徴とする請求項３記載のヒューズ‐リフレッシュ回
路。 - 【請求項５】 第１のパルス（ＳＥＴＰＳＰ）が第３の
パルス（ＳＥＴＰＸ）の反転および遅延により発生され
ていることを特徴とする請求項４記載のヒューズ‐リフ
レッシュ回路。 - 【請求項６】 インバータ（５０）の入力端が第４のＭ
ＯＳトランジスタ（１４）と第５のＭＯＳトランジスタ
（１６）との間の接続点に接続されていることを特徴と
する請求項３ないし５のいずれか１つに記載のヒューズ
‐リフレッシュ回路。 - 【請求項７】 第２のパルス（ＣＬＲＮＸ）が第３のパ
ルス（ＳＥＴＰＸ）にくらべて下げられた電位レベルを
有することを特徴とする請求項３ないし６のいずれか１
つに記載のヒューズ‐リフレッシュ回路。 - 【請求項８】 第３のパルス（ＳＥＴＰＸ）がセット回
路（図１）内でインバータ（３７、３９、２９）および
ノアゲート（３１）から成る直列回路によりヒューズ‐
リフレッシュ‐レリーズパルス（ＣＯＵＮ）およびセッ
トパルス（ＳＥＴＤＰ）から成るＲＡＳサイクルの間に
導出されていることを特徴とする請求項３ないし７のい
ずれか１つに記載のヒューズ‐リフレッシュ回路。 - 【請求項９】 第２のパルス（ＣＬＲＮＸ）がセット回
路（図１）内で多数のインバータによりヒューズ‐リフ
レッシュ‐レリーズパルスおよびクリアパルス（ＣＬＲ
ＤＮ）から成るＲＡＳサイクルの間に導出されているこ
とを特徴とする請求項３ないし７のいずれか１つに記載
のヒューズ‐リフレッシュ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19631130.6 | 1996-08-01 | ||
| DE19631130A DE19631130C2 (de) | 1996-08-01 | 1996-08-01 | Fuse-Refresh-Schaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069798A true JPH1069798A (ja) | 1998-03-10 |
| JP3910691B2 JP3910691B2 (ja) | 2007-04-25 |
Family
ID=7801524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21704997A Expired - Fee Related JP3910691B2 (ja) | 1996-08-01 | 1997-07-28 | ヒューズ‐リフレッシュ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5905687A (ja) |
| EP (1) | EP0822496A3 (ja) |
| JP (1) | JP3910691B2 (ja) |
| KR (1) | KR100315530B1 (ja) |
| CN (1) | CN1111867C (ja) |
| DE (1) | DE19631130C2 (ja) |
| TW (1) | TW336321B (ja) |
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| US7038969B2 (en) | 2003-09-16 | 2006-05-02 | Kabushiki Kaisha Toshiba | Semiconductor memory having a spare memory cell |
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| ITRM20010105A1 (it) | 2001-02-27 | 2002-08-27 | Micron Technology Inc | Circuito a fusibile per una cella di memoria flash. |
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- 1996-08-01 DE DE19631130A patent/DE19631130C2/de not_active Expired - Lifetime
-
1997
- 1997-07-16 EP EP97112170A patent/EP0822496A3/de not_active Ceased
- 1997-07-23 TW TW086110471A patent/TW336321B/zh not_active IP Right Cessation
- 1997-07-28 JP JP21704997A patent/JP3910691B2/ja not_active Expired - Fee Related
- 1997-08-01 US US08/904,500 patent/US5905687A/en not_active Expired - Lifetime
- 1997-08-01 CN CN97118677A patent/CN1111867C/zh not_active Expired - Fee Related
- 1997-08-01 KR KR1019970036911A patent/KR100315530B1/ko not_active Expired - Fee Related
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|---|---|
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| KR100315530B1 (ko) | 2002-02-28 |
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| CN1111867C (zh) | 2003-06-18 |
| JP3910691B2 (ja) | 2007-04-25 |
| KR19980018306A (ko) | 1998-06-05 |
| CN1186308A (zh) | 1998-07-01 |
| EP0822496A3 (de) | 1998-03-25 |
| DE19631130C2 (de) | 2000-08-17 |
| EP0822496A2 (de) | 1998-02-04 |
| US5905687A (en) | 1999-05-18 |
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