CN1186308A - 熔丝刷新电路 - Google Patents

Abstract

本发明涉及一种半导体存储装置的熔丝刷新电路,其中在电压源接通后由置位电路在至少一个刷新周期内对熔丝锁存电路(17、19、50、56)进行置位。在熔丝锁存电路(17、19、50、56)的刷新周期内,脉冲(CLRNX、SETPX、SETPSP)对熔丝锁存电路进行控制,从而对熔丝锁存电路的状况进行评估并且仅对错误置位的熔丝锁存电路重新进行正确置位。

Description

熔丝刷新电路

本发明涉及一种依照权利要求1前序部分的熔丝刷新电路。

已知熔丝刷新电路为保证冗余专门用于半导体存储装置中。根据冗余原理在半导体存储装置中同样必须用完好的存储单元替代故障存储单元。熔丝刷新电路是一个根据输入给其的逻辑信号在其输出端输出一个确定的逻辑状况，该逻辑状况可以是“0”或“1”，该逻辑状况又取决于熔丝被断开或未断开。德文名称“Sicherung”与“Fuse”就电导线通或断的概念范围是吻合的。所谓“Refresh(刷新)”系在接通半导体存储装置时用熔丝锁存电路检查各个熔丝，即进行此这方面的“翻新”。

下面对照图2示出的公知熔丝刷新电路对此做进一步的说明。

在接通一例如16兆比特的动态随机存取存储器(DRAM)时，图2中未示出的置位电路为信号CLRN输出一个电压，该电压在工作电压约为1V时具有的值为0V。当工作电压接着达到约2.7V时，则信号CLRN同样增加2.7V并在接着的工作电压变化过程中也是如此。信号CLRN被输送给熔丝锁存电路的p-MOS晶体管更准确地说是场效应晶体管14。该具有负的动作电压的p-MOS晶体管14与具有正的动作电压的n-MOS晶体管16和熔丝20串联。对该串联电路后置有一个熔丝刷新电路，该熔丝刷新电路由相互反向导电的晶体管17、19和一反相器50构成。

在信号CLRN达到工作电压V_B之前，(参见图2a)熔丝刷新电路采用信号CLRN通过p-MOS晶体管14置位，使在其输入端D1加有“1”，即D1＝“1”。

在信号CLRN达到工作电压后，输送给MOS晶体管16栅极的信号SETP的(图中未示出的)置位电路输出一个时间约为20毫微秒的电压脉冲。当此时熔丝20断开，则输入端D1保持在“1”上。但当熔丝未断开时，则熔丝刷新电路被置位于D1＝“0”。根据D1、地址信号A和智能信号BRAIN的状况在熔丝刷新电路的输出端30加有“0”或“1”。

在反相器50和输出端30之间设有一个由反相器51、52构成的反相电路和由MOS晶体管25、26、27和28构成的并联电路，其中MOS晶体管25、26具有与MOS晶体管14和17相同的导通类型并且MOS晶体管27、28具有与MOS晶体管16及19相同的导通类型。MOS晶体管25的栅极其中与MOS晶体管26的源极或漏极连接，MOS晶体管26的栅极与MOS晶体管27的栅极连接。晶体管27的源极或漏极又与MOS晶体管28的栅极连接。MOS晶体管28的源极或漏极与MOS晶体管10、11源极或漏极连接，MOS晶体管10、11具有与MOS晶体管14的相同的导通类型。地址信号AO被输送给MOS晶体管10的栅极和与其串联在一起的MOS晶体管9的栅极上，同时信号BRAIN加在晶体管11和MOS晶体管8的栅极上。

由于在具体的个别情况时很难澄清的原因，因而在图2示出的已有的熔丝刷新电路中由于被错误置位的熔丝刷新电路会出现问题。换句话说，例如尽管信号D1本应具有的值是“0”，但在错误置位的熔丝刷新电路中具有的值是“1”。由此导致在输出端30同样存在的是与“正确状况”相反的状况。

在用非常陡的电压前沿接通时至约1V的局部压降或未完全断开的、剩余电阻例如为100KΩ的熔丝都将会是熔丝刷新电路这类错误置位的可能的原因。

由于一个16Mbit的DRAM大约具有2000个熔丝，故错误置位的熔丝刷新电路的出现将导致广泛的检测，但这些检测并不总是能绝对澄清出现的故障机理。这些检测可能会如此之广泛，以致还不如把此半导体存储装置报废并且不再查寻对错误置位的熔丝刷新电路的补救措施。当然这种方式在任何情况下都是所不希望出现的。

故本发明的任务在于提出一种熔丝刷新电路，该电路的设计结构应可以直接更正错误的置位状况。

该任务在根据权利要求1前序部分的熔丝刷新电路中依照本发明通过在其特征部分中含有的特征得以解决。尤其是在从属权利要求中对本发明的有益的进一步设计做了表述。

在本发明的熔丝刷新电路中重要的是，仅对错误置位的状况进行改正，并不在每种情况下重新置位。换句话说，在半导体存储装置中仅被错误置位的熔丝锁存电路被重新置位，而在刷新周期内不必对正确置位的熔丝锁存电路重新置位。显然因此也就节省了电流。

在本发明的熔丝刷新电路中，对熔丝刷新电路加有专门设计的脉冲，该脉冲最终是通过对脉冲CLRN及SETP的迟延和转换获得的，对此还将在下面做进一步的说明。另外对熔丝锁存电路的两个MOS晶体管的串联电路以全新的方式通过一附加的MOS晶体管进行了扩展，从而可以实现对熔丝锁存电路置位状况的改正。

下面将对照附图对本发明做进一步的说明。图中示出：

图1熔丝置位电路；

图2通常的熔丝刷新电路；

图2a对比的信号曲线；

图3本发明的熔丝刷新电路；

图4各个熔丝刷新信号的曲线；

图5在16Mbit DRAM中的熔丝刷新电路俯视图。

在开始时已对图2做了说明。在图2中说明相同部件采用的附图标记也将在下面的图中采用。

图1示出一种熔丝置位电路FRTREIB。该电路输出专用的信号及脉冲CLRNK和SETPX，这些信号及脉冲接着替代图2通常的熔丝刷新电路的信号CLRN和SETP输送给本发明的熔丝刷新电路。

图1的熔丝置位电路的输入信号CLRDN和SETDP是置位电路的迟延信号CLRN和SETP并通过熔丝置位电路基本有效地接合在信号CLRNX和SETPX上，对信号CLRNX和SETPX的变化曲线将在稍后对照图4进一步加以说明。接着利用信号CLRNX和SETPX以与在上面对照已有的熔丝刷新电路的图2说明相类似的方式对本发明的熔丝刷新电路的熔丝锁存电路进行置位。

重要的是，信号CLRNX和SETPX具有在稍后对照图4所述的曲线。图1仅举例说明这些信号CLRNK和SETPX是如何由COUN、CLRDN和SETDP获得的。当然也可以采用其它的电路配置由信号CLRDN和SETDP产生具有所需更的曲线的信号CLRNX和SETPX。

具体地说，在图1的熔丝置位电路中信号CLRDN首先输送给由三个反相器45、44和40构成的串联电路。反相器40的输出加在MOS晶体管34的栅极上，MOS晶体管34与MOS晶体管33串联。另外反相器44和40间的连接点与MOS晶体管24的栅极连接，MOS晶体管24又与MOS晶体管41串接。反相器40的输出信号加在MOS晶体管41的栅极和MOS晶体管34的栅极上，该输出信号也通过MOS晶体管75输送给MOS晶体管33的栅极。MOS晶体管24和41间的连接点与MOS晶体管70的栅极连接。该MOS晶体管70又与MOS晶体管71串接，对MOS晶体管71的栅极用一计数脉冲COUN通过反相器37、39加载。脉冲SETDP通过反相器48、49输送给“或非”门31，“或非”门的另一输入端与MOS晶体管71的栅极及反相器39的输出端连接。晶体管38的源极或漏极与晶体管33、24和70的源极或漏极连接，而MOS晶体管36的源极或漏极接在MOS晶体管75的源极或漏极和MOS晶体管34的栅极上。

MOS晶体管36、38、33、24、41和70具有一种导电类型，而MOS晶体管75、34和71具有另一种相反的导电类型。

如上所述，可对图1的FRTREIB电路稍有变更，其中重要的是，获得的是具有给定的特性曲线(结合图4参见下面的说明)的信号CLRNK和SETPX，本发明的熔丝刷新电路，其结构如图3所示，接在FRTREIB电路的后面。

图3电路与图1电路的区别在于，附加有一个与MOS晶体管19具有相同导电类型的MOS晶体管56与MOS晶体管19串接，在该MOS晶体管56的栅极上接有一个脉冲SETPSP。

工作时，对由MOS晶体管17、19、56和反相器50构成的熔丝刷新电路，即信号D1在接通半导体存储装置后首先以如对照图2所述的相同方式置位。接着在首先八个行地址选通(RAS)周期内，该周期例如是根据接通16MbitDRAM后的技术要求所规定的，在保证器件正常工作并且在脉冲外沿输入及锁存行地址前，为信号COUN(见图1)产生两个熔丝刷新脉冲。从图4中可见，脉冲COUN通过迟延产生脉冲SETPX，该脉冲将例如误置于“1”的熔丝锁存电路置于“0”[参见脉冲D1(FUSEX)]。同时输送给图3熔丝刷新电路的信号CLRNX降低一个确定的、由晶体管71(参见图1)调整的电压。因此使晶体管14(参见图3)导通，从而形成一个由晶体管14、16和熔丝20的电阻构成的分压器。当这时熔丝20的电阻大于约50KΩ时，即熔丝被断开时，由MOS晶体管14、16和熔丝20构成的分压器的调整应使被误置于“0”的熔丝锁存电路被置于1[参见信号D1(FUSEY)]。这是由于，例如在熔丝电阻为100KΩ并且MOS晶体管14的电阻值50KΩ以及MOS晶体管16的电阻值5KΩ时，信号D1达到约2.5V，该电压使反相器50翻转，从而在反相器50的输出端D2＝0，从而实现对晶体管17的控制。因此晶体管14和16间的节点获得约3.5V的完全工作电压，使信号D1被正确地置于“1”。

由信号SETPX通过三级反向门链路产生输送给MOS晶体管56的栅极的信号SETPSP，该信号将晶体管56断开。由于否则上述的分压器将不能以所希望的方式工作，故此断开是必要的。在D1＝0状况时，状况D2＝1、并且在晶体管19导通时熔丝20短路。但当熔丝20未被断开并且信号D1正好置于“0”时，则信号D1熔丝在0上，这是因为在上述分压器中熔丝20的电阻很小之故，此点也对压降有效。

通过增大晶体管71的宽度(参见图1)可以实现，其电阻值小于50KΩ的，例如30KΩ的熔丝在熔丝刷新工作时仍可以被视为是断开的。当然脉冲CLRNK的较大的降低将会使耗电增大。

在图4中示出信号COUN、SETPX、SETPSP、CLRNX和D1(FUSEX)及D1(FUSEY)的关系，其中横坐标表示半导体存储装置接通后的时间t，单位毫微秒并且纵坐标表示电压，单位mv。

图5为16MbitDRAM的俯视图，其中示出熔丝置位电路FRTREIB和熔丝刷新电路60在半导体存储装置上的位置。

由电路FRSTEP4产生计数及熔丝刷新触发脉冲COUN，电路FRSTEP4与半导体存储装置的母线区连接。在接通半导体存储装置后的首先的八个RAS周期内，该电路FRSTEP4为每个RAS周期分别提供一个熔丝刷新脉冲，即由计数脉冲COUN获得的图中所示的四个信号CBU0、CBU1、CBU2和CBU3中的一个信号提供一个熔丝刷新脉冲。为了使熔丝刷新工作消耗尽可能少的电流，在16MbitDRAM中仅分别“刷新”四分之一的熔丝。用于第一个四分之一器件的COUN信号叫CBU0，用于第二个四分之一的叫CBU1，并以此类推。在首先的八个RAS周期内，每个RAS周期有四分之一QUAD的熔丝刷新电路60被“换新”或“刷新”，即有半个四分之一QUAD在区TEETH的上面和有半个四分之一在区TEETH的下面。

而且在TEETH区内的一个电路FZGPL在信号CBU0期间被用熔丝刷新脉冲加载。

最迟在半导体存储装置每次接通后的首先的八个RAS周期后，所有的熔丝锁存电路应被正确置位。为了将此时熔丝刷新工作的电流消耗保持在尽可能低的程度，在首先的八个RAS周期后分别对每32个RAS周期仅提供一个熔丝刷新脉冲或对每16个或8个或4个RAS周期提供一个熔丝刷新脉冲，对此可通过两个熔丝多晶硅门FZSTR4、FZSTR5(图中未示出)编程。

有关熔丝刷新频率可参见下表1：

表1：熔丝刷新频率

FZSTR4-熔丝	FZSTR5-熔丝	熔丝刷新频率
			未断开	未断开	为每32个RAS周期提供一个熔丝刷新脉冲。即在128个RAS周期内刷新一次某一特定的冗余熔丝。差错调整。
断开	未断开	为每16个RAS周期提供一个熔丝刷新脉冲。
			未断开	断开	为每8个RAS周期提供一个熔丝刷新脉冲。
断开	断开	为每4个RAS周期提供一个熔丝刷新脉冲。即在16个RAS周期内刷新一次某一特定的冗余熔丝。

为对各个四分之一进行区分，在图5中分配给信号的、首先在区SPINE和RIB内的母线备有编号。例如用于信号CLRN及CLRNX的通向右上方的熔丝刷新电路60的母线用“CLRN1”标示。同样也适用于用于信号“SETP1”的母线。

在TRASP信号由“1”到“0”之后，约7毫微秒产生熔丝刷新脉冲。当然在这里也可以采用其它的时间控制。

在本发明的熔丝刷新电路中已被正确置位的熔丝锁存电路不再被重新置位并且具有电耗小的特点，这种电路不仅可以用于DRAM，而且例如也可以用于固定值存储器及ROM。

在本发明的熔丝刷新电路中由信号COUN、CLRDN、SETDP在电路FRTREIB中产生的专门控制的信号输送给该熔丝刷新电路。信号CLRDN和SETDP是迟延的信号CLRN及SETP(参见图2a)，该信号未彼改变通过电路FRTREIB并成为信号CLRNX及SETPX。利用这些信号在加入工作电压后的通常的方式对熔丝锁存电路置位。接着由信号COUN进行熔丝刷新工作，信号COUN利用电路FRTREIB产生专门构成的信号CLRNX和SETPX(参见图4)。

Claims (9)

1、半导体存储装置的熔丝刷新电路，其中在电压源接通后由置位电路(图1)在至少一个刷新周期内对熔丝锁存电路进行置位，其特征在于：在熔丝锁存电路(17、19、50、56)的刷新周期内置位电路(图1)用脉冲(CLRNX、SETPX、SETPSP)对熔丝锁存电路(17、19、50、56)进行控制，从而对熔丝锁存电路(17、19、50、56)的置位状况进行评估并且仅对错误置位的熔丝锁存电路重新正确置位。

2、依照权利要求1所述的熔丝刷新电路，其特征在于：熔丝锁存电路(17、19、50、56)具有三个串联的MOS晶体管(17、19、56)和一个反相器(50)，其中第一个MOS晶体管(17)具有第一种导通类型并且第二和第三个MOS晶体管(19、56)具有第二种的与第一种反向的导通类型并且反相器(50)的输入端与第一和第二MOS晶体管的连接点连接并且其输出端与第一及第二MOS晶体管的栅极连接，第三MOS晶体管(36)的与第二MOS晶体管(19)相背端接在基准电位，尤其是地上，并且用脉冲(CLRNX、SETPX、SETPSP)中的第一个(SETPSP)控制第三MOS晶体管(36)的栅极。

3、依照权利要求1或2所述的熔丝刷新电路，其特征在于：反相器(50)与由具有第一种导通类型的第四MOS晶体管(14)和具有第二种导通类型的第五MOS晶体管(16)构成的串联电路和熔丝(20)连接。

4、依照权利要求3的熔丝刷新电路，其特征在于：第二和第三脉冲(CLRNX、SETPX)分别输送给第四及第五MOS晶体管(14、16)的栅极。

5、依照权利要求4所述的熔丝刷新电路，其特征在于：通过对第三脉冲(SETPX)的转换和迟延产生第一脉冲(SETPSP)。

6、依照权利要求3至5中任何一项所述的熔丝刷新电路，其特征在于：反相器(50)的输入端与第四和第五MOS晶体管(14、16)间的连接点连接。

7、依照权利要求3至6中任何一项所述的熔丝刷新电路，其特征在于：第二脉冲(CLRNX)具有一对应于第三脉冲(SETPX)降低的电位电平。

8、依照权利要求3至7中的任何一项所述的熔丝刷新电路，其特征在于：通过由反相器(37、39、29)和一“或非”门构成的串联电路在RAS周期内由一熔丝刷新触发脉冲(COUN)和一置位脉冲(SETPD)衍生出置位电路(图1)中的第三脉冲(SETPX)。

9、依照权利要求8所述的熔丝刷新电路，其特征在于：通过多个反相器在RAS周期内由熔丝刷新触发脉冲和消除脉冲(CLRDN)衍生出置位电路(图1)中的第二个脉冲(CLRNX)。

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