JPH1069458A

JPH1069458A - インタフェース装置

Info

Publication number: JPH1069458A
Application number: JP22850596A
Authority: JP
Inventors: Tadashi Kawaguchi; 匡川口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】外部機器のデータ転送能力に従って動的に最
適な動作環境を設定し、最大のスループットでデータ通
信を行うことができるインタフェース装置を提供する。【解決手段】データ転送に先立ってダミーデータ転送
が可能なホストからのデータを受信する際、所定サイク
ルのＳＴＢ信号を受信し、そのＳＴＢ信号のパルス幅を
測定し、さらに連続するＳＴＢ信号の各周期を測定す
る。そして、これらの測定結果に従って、ホストスピー
ド検出回路１０８はホストのデータ転送速度を推定し、
その推定結果に従って、ＳＴＢ信号に応答するＡＣＫ信
号の発生に際し、ＳＴＢ信号の受信からＡＣＫ信号の発
生までの遅延時間を決定し、所定サイクルのＳＴＢ信号
の受信終了後、決定された遅延時間を用いてホストから
のデータ受信を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインタフェース装置
に関し、特に、外部機器との間でデータの送受信の制御
を行うインタフェース装置に関するものである。

【０００２】

【従来の技術】従来の情報処理システムにおいて、外部
機器とのインタフェースとなるインタフェース（Ｉ／
Ｆ）制御装置は、外部機器からの送信データをラッチす
るためのデータストローブ信号（ＳＴＢ信号）の信号ラ
インにクロストーク及びノイズ除去用にコンデンサ
（Ｃ）や抵抗（Ｒ）で構成されるＣＲ回路のアナログフ
ィルタを挿入していたが、そのフィルタの構成は外部機
器の構成や電気特性に関わらず、一定であった。

【０００３】また、送信データに対しての応答信号（Ａ
ＣＫ信号）のパルス幅及びそれに依存したビジー信号
（Ｂｕｓｙ信号）の解除までの時間も、外部機器の応答
特性に関わらず制御装置のドライバを駆動させる制御プ
ログラムの仕様に従って設定したり、或は、その装置の
操作パネルから装置利用者がマニュアル設定していた。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
例では、外部機器からインタフェース（Ｉ／Ｆ）制御装
置へのデータ転送速度によっては、データを正しく受信
できなかったり、或は、データ通信の失敗が原因となっ
て外部機器がハングアップしてしまうことがあるという
問題があった。

【０００５】言い換えると、インタフェース（Ｉ／Ｆ）
制御装置が最適なプロセス及び最高のスループットで動
作していなかったのである。

【０００６】本発明は上記従来例に鑑みてなされたもの
で、外部機器のデータ転送能力に従って動的に最適な動
作環境を設定し、最大のスループットでデータ通信を行
うことができるインタフェース装置を提供することを目
的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明のインタフェース装置は、以下のような構成か
らなる。

【０００８】即ち、データ転送に先立ってダミーデータ
転送が可能な外部装置からのデータを受信するインタフ
ェース装置であって、所定サイクルのダミー信号を受信
する受信手段と、前記ダミー信号のパルス幅を測定する
第１測定手段と、連続するダミー信号の各周期を測定す
る第２測定手段と、前記第１及び第２測定手段による測
定結果に従って、前記外部装置のデータ転送速度を推定
する推定手段と、前記ダミー信号に応答する応答信号を
発生する発生手段と、前記推定手段による推定結果に従
って、前記ダミー信号の受信から前記応答信号の発生ま
での遅延時間を決定する決定手段とを有することを特徴
とするインタフェース装置を備える。

【０００９】また他の発明によれば、データ転送に先立
ってダミーデータ転送が可能な外部装置からのデータを
受信するインタフェース装置であって、所定サイクルの
ダミー信号を受信する受信手段と、前記ダミー信号に応
答する応答信号を発生する発生手段と、前記発生手段に
よる応答信号の発生から前記受信手段が次のサイクルの
ダミー信号の受信までの時間を測定する測定手段と、前
記測定手段による測定結果に従って、前記応答信号のパ
ルス幅を決定する決定手段とを有することを特徴とする
インタフェース装置を備える。

【００１０】

【発明の実施の形態】以上の構成により本発明は、デー
タ転送に先立ってダミーデータ転送が可能な外部装置か
らのデータを受信する際、所定サイクルのダミー信号を
受信し、そのダミー信号のパルス幅を測定し、さらに連
続するダミー信号の各周期を測定し、これらの測定結果
に従って、外部装置のデータ転送速度を推定し、その推
定結果に従って、ダミー信号に応答する応答信号の発生
に際し、ダミー信号の受信から応答信号の発生までの遅
延時間を決定するよう動作する。

【００１１】さらに、所定サイクルのダミー信号の受信
終了後、決定された遅延時間を用いて外部装置からのデ
ータ受信を制御する。

【００１２】また、外部装置とのインタフェースはセン
トロニクスインタフェースに従っても良い。その場合、
ダミー信号はＳＴＢ信号であり、応答信号はＡＣＫ信号
である。そして、アナログ遅延回路とデジタル遅延回路
とを含む遅延回路を用いて、受信したＳＴＢ信号を上記
の遅延時間に基づいて遅延させ、その遅延回路において
遅延されたＳＴＢ信号の受信後、所定時間でＡＣＫ信号
を発生するように制御がなされる。

【００１３】さらに、上記の遅延時間は、ダミー信号の
周期を考慮して、決定するようにしても良い。

【００１４】また他の発明によれば、データ転送に先立
ってダミーデータ転送が可能な外部装置からのデータを
受信する際、所定サイクルのダミー信号を受信し、その
ダミー信号に応答する応答信号を発生するが、その応答
信号の発生から次のサイクルのダミー信号の受信までの
時間を測定し、その測定結果に従って、応答信号のパル
ス幅を決定するよう動作する。

【００１５】さらに、所定サイクルのダミー信号の受信
終了後、決定されたパルス幅を用いて外部装置からのデ
ータ受信を制御する。

【００１６】また、外部装置とのインタフェースはセン
トロニクスインタフェースに従っても良い。その場合、
ダミー信号はＳＴＢ信号であり、応答信号はＡＣＫ信号
である。そして、ＳＴＢ信号の受信から所定の時間でそ
のＳＴＢ信号に対するＡＣＫ信号を発生する。

【００１７】なお、上記パルス幅を決定は、まず応答信
号の初期値を設定し、測定される２つの連続する応答信
号の発生から次のサイクルのダミー信号の受信までの時
間を比較し、その比較結果に従って、初期値を漸次減す
ることによってなされる。

【００１８】以下添付図面を参照して本発明の好適な実
施形態について詳細に説明する。

【００１９】図１は本発明の代表的な実施形態であるイ
ンタフェース装置の構成を示すブロック図である。この
装置は、例えば、レーザプリンタなどの情報処理機器に
おいて、外部機器とのデータ送受信を行うために用いら
れる。

【００２０】図１において、１０１は情報処理機器全体
の動作を制御するＣＰＵ、１０２は情報処理機器の動作
を管理制御するプログラムが格納するＲＯＭ、１０３は
プログラムのスタックを一時的に退避したり、制御結果
を格納するための作業領域として用いられるＲＡＭ、１
０４は、例えば、ホストコンピュータ（以下、ホストと
いう）のような外部機器と情報処理機器を接続する外部
機器用インタフェース（Ｉ／Ｆ）（ここでは、セントロ
ニクスインタフェースとする）、１０５は外部機器用イ
ンタフェース１０４の制御とＣＰＵ１０１、ＲＯＭ１０
２、ＲＡＭ１０３などの他の素子に対するアクセス制御
を行うＡＳＩＣである。

【００２１】ＡＳＩＣ１０５は、ホストとの間でデータ
（ＤＡＴＡ）の送受信を行ったり、ＢＵＳＹ信号の制
御、ＡＣＫ信号のＯＮ／ＯＦＦ制御を行う信号制御回路
１０６と、ホストのデータ転送スピードを判別し、入力
されたＳＴＢ信号に対する遅延時間（ＤＬＷＤ）を決め
るタイミング制御回路１０７と、ＳＴＢ信号のパルス
幅、及び、２つのＳＴＢ信号の間隔を測定し、それらか
らホストのデータ転送スピードをデジタル値（ＨＳＥＣ
Ｄ）に置換するホストスピード検出回路１０８とを含ん
でいる。

【００２２】また、タイミング制御回路１０７はタイミ
ング制御回路１０７で決められた遅延時間（ＤＬＷＤ）
に従ってＳＴＢ信号を遅延するデジタル遅延回路１０９
を含む。

【００２３】さらに、１１０はデジタル遅延回路１０９
と同様にタイミング制御回路１０７で決められた遅延時
間（ＤＬＷＤ）に従って、アナログ回路のＣＲフィルタ
の抵抗値をＤ／Ａコンバータにより可変にするアナログ
遅延回路である。

【００２４】そして、ＣＰＵ１０１とＡＳＩＣ１０５と
はメインバス１１１で、ＲＯＭ１０２、ＲＡＭ１０３と
ＡＳＩＣ１０５とはローカルバス１１２で接続される。

【００２５】以上の構成要素において、外部機器用イン
タフェース１０４、ＡＳＩＣ１０５、及び、アナログ遅
延回路１１０でインタフェース回路を構成する。

【００２６】図２はアナログ遅延回路１１０の構成を示
すブロック図である。

【００２７】図２において、３０１はＤ／Ａコンバータ
であり、Ｄ／Ａコンバータ３０１におけるＩＮ端子とＯ
ＵＴ端子との間の抵抗値が、ＤＩＧ端子に入力されるＤ
ＬＷＤ信号に従って制御される。このような回路によっ
て、ホストから入力されるＳＴＢ信号（ＳＴＢ）が遅延
され、その遅延されたＳＴＢ信号（ＳＴＢ’）がホスト
スピード検出回路１０８に出力される。

【００２８】図３はデジタル遅延回路１０９の構成を示
すブロック図である。

【００２９】この回路では、インバータ４０４で反転さ
れたホストからのＳＴＢ信号をシステムクロック（ＳＣ
ＬＫ）に従ってフリップフロップ回路４０１で遅延さ
せ、ＳＣＬＫの１クロック分、２クロック分、３クロッ
ク分、……、ｎクロック分遅延したＳＴＢ信号を夫々、
ＮＡＮＤ回路４０５に入力する。そして、ＮＡＮＤ回路
４０５からのｎ個の出力はセレクタ４０２に入力され、
その入力信号の１つがタイミング制御回路１０７で決め
られた遅延時間（ＤＬＷＤ）に従って選択され出力され
る。

【００３０】次に、以上のような構成のインタフェース
装置の動作を、図４〜５に示す信号のタイムチャートと
図６に示すフローチャートを参照して説明する。

【００３１】なお、この実施形態では、ホストからデー
タ（Ｄａｔａ）が転送される際、ホストのデータ転送ス
ピードを判別するため、図４に示すように、その先頭に
数バイト（Ｂｙｔｅ）のダミーデータの転送をホストが
行うよう、ホスト側のドライバで管理することとする。
ここで、そのダミーデータのバイト（Ｂｙｔｅ）数につ
いては、正規のデータ（Ｄａｔａ）転送サイクルに入る
際に、ダミーデータがクリアされ易いように、外部機器
用インタフェース１０４の受信部で持っているＦＩＦＯ
などのバッファのサイズや、装置のデータ処理能力に依
存して決められる。ここでは、ＦＩＦＯバッファサイズ
を８バイト、ダミーデータのバイト数を８バイト（Ｂｙ
ｔｅ）とする。

【００３２】このようなホストからのダミーデータ転送
環境で、ステップＳ１０で、ホストから１サイクル目の
ＳＴＢ信号が転送されると、最初はデジタル遅延回路１
０９及びアナログ遅延回路１１０を動作させずに、その
信号が所定の遅延時間（φ）で信号制御回路１０６及び
ホストスピード検出回路１０８に送られる。すると、ホ
ストスピード検出回路１０８内のカウンタがＳＴＢ信号
が真（“Ｌ”）であるとき“ＯＮ”となり、ＳＴＢ信号
が偽（“Ｈ”）になるまでシステムクロック（ＳＣＬ
Ｋ）をカウントする。このようにして、ステップＳ２０
では、ホストスピード検出回路１０８はＳＴＢ信号のパ
ルス幅（図４のｘ）に相当するカウント値（Ｃ０）を保
持する。次に、ステップＳ３０で、信号制御回路１０６
はＢｕｓｙ信号を“ＯＮ”にして、装置がデータを処理
可能な規定時間でＡＣＫ信号をホストに返す。

【００３３】処理はステップＳ４０において、規定バイ
ト（ここでは８バイト）のダミーデータの転送が終了し
たかどうかを調べる。規定の転送が終了したなら、処理
はステップＳ６０へ、まだ未終了であれば、処理はＳ５
０に進む、さて、ホストは、ＡＣＫ信号を認識すること
で２サイクル目のＳＴＢ信号を装置に送信する。これに
応じて、ステップＳ５０では、ホストスピード検出回路
１０８は、１サイクル目のＳＴＢ信号が真となった時点
から、２サイクル目のＳＴＢ信号が真となる時点までシ
ステムクロック（ＳＣＬＫ）をカウントする。このよう
にして、２つのＳＴＢ信号の間隔をシステムクロックの
カウント数として測定することができ、図４の“ｙ”の
幅に相当するカウント値（Ｃ１）を保持する。

【００３４】その後、処理はステップＳ２０に戻り、２
サイクル目のＳＴＢ信号のパルス幅を測定し、さらに、
ステップＳ３０では、信号制御回路１０６は先と同様
に、規定時間でＡＣＫ信号をホストに返す。

【００３５】以上のような動作を転送ダミーデータのバ
イト（Ｂｙｔｅ）数だけ繰り返し、Ｃ０及びＣ１のカウ
ント値にバラつきがあれば、それを大きなカウント値で
更新する。こうしておけば、ホストのデータ転送速度に
多少のバラつきが生じても、データ受信を失敗すること
はない。

【００３６】さて、ステップＳ４０において、規定の転
送が終了したと判断されたなら、処理はステップＳ６０
に進み、ダミー転送のサイクルを終了する。

【００３７】一方、図５（ａ）と図５（ｂ）とに示すよ
うに、ＳＴＢ信号のパルス幅（ｘ１）とその信号の周期
（ｙ１）が長くホストからのデータ転送速度が遅い場合
（図５（ａ））のＳＴＢ信号の遅延時間（ｚ１）と、Ｓ
ＴＢ信号のパルス幅（ｘ２）とその信号の周期（ｙ２）
が短くホストからのデータ転送速度が速い場合（図５
（ｂ））のＳＴＢ信号の遅延時間（ｚ２）では設定可能
なｚの範囲は異なる。従って、ステップＳ７０では、ホ
ストスピード検出回路１０８内に保持されたＣ０とＣ１
の値により、装置動作に最適なＳＴＢ信号の遅延幅
（Ｚ）を決定する。尚、その遅延幅（Ｚ）を決定する際
に、ＳＴＢ信号が次のサイクルのＳＴＢ信号と干渉した
り（図５に示すｙ１とｚ１との関係、ｙ２とｚ２との関
係）、遅延したＳＴＢ信号のパルス幅が小さすぎてパル
スが消えないように、或は、ＳＴＢ信号→ＡＣＫ信号の
規定時間（図５に示すａ０の値やｂ１、ｂ２の値）との
兼ね合いが考慮されていることは言うまでもない。

【００３８】最後にステップＳ８０では、ホストスピー
ド検出回路１０８はＣ０、Ｃ１のカウント値を、ある範
囲毎に何段階かに区切り、それらがどの範囲の値である
かを決定し、その組み合わせでデータ転送スピードを表
わすエンコード信号（ＨＳＥＣＤ）をタイミング制御回
路１０７へ送る。これに応じて、タイミング制御回路１
０７は、データ転送スピードを表わす信号（ＨＳＥＣ
Ｄ）とＳＴＢ信号との遅延幅を１：１に対応させ、その
遅延幅に相当するよう、アナログ遅延回路１０９及びデ
ジタル遅延回路１１０の遅延時間を制御する。

【００３９】なお、規定バイト（Ｂｙｔｅ）数のダミー
データの転送が終了した時点でＦＩＦＯバッファはフル
“Ｆｕｌｌ”になるので、ダミーデータ転送後の正規の
データ転送サイクルにそなえ、その時１度データをクリ
アする。

【００４０】以上のようにして、入力されたＳＴＢ信号
の遅延幅を初期のダミーデータの転送時の状況に基づい
て設定することで、正規のデータ転送サイクルにそなえ
る。

【００４１】従って以上説明した実施形態に従えば、ホ
ストからのデータ転送に先立ってダミーデータ転送サイ
クルを付加し、ＳＴＢ信号のパルス幅及びＳＴＢ信号の
間隔を測定することでホストのデータ転送速度を判別
し、そのデータ転送速度から、入力されたＳＴＢ信号の
遅延時間を決め、その決められた時間に基づいてアナロ
グ及びデジタル遅延回路の遅延特性を制御して、ホスト
のデータ転送速度に対応して簡単な回路構成でＳＴＢ信
号の最適な遅延時間を決定できるので、ホストが最大性
能を発揮できる範囲で且つインタフェース装置を問題な
く動作させることができる。

【００４２】

【他の実施形態】図７は他の実施形態に従うインタフェ
ース装置の構成を示すブロック図である。この装置もま
た図１に示した装置と同様に、例えば、レーザプリンタ
などの情報処理機器において、外部機器とのデータ送受
信を行うために用いられる。

【００４３】図７において、図１に示したのと同じ構成
要素には同じ参照番号を付し、その説明は省略する。こ
こでは、この実施形態に特徴的な要素だけを説明する。
図７に於いて、２０１は信号制御回路１０６から発行さ
れたＡＣＫ信号に対して、何種類かのデコード信号によ
り規定時間だけ信号パルス（ＡＣＫ’信号）を発生さ
せ、これを外部機器用インタフェース１０４へ出力する
ＡＣＫパルス幅生成回路、２０２はホストからのダミー
データ転送中にＡＣＫ’信号が“ＯＮ”となってから次
のＳＴＢ信号を受信するまでの時間を１パルス毎に測定
し、現在の値（Ｔn）とその１パルス前の値（Ｔb）を比
較し、Ｔn＜Ｔb（短縮されていれば）であれば、出力信
号（ＣＭＰ）を真にするようなコンパレータである。

【００４４】図８はタイミング制御回路１０７とホスト
スピード検出回路１０８の詳細を示すブロック図であ
る。図８に示すように、タイミング制御回路１０７はＡ
ＣＫパルス幅生成回路２０１の他に、タイミング信号生
成回路５０１、アップカウンタ５０２、デコーダ５０
３、減算器５０４、ＡＮＤゲート５０７、論理ゲート５
０８、フリップフロップ５１０から構成されている。

【００４５】アップカウンタ５０２はＲ端子にリセット
信号（ＲＳＴ）が入力されたときに“０”クリアされ、
ＬＯＡＤ端子に入力される論理ゲート５０８の出力が
“Ｌ”になったときに減算器５０４に入力される値、即
ち、アップカウンタ５０２が出力した値そのものを“−
１”して入力端子（ＩＮ）から入力し、即ち、１つ前の
設定値に戻す。また、タイミング信号生成回路５０１か
らＥＮ端子に信号が入力され、さらに、ＡＮＤゲート５
０７からの信号が入力されたタイミングでアップカウン
タ５０２はカウントアップする。また、ホストスピード
検出回路１０８はコンパレータ２０２の他にＡＣＫ−Ｓ
ＴＢ時間検出用カウンタ５０５、ラッチ回路５０６、Ｏ
Ｒ回路５０９、５１１から構成されている。

【００４６】次に、以上のような構成のインタフェース
装置の動作を、図９〜１０に示す信号のタイムチャート
と図１１に示すフローチャートを参照して説明する。な
お、この実施形態でも、ホストから実際のデータ（Ｄａ
ｔａ）転送に先立って、ホストのデータ転送速度を判別
するために、数バイト（Ｂｙｔｅ）のダミーデータの転
送をホストが行うよう、ホスト側のドライバで管理する
こととする。また、図１１に示すフローチャートにおい
て、図６のフローチャートで説明したのと同じ処理ステ
ップには同じ参照番号を付して、その説明は省略し、こ
こではこの実施形態に特徴的な処理ステップについての
み説明する。

【００４７】ステップＳ１０の後、処理はステップＳ１
１０で、フリップフロップ５０２はホストがサンプリン
グするのに十分なパルス幅をもつＡＣＫ’信号になるよ
うデフォルト値を設定する。そして、ステップＳ１２０
ではホストから１回目のダミーデータとしてのＳＴＢ信
号が転送されてくると、プロトコルで定められた規定時
間（図９のｘ）で信号制御回路１０６はＡＣＫ信号をＯ
Ｎして、タイミング制御回路１０７とホストスピード検
出回路１０８に出力する。

【００４８】次に、ステップＳ１３０では、このＡＣＫ
信号でフリップフロップ５０２、ＡＣＫ−ＳＴＢ時間検
出用カウンタ５０５、及び、ラッチ回路５０６をリセッ
トするとともに、ＡＣＫパルス幅生成回路２０１は、Ｏ
ＮとなったＡＣＫ信号で内部カウンタをセットし、ステ
ップＳ１１０でフリップフロップ５０２に設定したデフ
ォルト値をデコーダ５０３でデコードした値に相当する
パルス幅の信号を生成し、これをＡＣＫ’信号としてホ
ストに返送する。このパルス幅は、図９のｗ１、ｗ２、
…に相当する。

【００４９】そして、ステップＳ４０の判断で規定回数
のＳＴＢ信号の受信が終了していないと判断されると、
処理はステップＳ１４０に進み、次のサイクルのＳＴＢ
信号を待ち合わせる。ここで、所定時間内にＳＴＢ信号
の受信がないと処理はステップＳ１４５に進み、一方、
ＳＴＢ信号の受信があると処理はステップＳ１５０に進
む。

【００５０】ステップＳ１５０では、ホストからの（ｎ
＋１）（例えば、ｎ＝１）サイクル目のＳＴＢ信号を受
信した時点で、ＡＣＫ−ＳＴＢ時間検出用カウンタ５０
５により、ｎサイクル目のＡＣＫ信号がＯＮとなった時
点から（ｎ＋１）サイクル目のＳＴＢ信号がＯＮとなっ
た時点までの時間に相当するカウント値（Ｃ（ｎ））を
保持する。このカウント値は図９に示すｙ１やｙ２の時
間に相当する。そして、そのカウント値（Ｃ（ｎ））を
コンパレータ２０２のＢ端子とラッチ回路５０６に入力
する。そして、処理はステップＳ１６０において、コン
パレータ２０２は、既にラッチ５０６にラッチされＡ端
子に入力された先のカウント値（Ｃ（ｎ−１））とＢ端
子に入力されたＣ（ｎ）とを、ＯＲ回路５０９からのイ
ネーブル信号（ＥＮ）の出力タイミングで比較する。

【００５１】さて、１サイクル目のＳＴＢ信号がＯＮと
なったときだけは、コンパレータ２０２に十分に大きな
値をもつデフォルト値がセットされるので、Ａ端子入力
（Ａ）とＢ端子入力とを比較すると、その比較結果は、
必ずＡ＞Ｂとなり、コンパレータ２０２の出力（ＣＭ
Ｐ）は真（“Ｈ”）になる。図１１に示すフローチャー
トに従えば、Ａ＞Ｂであれば、処理はステップＳ１７０
に進み、Ａ≦Ｂであれば、処理はステップＳ１６５に進
む。

【００５２】そして、ステップＳ１７０では、ラッチ５
０６のＧ端子への入力信号は“Ｈ”になるのであるか
ら、Ａ端子入力が現在のＢ端子入力で更新される。一
方、ＣＭＰ信号はフリップフロップ５１０で保持され、
さらに、その信号はＡＮＤ回路５０７の１つの端子に入
力される。従って、ＣＭＰが真（“Ｈ”）であれば、Ａ
ＮＤ回路５０７の一方の入力は真（“Ｈ”）になる。こ
こで、この装置はタイミング信号生成回路５０１から所
定のタイミングでパルスを発生させると、ＡＮＤ回路５
０７の他方の入力は“Ｈ”になり、ＡＮＤ回路５０７の
出力を真（“Ｈ”）になる。その結果、アップカウンタ
５０２のカウント処理は１サイクル進み、“１”だけカ
ウントアップする。一方、アップカウンタ５０２の入力
端子（ＩＮ）には減算器５０４の出力が接続されている
ので、アップカウンタ５０２のＩＮ端子にはカウントア
ップして出力が“ｎ＋１”となったものを“−１”して
“ｎ”が入力される。即ち、現在（ｎ＋１）バイト目の
処理中であれば１つ前のｎバイト目の値を保持してい
る。（但し、ＬＯＡＤ端子への入力は“Ｈ”であるた
め、その値はロードされてはいない。）その後、処理はステップＳ１３０に戻り、信号制御回路
１０６は同様に規定時間でＡＣＫ信号をＯＮにして出力
すると、ＡＣＫパルス幅生成回路２０１は出力されるＡ
ＣＫ’信号がステップＳ１７０においてアップカウンタ
５０２の出力がカウントアップして、デコーダ５０３の
入力が変わり、これに対応するよう短縮されたパルス幅
となるように動作する。

【００５３】以上のような一連の動作をダミーデータの
転送サイクル数だけ繰り返す。このように、コンパレー
タ２０２の出力（ＣＭＰ）が“Ｈ”のときには、アップ
カウンタ５０２の出力をアップカウントさせて、図９に
示すようにＡＣＫ’信号のパルス幅（ｗ１、ｗ２、…）
を短縮させながら応答を続ける。例えば、最後の転送サ
イクルにおいて得られたカウント値（Ｃ（ｎ））が一番
小さいものであれば、アップカウンタ５０２のカウント
アップは最大値になり、デコーダ５０３の出力値はＡＣ
Ｋパルス幅生成回路２０１の設定するＡＣＫ’信号のパ
ルス幅を一番短縮されたものにする。即ち、ホストはこ
の装置の生成するＡＣＫ’信号パルス幅が最小であって
もサンプリング可能で、且つ、データ転送能力から見て
も高速転送が可能なホストであると認識される。

【００５４】一方、ダミーデータの転送中に、コンパレ
ータ２０２の出力が偽（“Ｌ”）になっている場合は、
即ち、ステップＳ１６０の処理において、Ａ≦Ｂである
と判断された場合には、処理はステップＳ１６５に進
む。この場合、ホストは現在の短いパルス幅でのＡＣ
Ｋ’信号のサンプリングは可能であるが、データ転送能
力からみて速い転送は不可能であると認識される。

【００５５】即ち、ステップＳ１６５では、タイミング
信号生成回路５０１からタイミング制御で論理ゲート５
０８の出力は“Ｌ”になり（即ち、アップカウンタ５０
２のＬＯＡＤ端子への信号入力は“Ｌ”となる）、ま
た、ＡＮＤゲート５０７の出力は常に偽（“Ｌ”）にな
るので、アップカウンタ５０２の入力端子（ＩＮ）へは
減算器５０４より“−１”された１サイクル前の値がセ
ットされる。一方、コンパレータ２０２の出力は、フリ
ップフロップ５１０を経てタイミング信号生成回路５０
１へフィードバックされ、アップカウンタ５０２のＥＮ
端子へ出力信号が“Ｈ”となるので、以降、アップカウ
ンタ５０２と減算器５０４は動作しない。

【００５６】さらに、ステップＳ１４０において、ＡＣ
Ｋ’信号の返信後、所定時間の内に次のＳＴＢ信号が転
送されてこないと判断された場合は、この装置はホスト
が設定したＡＣＫ’信号のパルス幅ではサンプリングで
きないと認識する。そして、処理はステップＳ１４５に
進み、ＡＣＫ−ＳＴＢ時間検出用カウンタ５０５のエラ
ー端子（ＥＲＲ）から真（“Ｈ”）の値をもつエラー信
号を出力する。これによって、ＯＲ回路５１１の出力が
“Ｈ”になり、論理ゲート５０８の出力が“Ｌ”とな
り、ＬＯＡＤ端子への入力は“Ｌ”となる。その結果、
アップカウンタ５０２からの出力は先と同様に１サイク
ル前の値がセットされる。一方、コンパレータ２０２の
出力は、フリップフロップ５１０を経てタイミング信号
生成回路５０１へフィードバックされ、アップカウンタ
５０２のＥＮ端子へ出力信号が“Ｈ”となるので、以
降、フリップフロップ５０２と減算器５０４は動作しな
い。

【００５７】そして、ステップＳ１４５或はステップＳ
１６５の後、処理はステップＳ１４８に進み、コンパレ
ータ２０２の出力（ＣＭＰ）が“Ｌ”になった時やエラ
ー信号が出力された時には、規定のダミーデータの転送
サイクルが終了するまで、フリップフロップ５０２に固
定された値に相当するパルス幅をもつＡＣＫ’信号で応
答を続ける。

【００５８】そして、ステップＳ６０で規定のダミーデ
ータ転送が終了すると、処理はステップＳ１８０に進
み、ＡＣＫ−ＳＴＢ時間検出用カウンタ５０５はＥＮＤ
端子からの出力信号を“Ｈ”にする。これによって、タ
イミング信号生成回路５０１がこれ以降の、正規のデー
タ転送時には、コンパレータ２０２及びフリップフロッ
プ５０２が動作を続けることはなく、どんな場合でも現
在のフリップフロップ５０２に設定された値に相当する
パルス幅（図９に示すｗ０の値）でＡＣＫ’信号の応答
をするよう設定する。

【００５９】なお、前述の実施形態と同様に、規定バイ
ト（Ｂｙｔｅ）数のダミーデータの転送が終了した時点
でＦＩＦＯバッファはフル“Ｆｕｌｌ”になるので、ダ
ミーデータ転送後の正規のデータ転送サイクルにそな
え、その時１度データをクリアする。このとき、信号制
御回路１０６は図９に示すように、一時、Ｂｕｓｙ信号
をホストに発行する。

【００６０】従って以上述べた実施形態に従えば、ホス
トからのダミーデータ転送サイクルにおいて、各サイク
ル毎にＡＣＫ信号をＯＮしてから次のＳＴＢ信号を受信
するまでの時間を測定し、その時間を転送の各サイクル
毎に比較し、その比較結果に従ってＡＣＫ’信号のパル
ス幅を制御するので、ホストのデータ転送速度や処理能
力に対応した適切なＡＣＫ信号の送信が可能となる。こ
れによって、図１０（ａ）に示すようなＳＴＢ信号パル
ス幅やその周期の長い、データ転送速度の遅いホストで
あろうと、或は、図１０（ｂ）に示すようなＳＴＢ信号
パルス幅やその周期の短い、データ転送速度の速いホス
トであろうと、どのようなホストからのデータ転送に対
しても、データ受信に失敗したり、データ授受の失敗の
故にホストがハングアップすることなく、ホストとイン
タフェース装置の両方の能力を最大限生かした転送速度
で円滑なデータ転送が可能となる。

【００６１】なお、上記２つの実施形態では、ＳＴＢ→
ＡＣＫ遅延時間はシステムのデータ処理能力に依存して
プロトコルなどで一義的に決められていたが本発明はこ
れによって限定されるものではない。例えば、データが
入力されても、インタフェース装置に接続した情報処理
機器がそのデータ処理をすぐに実行しない場合は即座に
ＡＣＫ信号の応答を行うようにし、一方、ＦＩＦＯがＦ
ｕｌｌであり、その情報処理機器がビジー状態にあり受
信データの処理をすぐに必要とする場合はＣＰＵの処理
能力も考慮してＡＣＫ信号の応答遅延時間を決めるよう
に、その遅延時間が状況に応じて変化するようにしても
良い。このような制御は特定の制御回路で実行するだけ
でなく、同等の機能をもった制御プログラムをＣＰＵで
実行させることにより実現しても良いことは言うまでも
ない。

【００６２】このようにして、ホストのデータ転送能力
だけでなく、情報処理機器の処理能力も考慮した信号制
御がなされることになる。

【００６３】また、本発明は上記の実施形態で説明した
インタフェース装置と外部機器であるホストとのインタ
フェースをセントロニクスインタフェースに限定するも
のではなく、ＳＴＢ信号に相当するデータのラッチ信号
とＡＣＫ信号に相当する応答用の信号のやりとりで制御
するような全ての外部機器との接続にも適用できる。

【００６４】なお、本発明は、複数の機器（例えばホス
トコンピュータ、インタフェース機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、１つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。

【００６５】

【発明の効果】以上説明したように本発明によれば、デ
ータ転送に先立ってダミーデータ転送が可能な外部装置
からのデータを受信する際、所定サイクルのダミー信号
を受信し、そのダミー信号のパルス幅を測定し、さらに
連続するダミー信号の各周期を測定し、これらの測定結
果に従って、外部装置のデータ転送速度を推定し、その
推定結果に従って、ダミー信号に応答する応答信号の発
生に際し、ダミー信号の受信から応答信号の発生までの
遅延時間を決定するので、或は、他の発明によれば、デ
ータ転送に先立ってダミーデータ転送が可能な外部装置
からのデータを受信する際、所定サイクルのダミー信号
を受信し、そのダミー信号に応答する応答信号を発生す
るが、その応答信号の発生から次のサイクルのダミー信
号の受信までの時間を測定し、その測定結果に従って、
応答信号のパルス幅を決定するので、どのような外部装
置であったとしても、その装置のデータ転送能力に適し
た遅延時間やパルス幅が動的に決定できる。

【００６６】これにより、外部装置から転送されてくる
データを受信し損なったりすることなく、外部装置の転
送能力を最大限生かしつつデータ転送を行うことができ
るという効果がある。

【００６７】

【図面の簡単な説明】

【図１】本発明の代表的な実施形態であるインタフェー
ス装置の構成を示すブロック図である。

【図２】アナログ遅延回路１１０の構成を示すブロック
図である。

【図３】デジタル遅延回路１０９の構成を示すブロック
図である。

【図４】ＳＴＢ信号、ＳＴＢ’信号、ＡＣＫ信号のタイ
ムチャートである。

【図５】ホストのデータ転送速度と遅延幅（Ｚ）の相関
図である。

【図６】イニシャル設定処理を示すフローチャートであ
る。

【図７】他の実施形態に従うインタフェース装置の構成
を示すブロック図である。

【図８】タイミング制御回路１０７とホストスピード検
出回路１０８の詳細を示すブロック図である。

【図９】他の実施形態に従うＳＴＢ信号、ＳＴＢ’信
号、ＡＣＫ信号のタイミングチャートである。

【図１０】他の実施形態に従うホストのデータ転送速度
とＡＣＫ幅（Ｗ）の相関図である。

【図１１】他の実施形態に従うイニシャル設定処理を示
すフローチャートである。

【符号の説明】

１０１ＣＰＵ１０２ＲＯＭ１０３ＲＡＭ１０４外部機器用インタフェース１０５ＡＳＩＣ１０６信号制御回路１０７タイミング制御回路１０８ホストスピード検出回路１０９デジタル遅延回路１１０アナログ遅延回路２０１ＡＣＫパルス幅生成回路２０２コンパレータ

Claims

【特許請求の範囲】

【請求項１】データ転送に先立ってダミーデータ転送
が可能な外部装置からのデータを受信するインタフェー
ス装置であって、所定サイクルのダミー信号を受信する受信手段と、前記ダミー信号のパルス幅を測定する第１測定手段と、連続するダミー信号の各周期を測定する第２測定手段
と、前記第１及び第２測定手段による測定結果に従って、前
記外部装置のデータ転送速度を推定する推定手段と、前記ダミー信号に応答する応答信号を発生する発生手段
と、前記推定手段による推定結果に従って、前記ダミー信号
の受信から前記応答信号の発生までの遅延時間を決定す
る決定手段とを有することを特徴とするインタフェース
装置。
【請求項２】前記所定サイクルのダミー信号の受信終
了後、前記決定手段によって決定された遅延時間を用い
て前記外部装置からのデータ受信を制御する制御手段を
さらに有することを特徴とする請求項１に記載のインタ
フェース装置。
【請求項３】前記外部装置とのインタフェースはセン
トロニクスインタフェースに従うことを特徴とする請求
項１に記載のインタフェース装置。
【請求項４】前記ダミー信号はＳＴＢ信号であり、前
記応答信号はＡＣＫ信号であることを特徴とする請求項
３に記載のインタフェース装置。
【請求項５】前記受信手段は、受信した前記ＳＴＢ信
号を前記遅延時間に基づいて遅延させる遅延回路を有す
ることを特徴とする請求項４に記載のインタフェース装
置。
【請求項６】前記遅延回路は、アナログ遅延回路とデ
ジタル遅延回路とを含むことを特徴とする請求項５に記
載のインタフェース装置。
【請求項７】前記発生手段は、前記遅延回路において
遅延されたＳＴＢ信号の受信後、所定時間で前記ＡＣＫ
信号を発生することを特徴とする請求項５に記載のイン
タフェース装置。
【請求項８】前記決定手段は、前記ダミー信号の周期
を考慮して、前記遅延時間を決定することを特徴とする
請求項１に記載のインタフェース装置。
【請求項９】データ転送に先立ってダミーデータ転送
が可能な外部装置からのデータを受信するインタフェー
ス装置であって、所定サイクルのダミー信号を受信する受信手段と、前記ダミー信号に応答する応答信号を発生する発生手段
と、前記発生手段による応答信号の発生から前記受信手段が
次のサイクルのダミー信号の受信までの時間を測定する
測定手段と、前記測定手段による測定結果に従って、前記応答信号の
パルス幅を決定する決定手段とを有することを特徴とす
るインタフェース装置。
【請求項１０】前記所定サイクルのダミー信号の受信
終了後、前記決定手段によって決定されたパルス幅を用
いて前記外部装置からのデータ受信を制御する制御手段
をさらに有することを特徴とする請求項９に記載のイン
タフェース装置。
【請求項１１】前記外部装置とのインタフェースはセ
ントロニクスインタフェースに従うことを特徴とする請
求項９に記載のインタフェース装置。
【請求項１２】前記ダミー信号はＳＴＢ信号であり、
前記応答信号はＡＣＫ信号であることを特徴とする請求
項１１に記載のインタフェース装置。
【請求項１３】前記発生手段は、前記ＳＴＢ信号の受
信から所定の時間で該ＳＴＢ信号に対するＡＣＫ信号を
発生することを特徴とする請求項１２に記載のインタフ
ェース装置。
【請求項１４】前記決定手段は、前記応答信号の初期値を設定する初期値設定手段と、前記測定手段から得られる２つの連続する時間を比較す
る比較手段と、前記比較手段による比較結果に従って、前記初期値を漸
次減じる減算手段とを有することを特徴とする請求項９
に記載のインタフェース装置。