JPH1069403A - マイクロプロセッサの初期化と監視のための方法及び回路 - Google Patents
マイクロプロセッサの初期化と監視のための方法及び回路Info
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- JPH1069403A JPH1069403A JP9179663A JP17966397A JPH1069403A JP H1069403 A JPH1069403 A JP H1069403A JP 9179663 A JP9179663 A JP 9179663A JP 17966397 A JP17966397 A JP 17966397A JP H1069403 A JPH1069403 A JP H1069403A
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- Japan
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- processor
- circuit
- signal
- reset
- microprocessor
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 ワッチドッグ手法において機能障害の識別と
マイクロプロセッサのパワーオン・リセットも１つの回
路で可能となるように改善を行うこと。 【解決手段】 適正な作動電圧の印加の際のマイクロプ
ロセッサのリセットと、作動中のプロセッサの機能障害
発生の際のリセットを１つのデジタル回路によって行わ
せ、さらにこの同じ回路によって機能障害を識別させる
ようにする。
マイクロプロセッサのパワーオン・リセットも１つの回
路で可能となるように改善を行うこと。 【解決手段】 適正な作動電圧の印加の際のマイクロプ
ロセッサのリセットと、作動中のプロセッサの機能障害
発生の際のリセットを１つのデジタル回路によって行わ
せ、さらにこの同じ回路によって機能障害を識別させる
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サの初期化と正確な機能監視のための方法及び回路に関
する。
サの初期化と正確な機能監視のための方法及び回路に関
する。
【０００２】
【従来の技術】プロセッサの作動状態の監視に対して
は、既にいくつかの解決手段が公知である。その１つに
いわゆる“ワッチドッグ手法”と呼ばれるものがある
が、この手法ではプロセッサが適切な判定帰還信号によ
ってその作動待機状態を信号化する必要がある。全ての
公知のワッチドッグ手法はいずれにしても次のような欠
点を有している。すなわちこれらの手法では、プロセッ
サの機能障害が発生した場合にしかプロセッサのリセッ
トを引き起こすことができない。これらの公知のワッチ
ドッグ手法によれば、作動電圧の投入の際の初期化、い
わゆるパワーオン・リセットが不可能である。
は、既にいくつかの解決手段が公知である。その１つに
いわゆる“ワッチドッグ手法”と呼ばれるものがある
が、この手法ではプロセッサが適切な判定帰還信号によ
ってその作動待機状態を信号化する必要がある。全ての
公知のワッチドッグ手法はいずれにしても次のような欠
点を有している。すなわちこれらの手法では、プロセッ
サの機能障害が発生した場合にしかプロセッサのリセッ
トを引き起こすことができない。これらの公知のワッチ
ドッグ手法によれば、作動電圧の投入の際の初期化、い
わゆるパワーオン・リセットが不可能である。
【０００３】
【発明が解決しようとする課題】本発明の課題は、上記
したような公知技術の欠点に鑑みこれを解消すべく改善
を行うことである。
したような公知技術の欠点に鑑みこれを解消すべく改善
を行うことである。
【０００４】
【課題を解決するための手段】上記課題は本発明によ
り、適正な作動電圧の印加の際のマイクロプロセッサの
リセットと、作動中のプロセッサの機能障害発生の際の
リセットを１つのデジタル回路によって行わせ、さらに
この同じ回路によって機能障害を識別させるようにして
解決される。
り、適正な作動電圧の印加の際のマイクロプロセッサの
リセットと、作動中のプロセッサの機能障害発生の際の
リセットを１つのデジタル回路によって行わせ、さらに
この同じ回路によって機能障害を識別させるようにして
解決される。
【０００５】本発明によれば、プロセッサへの作動電圧
の印加の際のパワーオン・リセットと、プロセッサの機
能障害発生の際の作動リセットが同じ回路で実現され、
しかもこの回路がプロセッサの機能障害も識別可能であ
る。
の印加の際のパワーオン・リセットと、プロセッサの機
能障害発生の際の作動リセットが同じ回路で実現され、
しかもこの回路がプロセッサの機能障害も識別可能であ
る。
【０００６】本発明の別の有利な実施例は従属請求項に
記載される。
記載される。
【０００７】有利には、トグル・フリップフロップが用
いられ、このトグル・フリップフロップがプロセッサへ
のリセット信号を、作動電圧とプロセッサ自体の応答信
号に依存して制御する。
いられ、このトグル・フリップフロップがプロセッサへ
のリセット信号を、作動電圧とプロセッサ自体の応答信
号に依存して制御する。
【０００８】プロセッサの機能問合せの応答に対しては
固定のタイムパターンを設けるのではなく、問合せを用
いてプロセッサに応答の見込まれる時期を通知する。こ
の場合応答パルスの周期期間の許容偏差への要求はごく
僅かである。それにより入力周波数の大きな動的変動が
許容される。
固定のタイムパターンを設けるのではなく、問合せを用
いてプロセッサに応答の見込まれる時期を通知する。こ
の場合応答パルスの周期期間の許容偏差への要求はごく
僅かである。それにより入力周波数の大きな動的変動が
許容される。
【０００９】さらに有利には、プロセッサが問合せの周
期期間を検査することによって、プロセッサは正確な機
能方向でのワッチドッグ問合せを行うことができる。
期期間を検査することによって、プロセッサは正確な機
能方向でのワッチドッグ問合せを行うことができる。
【００１０】さらに有利には、本発明の回路は非常に僅
かなコストで、例えば集積回路として実現可能である。
かなコストで、例えば集積回路として実現可能である。
【００１１】
【発明の実施の形態】次に本発明を図面に基づき詳細に
説明する。
説明する。
【００１２】図１にはマイクロプロセッサへの接続形成
が概略的に示されている。このマイクロプロセッサ１に
は作動電圧Ｕが印加されている。このマイクロプロセッ
サ１に対する作動電圧Ｕの識別に対しては低電圧識別部
２が用いられる。この低電圧信号は、発振器３と、場合
によってはマルチプレクサ４、及び本発明によるデジタ
ル回路５に対するリセット信号Ｒとして用いられる。そ
れによりプロセッサへのリセットラインが低レベルで、
作動電圧印加後に確定される。この低レベルとは作動電
圧印加の際のプロセッサの初期化、つまりパワーオン・
リセットを意味している。低電圧がもはや識別されなく
なった後で、発振器３は作動を開始する。マルチプレク
サ４を用いることにより、本発明によるデジタル回路５
は、種々のクロックサイクル（ＩＮＴ）を必要に応じて
得ることができる。プロセッサにも同じようにこの信号
ＩＮＴが一方の入力側に供給される。このプロセッサの
リセット入力側は、低レベルで作動する。リセットレベ
ルが高レベルになった後では、マイクロプロセッサは新
たなリセット過程が実行されないようにＩＮＴ信号に連
続的に応答する。
が概略的に示されている。このマイクロプロセッサ１に
は作動電圧Ｕが印加されている。このマイクロプロセッ
サ１に対する作動電圧Ｕの識別に対しては低電圧識別部
２が用いられる。この低電圧信号は、発振器３と、場合
によってはマルチプレクサ４、及び本発明によるデジタ
ル回路５に対するリセット信号Ｒとして用いられる。そ
れによりプロセッサへのリセットラインが低レベルで、
作動電圧印加後に確定される。この低レベルとは作動電
圧印加の際のプロセッサの初期化、つまりパワーオン・
リセットを意味している。低電圧がもはや識別されなく
なった後で、発振器３は作動を開始する。マルチプレク
サ４を用いることにより、本発明によるデジタル回路５
は、種々のクロックサイクル（ＩＮＴ）を必要に応じて
得ることができる。プロセッサにも同じようにこの信号
ＩＮＴが一方の入力側に供給される。このプロセッサの
リセット入力側は、低レベルで作動する。リセットレベ
ルが高レベルになった後では、マイクロプロセッサは新
たなリセット過程が実行されないようにＩＮＴ信号に連
続的に応答する。
【００１３】このワッチドッグ問合せＷＤｉｎに対する
応答は、正確な時点で行われなければならない。プロセ
ッサがＩＮＴ周期において１つのエラーを犯した場合に
は、これは次のクロック周期において１つのクロック周
期に対し、低レベルでリセット入力側をリセットする。
この作動リセットは、プロセッサが応答を何も受け取ら
なかったか、誤った時間に受け取ったか、誤った応答を
受け取った場合に行われる。図２にはデジタル回路５の
実施例が示されている。このデジタル回路は、作動電圧
の投入の際やプロセッサの機能中断の際にリセットを引
き起こさせる。このデジタル回路の個々の構成要素は図
３〜図５に基づいて詳細に説明する。図３のａによる、
パワーオン・リセットと作動リセット実施のための回路
の中心はトグル・フリップ・フロップＦＦ１である。こ
れは低電圧リセット信号Ｒが解除された後でそのＱ出力
側を低レベルに切換る。この状態でパワーオン・リセッ
トが行われる。この状態（リセット信号が低レベル）
は、フリップ・フロップが正のＩＮＴ信号エッジによっ
てその状態を変更した後で初めて変化する（図３ｂ参
照）。その後ではフリップ・フロップはそれぞれ正のＩ
ＮＴ信号エッジ毎に高レベルと低レベルの間で切換わ
る。これは正のＩＮＴ信号エッジの期間中に入力側ＯＲ
１での高レベルの信号によって回避されない限りは続
く。ＯＲ１入力側の高レベルの信号は信号Ｘによって初
期化される。これはプロセッサが障害なく機能している
場合に高レベルである。
応答は、正確な時点で行われなければならない。プロセ
ッサがＩＮＴ周期において１つのエラーを犯した場合に
は、これは次のクロック周期において１つのクロック周
期に対し、低レベルでリセット入力側をリセットする。
この作動リセットは、プロセッサが応答を何も受け取ら
なかったか、誤った時間に受け取ったか、誤った応答を
受け取った場合に行われる。図２にはデジタル回路５の
実施例が示されている。このデジタル回路は、作動電圧
の投入の際やプロセッサの機能中断の際にリセットを引
き起こさせる。このデジタル回路の個々の構成要素は図
３〜図５に基づいて詳細に説明する。図３のａによる、
パワーオン・リセットと作動リセット実施のための回路
の中心はトグル・フリップ・フロップＦＦ１である。こ
れは低電圧リセット信号Ｒが解除された後でそのＱ出力
側を低レベルに切換る。この状態でパワーオン・リセッ
トが行われる。この状態（リセット信号が低レベル）
は、フリップ・フロップが正のＩＮＴ信号エッジによっ
てその状態を変更した後で初めて変化する（図３ｂ参
照）。その後ではフリップ・フロップはそれぞれ正のＩ
ＮＴ信号エッジ毎に高レベルと低レベルの間で切換わ
る。これは正のＩＮＴ信号エッジの期間中に入力側ＯＲ
１での高レベルの信号によって回避されない限りは続
く。ＯＲ１入力側の高レベルの信号は信号Ｘによって初
期化される。これはプロセッサが障害なく機能している
場合に高レベルである。
【００１４】トグル・フリップ・フロップＦＦ１に対す
る入力信号Ｘを得るためには、マイクロプロセッサは、
その機能性を検査されなければならない。この検査は２
つの段階ステップで行われる。このうちの最初の部分は
図４のａに示されている。マイクロプロセッサにはＩＮ
Ｔ信号が供給される。マイクロプロセッサには信号が所
定の期間で応答されることが強いられる。それによりマ
イクロプロセッサは作動リセットによってリセットされ
ない。２つのフリップ・フロップによって次のことが配
慮される。すなわちマイクロコンピュータがリセットさ
れないように、各ＩＮＴ・高レベルフェーズを１つ又は
複数のＷＤｉｎパルスでもってＩＮＴ低レベルフェーズ
に応えることが配慮される。このプロセッサはセット入
力側Ｓによるフリップ・フロップ２でのＷＤｉｎ信号で
もって低レベルにセットされる手段を有している。フリ
ップ・フロップ２は継続信号が何も印加されない場合に
は、それぞれ正のＩＮＴ信号エッジによって再びリセッ
トされる。なぜならそのＤ入力側が低レベルにおかれる
からである。出力信号ＷＤｉｎ＿ｊａは、プロセッサの
応答ＷＤｉｎが低レベルかどうかを表している。図４ａ
による回路によれば、これまでは単にプロセッサが応答
信号を送ったかどうかのみが検出されていた。図５によ
るフリップ・フロップ３によれば、さらにその応答が正
しい時間で送信されたかどうかが検出される。このフリ
ップ・フロップ３は、ＷＤｉｎパルスがＩＮＴ信号のハ
イレベルフェーズにおいて到来したかどうかを検出す
る。、その中で各ＩＮＴ信号の下降エッジによってフリ
ップ・フロップ２の状態を出力側Ｑから転送する。フリ
ップ・フロップ２の信号Ｑとフリップ・フロップ３の信
号ＱのＡＮＤ結合を介して、トグル・フリップ・フロッ
プに対する入力信号Ｘが形成される。この信号によって
各上昇ＩＮＴ信号エッジ毎に次のようなことが回避され
る。すなわち作動リセットに対するリセット信号が低レ
ベルに切換られることが回避される。図６は第２のリセ
ット過程の典型的な経過を表している。領域Ａでは作動
電圧がまだ印加されていない。低電圧表示は高レベルに
なる。領域Ｂでは低電圧識別部が、作動電圧の印加と低
レベルへの切換を識別する。同時に内部クロックＩＮＴ
がスタートされる。プロセッサによって領域Ｂでは応答
をまだ何も受けていないので、リセットレベルは低レベ
ルにセットされる。そしてプロセッサのパワーオン・リ
セットが開始される。領域Ｃではプロセッサが信号ＷＤ
ｉｎと共に、関与する信号ＩＮＴへのリアクションを開
始する。正しいリアクションの場合には、プロセッサは
リセットされない。なぜならリセット入力側が高レベル
におかれるからである。領域Ｄに示されているように、
問合せに対するプロセッサの応答が不正確で信号ＷＤｉ
ｎが欠落しているような場合には、リセット入力側が次
のクロックサイクルで低レベルにセットされ、作動リセ
ットが実施される。領域Ｆでは、実行された作動リセッ
トに従ってシステムが再び問題なく動作する。本発明に
よる回路は次のような利点を有している。すなわち入力
周波数における大きな変動が許容できる利点を有してい
る。プロセッサ自体はその正確な機能方向でのワッチド
ック検査をＩＮＴ周期の測定によって実施可能である。
このＩＮＴ信号の応答に対する時間窓は任意に選択可能
である。またこのような本発明の回路を実現するために
必要とされる回路コストもごく僅かである。
る入力信号Ｘを得るためには、マイクロプロセッサは、
その機能性を検査されなければならない。この検査は２
つの段階ステップで行われる。このうちの最初の部分は
図４のａに示されている。マイクロプロセッサにはＩＮ
Ｔ信号が供給される。マイクロプロセッサには信号が所
定の期間で応答されることが強いられる。それによりマ
イクロプロセッサは作動リセットによってリセットされ
ない。２つのフリップ・フロップによって次のことが配
慮される。すなわちマイクロコンピュータがリセットさ
れないように、各ＩＮＴ・高レベルフェーズを１つ又は
複数のＷＤｉｎパルスでもってＩＮＴ低レベルフェーズ
に応えることが配慮される。このプロセッサはセット入
力側Ｓによるフリップ・フロップ２でのＷＤｉｎ信号で
もって低レベルにセットされる手段を有している。フリ
ップ・フロップ２は継続信号が何も印加されない場合に
は、それぞれ正のＩＮＴ信号エッジによって再びリセッ
トされる。なぜならそのＤ入力側が低レベルにおかれる
からである。出力信号ＷＤｉｎ＿ｊａは、プロセッサの
応答ＷＤｉｎが低レベルかどうかを表している。図４ａ
による回路によれば、これまでは単にプロセッサが応答
信号を送ったかどうかのみが検出されていた。図５によ
るフリップ・フロップ３によれば、さらにその応答が正
しい時間で送信されたかどうかが検出される。このフリ
ップ・フロップ３は、ＷＤｉｎパルスがＩＮＴ信号のハ
イレベルフェーズにおいて到来したかどうかを検出す
る。、その中で各ＩＮＴ信号の下降エッジによってフリ
ップ・フロップ２の状態を出力側Ｑから転送する。フリ
ップ・フロップ２の信号Ｑとフリップ・フロップ３の信
号ＱのＡＮＤ結合を介して、トグル・フリップ・フロッ
プに対する入力信号Ｘが形成される。この信号によって
各上昇ＩＮＴ信号エッジ毎に次のようなことが回避され
る。すなわち作動リセットに対するリセット信号が低レ
ベルに切換られることが回避される。図６は第２のリセ
ット過程の典型的な経過を表している。領域Ａでは作動
電圧がまだ印加されていない。低電圧表示は高レベルに
なる。領域Ｂでは低電圧識別部が、作動電圧の印加と低
レベルへの切換を識別する。同時に内部クロックＩＮＴ
がスタートされる。プロセッサによって領域Ｂでは応答
をまだ何も受けていないので、リセットレベルは低レベ
ルにセットされる。そしてプロセッサのパワーオン・リ
セットが開始される。領域Ｃではプロセッサが信号ＷＤ
ｉｎと共に、関与する信号ＩＮＴへのリアクションを開
始する。正しいリアクションの場合には、プロセッサは
リセットされない。なぜならリセット入力側が高レベル
におかれるからである。領域Ｄに示されているように、
問合せに対するプロセッサの応答が不正確で信号ＷＤｉ
ｎが欠落しているような場合には、リセット入力側が次
のクロックサイクルで低レベルにセットされ、作動リセ
ットが実施される。領域Ｆでは、実行された作動リセッ
トに従ってシステムが再び問題なく動作する。本発明に
よる回路は次のような利点を有している。すなわち入力
周波数における大きな変動が許容できる利点を有してい
る。プロセッサ自体はその正確な機能方向でのワッチド
ック検査をＩＮＴ周期の測定によって実施可能である。
このＩＮＴ信号の応答に対する時間窓は任意に選択可能
である。またこのような本発明の回路を実現するために
必要とされる回路コストもごく僅かである。
【図１】マイクロプロセッサの監視のための回路の概略
図である。
図である。
【図２】本発明によるデジタル回路の実施例を示した図
である。
である。
【図３】ａはリセット信号形成のための回路構成を示し
たブロック回路図、ｂは信号の時間経過ダイヤグラムで
ある。
たブロック回路図、ｂは信号の時間経過ダイヤグラムで
ある。
【図４】ａはワッチドッグ信号の応答のための回路構成
を示したブロック回路図、ｂは信号の時間経過ダイヤグ
ラムである。
を示したブロック回路図、ｂは信号の時間経過ダイヤグ
ラムである。
【図５】作動リセットをトリガする回路を示した図であ
る。
る。
【図６】種々の信号の時間経過を概略的に示した図であ
る。
る。
１ マイクロプロセッサ ２ 低電圧識別部 ３ 発振器 ４ マルチプレクサ ５ デジタル回路
Claims (6)
- 【請求項１】 マイクロプロセッサの初期化と正確な機
能監視のための方法において、 適正な作動電圧の印加の際のマイクロプロセッサのリセ
ットと、作動中のプロセッサの機能障害発生の際のリセ
ットを１つのデジタル回路によって行わせ、さらにこの
同じ回路によって機能障害を識別させることを特徴とす
る、マイクロプロセッサの初期化と監視のための方法。 - 【請求項２】 請求項１記載の方法を実施するための回
路において、 前記回路がトグル・フリップフロップを含んでおり、該
トグル・フリップフロップは、一方の入力側において低
電圧が識別されるか又は他方の入力側にプロセッサの機
能障害によって引き起こされた信号が供給された場合
に、プロセッサに対するリセット信号を送出することを
特徴とする、回路。 - 【請求項３】 正確な時間窓でのプロセッサの応答信号
を伴わずに周期的な問合せ信号による応答がなされた場
合に、プロセッサの機能障害を識別する、請求項２記載
の回路。 - 【請求項４】 前記時間窓は、問合せパルスの応答に対
して設定可能である、請求項２又は３いずれか１項記載
の回路。 - 【請求項５】 前記プロセッサはデジタル回路のワッチ
ドッグ問合せをプロセッサの問合せ信号の周期を測定す
ることによって正確な機能方向で検査する、請求項２〜
４いずれか１項記載の回路。 - 【請求項６】 前記デジタル回路は集積回路として構成
されている、請求項２〜５いずれか１項記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19627362A DE19627362C2 (de) | 1996-07-06 | 1996-07-06 | Schaltung zur Initialisierung und Überwachung eines Mikroprozessors |
| DE19627362.5 | 1996-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069403A true JPH1069403A (ja) | 1998-03-10 |
| JP4242934B2 JP4242934B2 (ja) | 2009-03-25 |
Family
ID=7799169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17966397A Expired - Fee Related JP4242934B2 (ja) | 1996-07-06 | 1997-07-04 | マイクロプロセッサの初期化と監視のための方法及び回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5983345A (ja) |
| JP (1) | JP4242934B2 (ja) |
| DE (1) | DE19627362C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10144070A1 (de) * | 2001-09-07 | 2003-03-27 | Philips Corp Intellectual Pty | Kommunikationsnetzwerk und Verfahren zur Steuerung des Kommunikationsnetzwerks |
| JP2003248598A (ja) * | 2002-02-22 | 2003-09-05 | Oki Electric Ind Co Ltd | マイクロコントローラ及びマイクロコントローラの故障検出方法 |
| JP4127283B2 (ja) * | 2003-04-25 | 2008-07-30 | 日本電気株式会社 | リセット回路とディジタル通信装置 |
| DE102005024550A1 (de) * | 2005-05-28 | 2006-11-30 | Wilo Ag | Hardwarekonzept einer Reset-Schaltung |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3373759D1 (en) * | 1982-06-09 | 1987-10-22 | Fujitsu Ltd | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| DE3421584A1 (de) * | 1984-06-09 | 1985-12-12 | Robert Bosch Gmbh, 7000 Stuttgart | Ruecksetzschaltung fuer mikroprozessoren |
| US4803682A (en) * | 1985-03-04 | 1989-02-07 | Sanyo Electric Co., Ltd. | Resetting system |
| US4803592A (en) * | 1986-06-24 | 1989-02-07 | International Business Machines Corporation | Power control and fault isolation indicator |
| GB2197507A (en) * | 1986-11-03 | 1988-05-18 | Philips Electronic Associated | Data processing system |
| US5361365A (en) * | 1989-11-06 | 1994-11-01 | Sharp Kabushiki Kaisha | Microprocessor for selectively performing cold and warm starts |
| US5297287A (en) * | 1992-03-02 | 1994-03-22 | S-Mos Systems, Incorporated | System and method for resetting a microprocessor system |
| DE4329872C2 (de) * | 1993-09-03 | 1998-01-22 | Siemens Ag | Überwachungsschaltung für Mikroprozessoren |
| JPH07160666A (ja) * | 1993-12-10 | 1995-06-23 | Zexel Corp | マイクロコンピュータのリセット装置 |
| US5513358A (en) * | 1994-02-04 | 1996-04-30 | Motorola, Inc. | Method and apparatus for power-up state initialization in a data processing system |
| GB2305036B (en) * | 1994-09-10 | 1997-08-13 | Holtek Microelectronics Inc | Reset signal generator |
| JP3003556B2 (ja) * | 1995-10-05 | 2000-01-31 | 住友電装株式会社 | フェイルセーフ装置 |
-
1996
- 1996-07-06 DE DE19627362A patent/DE19627362C2/de not_active Expired - Fee Related
-
1997
- 1997-07-04 JP JP17966397A patent/JP4242934B2/ja not_active Expired - Fee Related
- 1997-07-07 US US08/888,840 patent/US5983345A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19627362C2 (de) | 1998-11-26 |
| US5983345A (en) | 1999-11-09 |
| DE19627362A1 (de) | 1998-01-08 |
| JP4242934B2 (ja) | 2009-03-25 |
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