JPH1068761A - フェイル・サーチ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵの介在回数とデータ量の減少と、フェ
イル・サーチ機能の高速化を期すことができるフェイル
・サーチ回路を提供すること。 【解決手段】 被測定メモリ・デバイスのフェイル情報
を不良解析メモリ３にあらかじめ格納しておき、ＣＰＵ
８がアドレス・ポインタ２にスタート・アドレスのセッ
ト後にＣＰＵ８からタイミング制御部１にフェイル・サ
ーチの開始のコマンドを送出し、タイミング制御部１か
らアドレス・ポインタ２にアドレス・インクリメントの
クロックを出力して、アドレス・ポインタ２から不良解
析メモリ３にインクリメント・アドレスを出力し、不良
解析メモリ３からメモリ・データを読み出し、そのメモ
リ・データ中にフェイル・データがタイミング制御部１
で認識されると、タイミング制御部１はカウンタ４にフ
ェイルの数をカウントさせ、レジスタ５にフェイルの先
頭アドレスを保持させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ・デバイ
スのフェイル情報をフェイルの先頭アドレスとフェイル
数で扱うことにより、フェイル・サーチ機能の高速化を
期すようにしたフェイル・サーチ回路に関する。

【０００２】

【従来の技術】近年、メモリ・デバイスの大容量化およ
びメモリ・セル構造の複雑化に伴い、メモリ・テスタの
不良解析機能の高速化が要求されている。

【０００３】従来のフェイル・サーチ回路について図４
により説明する。図４におけるＣＰＵ１４はアドレス・
ポインタ１２にスタート・アドレスをセットした後、タ
イミング制御部１１に対し、フェイル・サーチの開始の
コマンドを発行する。

【０００４】タイミング制御部１１はサーチの開始のコ
マンドを受け、アドレス・ポインタ１２にアドレス・イ
ンクリメントのクロックを出力する。不良解析メモリ１
３はアドレス・ポインタ１２からインクリメント・アド
レスを受け、それに応じて各アドレスのメモリ・データ
をタイミング制御部１１に出力する。

【０００５】タイミング制御部１１はメモリ・データを
監視し、フェイル・データを認識すると、アドレス・ポ
インタ１２に対してアドレス・インクリメントのクロッ
クを止め、不良解析メモリ１３のアドレス指定を停止さ
せる。次いで、タイミング制御部１１はＣＰＵ１４にフ
ェイル・サーチの終了を通知する。

【０００６】タイミング制御部１１からＣＰＵ１４はフ
ェイル・サーチの終了の通知を受け、アドレス・ポイン
タ１２の停止したアドレスをリードすることにより、フ
ェイルのあるアドレスを検出する。

【０００７】

【発明が解決しようとする課題】図４に示すような従来
のフェイル・サーチ回路では、フェイルの数だけ毎回Ｃ
ＰＵ１４が処理実行に際して介在し、ＣＰＵ１４の処理
効率が悪く、また毎回スタート・アドレスの設定を行う
とき、ＸアドレスのＭＡＸ値を意識して設定しなければ
ならない。

【０００８】例えば、後述するこの発明の実施の形態の
説明時に参照するフェイル分布図の図２に示すように、
フェイル・ビットが分布している場合、３回目のフェイ
ル・サーチによりＸ＝３，Ｙ＝１のフェイルを検出した
後、４回目のスタート・アドレスはＸ＝４，Ｙ＝１では
なく、Ｘ＝０，Ｙ＝２となる。

【０００９】

【課題を解決するための手段】このような課題を解決す
るために、この発明は、あらかじめ被測定メモリ・デバ
イスのフェイル情報が格納された不良解析メモリ３と、
ＣＰＵ８からコマンドを受けてコントロール信号を発生
するとともに不良解析メモリ３から読み出されるメモリ
・データを監視するタイミング制御部１と、ＣＰＵ８か
らのスタート・アドレスをアクセスしてタイミング制御
部１からのアドレス・インクリメントのクロックを入力
することにより不良解析メモリ３に前記メモリ・データ
を読み出すアドレス・ポインタ２と、不良解析メモリ３
から出力され前記メモリ・データからタイミング制御部
１がフェイル・データを認識するごとにフェイル数をカ
ウントするカウンタ４と、タイミング制御部１による前
記フェイル・データの認識時にフェイルの先頭アドレス
を保持するレジスタ５とを備える。

【００１０】

【発明の実施の形態】この発明のフェイル・サーチ回路
によれば、ＣＰＵ８がアドレス・ポインタ２にスタート
・アドレスのセット後、タイミング制御部１に対してフ
ェイル・サーチ開始のコマンドを出力することにより、
タイミング制御部１はアドレス・ポインタ２にアドレス
・インクリメントを出力し、アドレス・ポインタ２はか
らインクリメント・アドレスを不良解析メモリ３に出力
し、不良解析メモリ３の各アドレスのメモリ・データを
読み出し、その読み出したメモリ・データをタイミング
制御部１で監視する。

【００１１】タイミング制御部１がメモリ・データから
フェイル・データを認識すると、タイミング制御部１か
らカウンタ４に対してフェイル・カウント・クロック信
号を出力し、カウンタ４はフェイルの数をカウントす
る。

【００１２】また、タイミング制御部１が不良解析メモ
リ３の各アドレスのメモリ・データごとにレジスタ５に
対してロード信号を出力し、レジスタ５がフェイルの先
頭アドレスを保持し、この先頭アドレスとフェイル数と
をＣＰＵ８で読み出すようにする。

【００１３】次に、この発明のフェイル・サーチ回路の
実施の形態について図面を参照して説明する。図１は、
この発明のフェイル・サーチ回路の一実施の形態の構成
を示すブロック図である。

【００１４】この図１における１はタイミング制御部で
あり、ＣＰＵ８からのコマンドを受けて、フェイル・サ
ーチ回路の各部にコントロール信号を出力するようにし
ており、ＣＰＵ８はこのフェイル・サーチ回路を制御す
るための中枢をなすものである。

【００１５】すなわち、ＣＰＵ８からアドレス・ポイン
タ２に対してスタート・アドレスａを出力するようにな
っているとともに、ＣＰＵ８からタイミング制御部１に
対してフェイル・サーチの開始のコマンドｂを出力する
ようになっている。

【００１６】タイミング制御部１はこのコマンドｂを受
けることにより、アドレス・ポインタ２に対してアドレ
ス・インクリメントのクロックｃを送出するようになっ
ている。

【００１７】アドレス・ポインタ２は、このクロックｃ
を入力すると、不良解析メモリ３に対してインクリメン
ト・アドレスを送出するようにしている。この不良解析
メモリ３には、あらかじめ、図示しない被測定メモリ・
デバイスのフェイル情報が書き込まれており、不良解析
メモリ３にアドレス・ポインタ２からＸ方向のインクリ
メント・アドレスｄＸ，Ｙ方向のインクリメント・アド
レスｄＹが入力されると、不良解析メモリ３から各アド
レスのメモリ・データＤが読み出されるようになってい
る。

【００１８】不良解析メモリ３から読み出されたメモリ
・データＤはタイミング制御部１に出力され、このタイ
ミング制御部１でメモリ・データＤを監視して、フェイ
ル・データの存否を検出するようになっている。

【００１９】タイミング制御部１でフェイル・データを
検出すると、タイミング制御部１からカウンタ４に対し
てフェイル・カウント・クロック信号Ｇを出力するよう
になっている。

【００２０】また、タイミング制御部１は、メモリ・デ
ータＤにフェイル・データを認識しないときには、カウ
ンタ４に対してカウンタ・リセット信号Ｈを出力するよ
うにしている。

【００２１】カウンタ４はカウンタ・リセット信号Ｈお
よびフェイル・カウント・クロック信号Ｇによりフェイ
ル数をカウントするするようになっている。カウンタ４
によりカウントされたフェイル数は、タイミング制御部
１でメモリ・データＤの立ち下がりエッジを微分した信
号ＪによりＦＩＦＯ（先入れ先出し）レジスタ６に書き
込まれるようになっている。

【００２２】さらに、タイミング制御部１は不良解析メ
モリ３から出力されるメモリ・データＤの立ち上がりエ
ッジを微分し、レジスタ５に対してロード信号Ｅを出力
し、このレジスタ５にフェイルの先頭アドレスを保持さ
せるようになっている。

【００２３】レジスタ５に保持されたフェイルの先頭ア
ドレスは、タイミング制御部１で上記のメモリ・データ
Ｅの立ち下がりエッジを微分した信号Ｊにより、ＦＩＦ
Ｏレジスタ７に書き込むようになっている。

【００２４】ＣＰＵ８は前記のフェイル・サーチの開始
のコマンドｂを発行した後、ＦＩＦＯレジスタ６・７の
エンプティ・フラグｍを検出し、ＦＩＦＯレジスタ６・
７にデータが書き込まれることを監視し、エンプティ・
フラグｍが「Ｈ」レベルになったらフェイル数および先
頭アドレスｎをＦＩＦＯレジスタ６・７から読み出すよ
うにしている。

【００２５】また、ＦＩＦＯレジスタ６・７はいっぱい
までデータが格納され、入力を受けられない状態になる
と、ＦＩＦＯレジスタ７はタイミング制御部１にフルフ
ラグｐを出力し、タイミング制御部１から出力されるア
ドレス・インクリメントのクロックＡを中断させる。

【００２６】ＣＰＵ８の先頭アドレスｎの読み出しが行
われると、フルフラグｐが「Ｌ」レベルになり、アドレ
ス・インクリメントのクロックＡの出力が再開される。
この処理が繰り返され、最終アドレスまでフェイル・サ
ーチ動作が実行されるようにしている。

【００２７】次に、以上のように構成されたこの実施の
形態の動作について図３のタイミングチャートを参照し
て説明する。図３は図２のフェイル分布図の場合を仮定
した場合のタイミングチャートであり、図３（Ａ）〜
（Ｋ）はそれぞれ図１におけるＡ〜Ｋの信号を示してい
る。

【００２８】まず、ＣＰＵ８はアドレス・ポインタ２に
対して、スタート・アドレスａを送出してセットし、次
いで、ＣＰＵ８はタイミング制御部１に対して、フェイ
ル・サーチの開始のコマンドｂを出力する。

【００２９】タイミング制御部１はこのコマンドｂを入
力することにより、被測定メモリ・デバイスのフェイル
・サーチを開始すべく、アドレス・ポインタ２に対し
て、図３（Ａ）に示すアドレス・インクリメントのクロ
ックＡを出力する。

【００３０】これにより、アドレス・ポインタ２から図
３（Ｂ）に示すＸ方向のインクリメント・アドレスｄＸ
（Ｘアドレス）と図３（Ｃ）に示すＹ方向のインクリメ
ント・アドレスｄＸ（Ｙアドレス）を不良解析メモリ３
に出力する。

【００３１】不良解析メモリ３は、このインクリメント
・アドレスｄＸ，ｄＹを入力すると、それに応じて図３
（Ｄ）に示す各アドレスのメモリ・データＤをタイミン
グ制御部１に出力する。

【００３２】タイミング制御部１は不良解析メモリ３か
ら入力されるメモリ・データＤを監視し、メモリ・デー
タＤにフェイル・データを認識すると、タイミング制御
部１はカウンタ４に対して図３（Ｇ）に示すフェイル・
カウンタ・クロック信号Ｇを出力する。

【００３３】このフェイル・カウンタ・クロック信号Ｇ
がカウンタ４に入力されることにより、カウンタ４はフ
ェイル・カウンタ・クロック信号Ｇを、すなわち、フェ
イル数をカウントする。

【００３４】また、タイミング制御部１がメモリ・デー
タＤにフェイル・データを認識しない場合には、タイミ
ング制御部１からカウンタ４に対して、図３（Ｈ）に示
すように、カウンタ・リセット信号Ｈを送出し、これに
より、カウンタ４はフェイル数のカウント値をリセット
する。

【００３５】したがって、カウンタ４はフェイル・カウ
ンタ・クロック信号Ｇによりフェイル数のカウントを開
始し、カウンタ・リセット信号Ｈによりフェイル数のカ
ウント値をリセットする。

【００３６】レジスタ５はフェイルの先頭アドレスを保
持するためのレジスタであり、次にレジスタ５によるフ
ェイルの先頭アドレスの保持動作について説明する。タ
イミング制御部１に上記メモリ・データＤが入力される
と、タイミング制御部１はこのメモリ・データＤの立ち
上がりエッジを微分し、レジスタ５に対して図３（Ｅ）
に示すようなロード信号Ｅを出力する。このロード信号
Ｅにより、レジスタ５はフェイルの先頭アドレスを保持
する。

【００３７】また、タイミング制御部１は前記メモリ・
データＤの立ち下がりエッジを微分し、図３（Ｊ）に示
すような信号ＪをＦＩＦＯレジスタ６・７に出力する。
この信号ＪがＦＩＦＯレジスタ６に入力されることによ
り、ＦＩＦＯレジスタ６はカウンタ４でカウントされた
フェイル数を書き込む。

【００３８】同様にして、信号ＪがＦＩＦＯレジスタ７
に入力されることにより、ＦＩＦＯレジスタ７はレジス
タ５に保持されているフェイルの先頭アドレスを書き込
む。

【００３９】次に、ＣＰＵ８によるＦＩＦＯレジスタ６
・７にそれぞれ書き込まれているフェイル数、フェイル
の先頭アドレスの読み出し動作について説明する。ま
ず、前述のように、ＣＰＵ８が当初にフェイル・サーチ
のコマンドｂを発行してタイミング制御部１に送出した
後に、ＣＰＵ８はＦＩＦＯレジスタ６への前記フェイル
数の書き込みと、ＦＩＦＯレジスタへの前記フェイルの
先頭アドレスの書き込みの両方の監視を行う。

【００４０】この監視の結果、ＦＩＦＯレジスタ６・７
から出力されるそれぞれ図３（Ｋ）に示すようなエンプ
ティ・フラグＫが「Ｈ」レベルになったことをＣＰＵ８
が検出すると、ＣＰＵ８によりＦＩＦＯレジスタ６から
フェイル数を読み出すとともに、ＦＩＦＯレジスタ７か
らフェイルの先頭アドレスを読み出す。

【００４１】このように、ＣＰＵ８はエンプティ・フラ
グＫを監視し、ＦＩＦＯレジスタ６・７の読み出し処理
を行うが、ＣＰＵ８の読み出し処理に比べて、ＦＩＦＯ
レジスタ６・７ヘの書き込みサイクルが速い場合は（フ
ェイルの分布状況による）、ＦＩＦＯレジスタ６・７に
それぞれフェイル数、フェイルの先頭アドレスがＦＩＦ
Ｏレジスタ６・７の容量いっぱいまで格納され、それ以
上の入力が受入れられない状態になると、これらのＦＩ
ＦＯレジスタ６・７からタイミング制御部１にフル・フ
ラグｐを出力する。

【００４２】このフル・フラグｐがタイミング制御部１
に入力されることにより、タイミング制御部１からアド
レス・ポインタ２への図３（Ａ）に示すアドレス・イン
クリメントのクロックＡの出力を中断する。これによ
り、カウンタ４によるフェイルの数のカウント作用が停
止するともに、レジスタ５によるフェイルの先頭アドレ
ス保持作用が停止する。

【００４３】このようなカウンタ４のフェイルの数のカ
ウント作用の停止中およびレジスタ５のフェイルの先頭
アドレス保持作用の停止中に、ＣＰＵ８によるＦＩＦＯ
レジスタ６からのフェイルの数の読み出しおよびＦＩＦ
Ｏレジスタ７からのフェイルの先頭アドレスの読み出し
が続行されて、ＦＩＦＯレジスタ６・７の空き容量が漸
増する。

【００４４】これにともない、ＦＩＦＯレジスタ６・７
から出力されるフル・フラグｐが「Ｌ」レベルになる
と、タイミング制御部１から再びアドレス・インクリメ
ントのクロックＡがアドレス・ポインタ２に出力され、
アドレス・ポインタ２から不良解析メモリ３にインクリ
メント・アドレスｄＸ，ｄＹが出力され、不良解析メモ
リ３からメモリ・データの出力が再開される。

【００４５】このような処理が繰り返され、不良解析メ
モリ３の最終アドレスまでフェイル・サーチの動作が実
行される。

【００４６】

【発明の効果】この発明のフェイル・サーチ回路によれ
ば、あらかじめ被測定メモリ・デバイスのフェイル情報
を不良解析メモリに格納しておき、ＣＰＵからアドレス
・ポインタにスタート・アドレスをセットした後に、Ｃ
ＰＵからタイミング制御部にフェイル・サーチの開始コ
マンドを送出して、タイミング制御部からアドレス・ポ
インタにアドレス・インクリメントのクロックを出力し
てアドレス・ポインタから不良解析メモリにインクリメ
ント・アドレスを出力してメモリ・データを読み出し、
読み出したメモリ・データからフェイル・データをタイ
ミング制御部が認識すると、フェイルの数をカウンタで
カウントするとともに、レジスタにフェイルの先頭アド
レスを保持するようにしたので、フェイル・サーチ機能
でＣＰＵが介在する回数が減ることに加え、フェイル情
報を先頭アドレスとフェイル数で扱うことによりデータ
量が減り、フェイル・サーチ機能の高速化を計ることが
できる。

【図面の簡単な説明】

【図１】この発明によるフェイル・サーチ回路の一実施
の形態の構成を示すブロック図である。

【図２】図１のフェイル・サーチ回路に適用するフェイ
ル分布を示すフェイル分布図である。

【図３】図１のフェイル・サーチ回路に図２のフェイル
分布を適用すると仮定した場合の図１のフェイル・サー
チ回路の動作を説明するたあめのタイミング・チャート
である。

【図４】従来のフェイル・サーチ回路の構成を示すブロ
ック図である。

【符号の説明】

１ タイミング制御部 ２ アドレス・ポインタ ３ 不良解析メモリ ４ カウンタ ５ レジスタ ６・７ ＦＩＦＯレジスタ ８ ＣＰＵ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 あらかじめ被測定メモリ・デバイスのフ
   ェイル情報が格納された不良解析メモリ(3) と、 ＣＰＵ(8) からコマンドを受けてコントロール信号を発
   生するとともに、前記不良解析メモリ(3) から読み出さ
   れるメモリ・データを監視するタイミング制御部(1)
   と、 前記ＣＰＵ(8) からのスタート・アドレスを受け前記タ
   イミング制御部(1) からのアドレス・インクリメントの
   クロックにより、前記不良解析メモリ(3) から前記メモ
   リ・データを読み出すアドレス・ポインタ(2) と、 前記不良解析メモリ(3) から出力された前記メモリ・デ
   ータから前記タイミング制御部(1) がフェイル・データ
   を認識するごとにフェイル数をカウントするカウンタ
   (4) と、 前記タイミング制御部(1) による前記フェイル・データ
   の認識時にフェイルの先頭アドレスを保持するレジスタ
   (5) を備えることを特徴とするフェイル・サーチ回路。
2. 【請求項２】 前記カウンタ(4) および前記レジスタ
   (5) の出力側にそれぞれＦＩＦＯレジスタ(6,7) を備え
   る事を特徴とする請求項１に記載のフェイル・サーチ回
   路。