KR100304290B1 - 패일서치회로 - Google Patents

Abstract

본 발명은 패일 서치회로에 관한 것이다.

본 발명은 CPU의 개재회수와 데이터 양의 감소와, 패일 서치 기능의 고속화를 기할 수 있는 패일 서치회로를 제공하는 것을 목적으로 하고, 본 발명의 실시예에 따른 패일 서치회로는, 피측정 메모리 디바이스의 패일 정보를 불량해석 메모리(3)에 미리 격납하여 놓고, CPU(8)가 어드레스 포인터(2)에 스타트 어드레스의 세트후의 CPU(8)로부터 타이밍 제어부(10)에 패일 서치의 개시의 코맨드를 송출하고, 타이밍 제어부(1)로 부터 어드레스 포인터(2)에 어드레스 인크리먼트의 클록을 출력하여서, 어드레스 포인터(2)로부터 불량해석 메모리(3)에 인크리먼트 어드레스를 출력하고, 불량해석 메모리(3)로부터 메모리 데이터를 판독 출력하고, 그 메모리 데이터 중에 패일 데이터가 타이밍 제어부(1)에서 인식되면, 타이밍 제어부(1)는 카운터(4)에 패일의 수를 카운트시키고, 레지스터(5)에 패일의 선두어드레스를 유지시킨다.

Description

패일 서치회로

본 발명은, 메모리 디바이스의 패일(fail)정보를 패일의 선두어드레스와 패일 수로 취급함으로써, 패일 서치 기능의 고속화를 도모하도록 한 패일 서치회로에 관한 것이다.

근년, 메모리 디바이스의 대용량화 및 메모리셀 구조의 복잡화에 따라, 메모리테스터의 불량해석기능의 고속화가 요구되고 있다.

종래의 패일 서치회로에 대해서 제 4 도에 의거하여 설명한다. 제 4 도에 있어서 CPU(14)는 어드레스 포인터(12)에 스타트 어드레스를 세트한 후, 타이밍 제어부(11)에 대하여, 패일 서치 개시의 코맨드를 발행한다.

타이밍 제어부(11)는 서치 개시의 코맨드를 받아, 어드레스 포인터(12)에 어드레스 인크리먼트(address increment)의 클록을 출력한다. 불량해석 메모리(13)는 어드레스 포인터(12)로부터 인크리먼트 어드레스를 받아, 그것에 따라서 각 어드레스의 메모리 데이터를 타이밍 제어부(11)에 출력한다.

타이밍 제어부(11)는 메모리 데이터를 감시하고, 패일 데이터를 인식하면, 어드레스 포인터(12)에 대하여 어드레스 인크리먼트의 클록을 멈추고, 불량해석 메모리(13)의 어드레스 지정을 정지시킨다. 이어서, 타이밍 제어부(11)는 CPU(14)에 패일 서치의 종료를 통지한다.

타이밍 제어부(11)로부터 CPU(14)는 패일 서치의 종료의 통지를 받아, 어드레스 포인터(12)가 정지한 어드레스를 판독함으로써, 패일이 있는 어드레스를 검출한다.

제 4 도에 나타낸 바와 같은 종래의 패일 서치회로에서는, 패일의 수만큼 매회 CPU(14)가 처리실행에 즈음하여서 개재하고, CPU(14)의 처리효율이 나쁘다. 또한 매회 스타트 어드레스의 설정을 행할 때, X 어드레스의 최고치를 의식하여서 설정하지 않으면 안 된다.

예컨대, 후술하는 본 발명의 실시의 형태의 설명시에 참조할 패일 분포도인 제 2 도에 나타낸 바와 같이, 패일 비트가 분포하고 있을 경우, 3회 째의 패일 서치에 의하여 X=3, Y=1의 패일을 검출한 후, 4회 째의 스타트 어드레스는 X=4, Y=1이 아니고, X=0, Y=2가 된다.

제 1 도는 본 발명에 의한 패일 서치회로의 한 실시의 형태의 구성을 나타낸 블록도,

제 2 도는 제 1 도의 패일 서치회로에 적용할 패일 분포를 나타낸 패일 분포도,

제 3 도는 제 1 도의 패일 서치회로에 제 2 도의 패일 분포를 적용한다고 가정한 경우의 제 1 도의 패일 서치회로의 동작을 설명하기 위한 타이밍챠트,

제 4 도는 종래의 패일 서치회로의 구성을 나타낸 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

1 : 타이밍 제어부 2 : 어드레스 포인터

3 : 불량해석 메모리 4 : 카운터

5 : 레지스터 6,7 : FIFO 레지스터

8 : CPU

이와 같은 과제를 해결하기 위하여, 본 발명은,피측정 메모리 디바이스의 패일 정보가 격납된 불량해석 메모리(3)와, CPU(8)로부터 코맨드를 받아서 컨트롤 신호를 발생함과 동시에 불량해석 메모리(3)로부터 판독출력되는 메모리 데이터를 감시하는 타이밍 제어부(1)와, CPU(8)로부터의 스타트 어드레스를 액세스하여 타이밍 제어부(1)로부터의 어드레스 인크리먼트의 클록을 받음으로써 불량해석 메모리(3)에 상기 메모리 데이터를 판독을 가능하게 하는 어드레스 포인터(2)와, 불량해석 메모리(3)로부터 출력되는 상기 메모리 데이터로부터 타이밍 제어부(1)가 패일 데이터를 인식할 때마다 패일 수를 카운트하는 카운터(4)와, 타이밍 제어부(1)에 의한 상기 패일 데이터의 인식시에 패일의 선두어드레스를 유지하는 레지스터(5)가 마련된 패일 서치회로를 제공한다.

[실시의 형태]

본 발명의 실시예에 따른 패일 서치회로에 의하면, CPU(8)가 어드레스 포인터(2)에 스타트 어드레스를 세트한 후, 타이밍 제어부(1)에 대하여 패일 서치 개시의 코맨드를 출력함으로써, 타이밍 제어부(1)는 어드레스 포인터(2)에 어드레스 인크리먼트를 출력한다. 그리고, 어드레스 포인터(2)로부터는 인크리먼트 어드레스를 불량해석 메모리(3)에 출력하고, 불량해석 메모리(3)의 각 어드레스의 메모리 데이터를 판독출력하고, 그 판독출력한 메모리 데이터를 타이밍 제어부(1)에서 감시한다.

타이밍 제어부(1)가 메모리 데이터로부터 패일 데이터를 인식하면, 타이밍 제어부(1)로부터 카운터(4)에 대하여 패일 카운트 클록신호를 출력하고, 카운터(4)는 패일의 수를 카운트한다.

또, 타이밍 제어부(1)가 불량해석 메모리(3)의 각 어드레스의 메모리 데이터마다 레지스터(5)에 대하여 로드신호를 출력하고, 레지스터(5)가 패일의 선두어드레스를 유지하고, 이 선두어드레스와 패일 수를 CPU(8)에서 판독출력하도록 한다.

다음에, 이 발명의 패일 서치회로의 실시의 형태에 대하여 도면을 참조하여서 설명한다. 제 1 도는, 이 발명의 패일 서치회로의 한 실시의 형태의 구성을 나타내는 블록도이다.

이 제 1 도에 있어서의 (1)은 타이밍 제어부이고, CPU(8)로부터의 코맨드를 받아서, 패일 서치회로의 각부에 컨트롤 신호를 출력하도록 하고 있으며, CPU(8)는 이 패일 서치회로를 제어하기 위한 중추를 이루는 것이다.

보다 상세하게는, CPU(8)로부터 어드레스 포인터(2)에 대하여 스타트 어드레스(a) 를 출력하도록 되어 있음과 동시에, CPU(8)로부터 타이밍 제어부(1)에 대하여 패일 서치의 개시의 코맨드(b) 를 출력하도록 되어 있다.

타이밍 제어부(1)는 이 코맨드(b) 를 받음으로써, 어드레스 포인터(2)에 대하여 어드레스 인크리먼트의 클록(A)을 송출하도록 되어 있다.

어드레스 포인터(2)는, 이 클록(A) 을 입력하면, 불량해석 메모리(3)에 대하여 인크리먼트 어드레스를 송출하도록 하고 있다. 이 불량해석 메모리(3)에는, 미리 도시하지 않은 피측정 메모리 디바이스의 패일정보가 기록되어 있으며, 불량해석 메모리(3)에 어드레스 포인터(2)로부터 X방향의 인크리먼트 어드레스(dx), Y방향의 인크리먼트 어드레스(dY) 가 입력되면, 불량해석 메모리(3)로부터 각 어드레스의 메모리 데이터(D)가 판독출력되도록 되어 있다.

불량해석 메모리(3)로부터 판독출력된 메모리 데이터(D)는 타이밍 제어부(1)에 출력되고, 이 타이밍 제어부(1)에서 메모리 데이터(D) 를 감시하여, 패일 데이터의 존재여부를 검출하도록 되어 있다.

타이밍 제어부(1)에서 패일 데이터를 검출하면, 타이밍 제어부(1)로부터 카운터(4)에 대하여 패일 카운트 클록신호(G)를 출력하도록 되어 있다.

또, 타이밍 제어부(1)는, 메모리 데이터(D)에 패일데이터를 인식하지 않을 때에는, 카운터(4)에 대하여 카운터리세트신호(H)를 출력하도록 하고 있다.

카운터(4)는 카운터 리세트 신호(H) 및 패일 카운트 클록신호(G)에 의하여 패일 수를 카운트하도록 되어 있다. 카운터(4)에 의하여 카운트된 폐일 수는, 타이밍 제어부(1)에서 메모리 데이터(D)의 하강 에지를 미분한 신호(J)에 의하여 FIFO(first in first out:선입 선출) 레지스터(6)에 기록되도록 되어 있다.

또한, 타이밍 제어부(1)는 불량해석 메모리(3)로부터 출력되는 메모리 데이터(D)의 상승 에지를 미분하고, 레지스터(5)에 대하여 로드신호(E)를 출력하고, 이 레지스터(5)에 패일의 선두어드레스를 유지시키도록 되어 있다.

레지스터(5)에 유지된 패일의 선두어드레스는, 타이밍 제어부(1)에서 상기의 메모리 데이터(E)의 하강 에지를 미분한 신호(J)에 의하여, FIFO 레지스터(7)에 기록하도록 되어있다.

CPU(8)는 상기의 패일 서치의 개시의 코맨드(b)를 발행한 후, FIFO레지스터(6, 7)의 엠프티 플러그(K)를 검출하고, FIFO 레지스터(6, 7)에 데이터가 기록되는 것을 감시하고, 엠프티플러그(K)가 "H"레벨이 되면 패일수 및 선두어드레스(n)를 FIFO 레지스터(6, 7)로부터 판독출력하도록 하고 있다.

또, FIFO 레지스터(6, 7)는 가득히 데이터가 격납되어, 입력을 받을 수 없는 상태가 되면, FIFO 레지스터(7)는 타이밍 제어부(1)에 풀 플래그(p)를 출력하여, 타이밍 제어부(1)로부터 출력되는 어드레스 인크리먼트의 클록(A)을 중단시킨다.

CPU(8)의 선두어드레스(n)의 판독출력이 행하여지면, 풀 플러그(p)가 "L"레벨이 되고, 어드레스 인크리먼트의 클록(A) 의 출력이 재개된다. 이 처리가 되풀이되어, 최종어드레스까지 패일 서치동작이 실행되도록 하고 있다.

다음에, 이상과 같이 구성된 이 실시의 형태의 동작에 대하여 제 3 도의 타이밍챠트를 참조하여서 설명한다. 제 3 도는 제 2 도의 패일 분포도의 경우를 가정한 경우의 타이밍챠트이고, 제 3 도(A)∼(K)는 각각 제 1 도에 있어서의 (A)∼(K)의 신호를 나타내고 있다.

먼저, CPU(8)는 어드레스 포인터(2)에 대하여, 스타트 어드레스(a)를 송출하여 세트하고, 이어서, CPU(8)는 타이밍 제어부(1)에 대하여, 패일 서치의 개시의 코맨드(b)를 출력한다.

타이밍 제어부(1)는 이 코맨드(b)를 입력함으로써, 피측정 메모리 디바이스의 패일서치를 개시하기 위해, 어드레스 포인터(2)에 대하여, 제 3 도(A)에 나타낸 어드레스 인크리먼트의 클록(A)를 출력한다.

이에 의하여, 어드레스 포인터(2)로부터 제 3 도(B)에 나타낸 X 방향의 인크리먼트어드레스(dX : X어드레스)와 제 3 도 (C)에 나타낸 Y방향의 인크리먼트 어드레스(dX : Y어드레스)를 불량해석 메모리(3)에 출력한다.

불량해석 메모리(3)는, 이 인크리먼트 어드레스(dX, dY)를 입력하면, 그것에 따라서 제 3 도(D)에 나타낸 각 어드레스의 메모리 데이터(D)를 타이밍 제어부(1)에 출력한다.

타이밍 제어부(1)는 불량해석 메모리(3)로부터 입력되는 메모리 데이터(D)를 감시하고, 메모리 데이터(D)에 패일 데이터를 인식하면, 타이밍 제어부(1)는 카운터(4)에 대하여 제 3 도(G)에 나타낸 패일 카운터 클록신호(G)를 출력한다.

이 패일 카운터 클록신호(G)가 카운터(4)에 입력됨으로써, 카운터(4)는 패일 카운터 클록신호(G)를, 즉, 패일 수를 카운트한다.

또, 타이밍 제어부(1)가 메모리 데이터(D)가 패일 데이터를 인식하지 않을 경우에는, 타이밍 제어부(1)로부터 카운터(4)에 대하여, 제 3 도(H)에 나타낸 바와 같이, 카운터 리세트 신호(H)를 송출하고, 이에 의하여, 카운터(4)는 패일 수의 카운트치를 리세트한다.

따라서, 카운터(4)는 패일 카운터 클록신호(G)에 의하여 패일수의 카운트를 개시하고, 카운터 리세트 신호(H)에 의하여 패일 수의 카운트치를 리세트한다.

레지스터(5)는 패일의 선두어드레스를 유지하기 위한 레지스터이며, 다음에 레지스터(5)에 의한 패일의 선두어드레스의 유지동작에 대하여 설명한다. 타이밍제어부(1)에 상기 메모리 데이터(D)가 입력되면, 타이밍 제어부(1)는 이 메모리 데이터(D)의 상승 에지를 미분하고, 레지스터(5)에 대하여 제 3 도(E)에 나타낸 바와 같은 로드신호(E)를 출력한다. 이 로드신호(E)에 의하여, 레지스터(5)는 패일의 선두어드레스를 유지한다.

또, 타이밍 제어부(1)는 상기 메모리 데이터(D)의 하강 에지를 미분하고, 제 3 도(J)에 나타낸 바와 같은 신호(J)를 FIFO 레지스터(6, 7)에 출력한다. 이 신호(J)가 FIFO 레지스터(6)에 입력됨으로써, FIFO 레지스터(6)는 카운터(4)에서 카운트된 패일 수를 기록한다.

마찬가지로 하여서, 신호(J)가 FIFO 레지스터(7)에 입력됨으로써, FIFO 레지스터(7)는 레지스터(5)에 유지되어 있는 패일의 선두어드레스를 기록한다.

다음에, CPU(8)에 의한 FIFO 레지스터(6, 7)에 각각 기록되어 있는 패일수, 패일의 선두어드레스의 판독출력 동작에 대하여 설명한다. 먼저, 상술한 바와 같이, CPU(8)가 당초에 패일서치의 코맨드(b)를 발행하여 타이밍 제어부(1)에 송출한 후에, CPU(8)에 FIFO 레지스터(6)에의 상기 패일수의 기록과, FIFO 레지스터에 상기 패일의 선두어드레스의 기록의 양쪽의 감시를 행한다.

이 감시의 결과, FIFO 레지스터(6, 7)로부터 출력되는 각각 제 3 도(K)에 나타낸 바와 같은 엠프티 플러그(K)가 "H"레벨이 된 것을 CPU(8)가 검출하면, CPU(8)에 의하여 FIFO 레지스터(6)로부터 패일 수를 판독출력함과 동시에, FIFO 레지스터(7)로부터 패일의 선두어드레스를 판독출력한다.

이와 같이, CPU(8)엠프티플러그(K)를 감시하고, FIFO 레지스터(6, 7)의 판독출력 처리를 행하는데, CPU(8)의 판독출력 처리에 비하여, FIFO 레지스터(6, 7)에의 기록사이클이 빠를 경우는(패일의 분포상황에 의함), FIFO 레지스터(6, 7)에 각각 패일수, 패일의 선두어드레스가 FIFO 레지스터(6, 7)의 용량 가득히 격납되어, 그 이상의 입력이 받아들여지지 않는 상태가 되면, 이들 FIFO 레지스터(6, 7)로부터 타이밍 제어부(1)에 풀 플래그(p) 를 출력한다.

이 풀 플래그(p)가 타이밍 제어부(1)에 입력됨으로써, 타이밍 제어부(1)로부터 어드레스 포인터(2)에의 제 3 도(A)에 나타낸 어드레스 인크리먼트의 클록(A)의 출력을 중단한다. 이에 의하여, 카운터(4)에 의한 패일의 수의 카운트작용이 정지함과 동시에, 레지스터(5)에 의한 패일의 선두어드레스 유지작용이 정지한다.

이와 같은 카운터(4)의 패일의 수의 카운트작용의 정지중 및 레지스터(5)의 패일의 선두어드레스 유지작용의 정지중에, CPU(8)에 의한 FIFO 레지스터(6)로부터의 패일의 수의 판독출력 및 FIFO 레지스터(7)로부터의 패일의 선두어드레스의 판독출력이 속행되어서, FIFO 레지스터(6, 7)의 공용량이 점증한다.

이에 수반하여, FIFO 레지스터(6, 7)로부터 출력되는 풀 플래그(p)가 "L"레벨이 되면, 타이밍 제어부(1)로부터 재차 어드레스 인크리먼트의 클록(A)이 어드레스포인터(2)에 출력되고, 어드레스 포인터(2)로부터 불량해석 메모리(3)에 인크리먼트어드레스(dX, dY)가 출력되어, 불량해석 메모리(3)로부터 메모리 데이터의 출력이 재개된다.

이와 같은 처리가 되풀이되어, 불량해석 메모리(3)의 최종어드레스까지 패일 서치의 동작이 실행된다.

본 발명의 패일 서치회로에 의하면, 미리 피측정 메모리 디바이스의 패일 정보를 불량해석 메모리에 격납하여놓고, CPU로부터 어드레스 포인터에 스타트 어드레스를 세트한 후에, CPU로부터 타이밍 제어부에 패일서치의 개시코맨드를 송출하여서, 타이밍 제어부로부터 어드레스 포인터에 어드레스 인크리먼트의 클록을 출력하고 어드레스 포인터로부터 불량해석 메모리에 인크리먼트 어드레스를 출력하여 메모리 데이터를 판독출력하고, 판독출력한 메모리 데이터로부터 패일데이터를 타이밍 제어부가 인식하면, 패일의 수를 카운터로 카운터함과 동시에, 레지스터에 패일의 선두어드레스를 유지하도록 하였으므로, 패일 서치기능으로 CPU가 개재하는 회수가 주는 것에 더하여, 패일 정보를 선두어드레스와 패일수로 취급하으로써 데이터 양이 줄고, 패일서치기능의 고속화를 도모할 수 있다.

Claims (2)

1. 피측정 메모리 디바이스의 패일 정보가 미리 격납된 불량해석 메모리(3)와,

   CPU(8)로부터 코맨드를 받아서 컨트롤 신호를 발생함과 동시에, 상기 불량해석 메모리(3)로부터 판독출력되는 메모리 데이터를 감시하는 타이밍 제어부(1)와,

   상기 CPU(8)로부터의 스타트 어드레스를 받아 상기 타이밍 제어부(1)로부터의 어드레스 인크리먼트의 클록에 의하여, 상기 불량해석 메모리(3)로부터 상기 메모리 데이터를 판독출력하는 어드레스 포인터(2)와,

   상기 불량해석 메모리(3)로부터 출력된 상기 메모리 데이터로부터 상기 타이밍 제어부(1)가 패일 데이터를 인식할 때마다 패일 수를 카운트하는 카운터(4)와,

   상기 타이밍 제어부(1)에 의한 상기 패일 데이터의 인식식에 패일의 선두어드레스를 유지하는 레지스터(5)를 구비함으로써, 불량해석 메모리의 정보를 패일의 선두어드레스와 연속 패일 수를 변환하여 CPU의 개재 수와 데이터 량을 줄이는 것을 특징으로 하는 패일 서치회로.
2. 제 1 항에 있어서, 상기 카운터(4) 및 상기 레지스터(5)의 출력측에 각각 FIFO 레지스터(6, 7)가 마련되는 것을 특징으로 하는 패일 서치회로.

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