JPH1065046A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1065046A JPH1065046A JP8216281A JP21628196A JPH1065046A JP H1065046 A JPH1065046 A JP H1065046A JP 8216281 A JP8216281 A JP 8216281A JP 21628196 A JP21628196 A JP 21628196A JP H1065046 A JPH1065046 A JP H1065046A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- chip
- semiconductor device
- semiconductor
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/79—Apparatus for Tape Automated Bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体チップごとの資材を用意する必要がな
く、複数の種類の半導体チップも同一基板に実装するこ
とができるようにする。 【解決手段】半導体チップ２と、外部リードをもつリー
ドフレーム５と、異なる寸法の半導体チップ２が一方の
面に搭載されもう一方の面にリードフレーム５の接合面
を有しこれら両面を接続する内部配線７を有する多層配
線基板１とを封止樹脂６により樹脂封止して構成する。
く、複数の種類の半導体チップも同一基板に実装するこ
とができるようにする。 【解決手段】半導体チップ２と、外部リードをもつリー
ドフレーム５と、異なる寸法の半導体チップ２が一方の
面に搭載されもう一方の面にリードフレーム５の接合面
を有しこれら両面を接続する内部配線７を有する多層配
線基板１とを封止樹脂６により樹脂封止して構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＡＳＩＣ半導体チップをリードフレームに接続する
パッケージをもつ半導体装置に関する。
特にＡＳＩＣ半導体チップをリードフレームに接続する
パッケージをもつ半導体装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置を、図３の断
面図に示す。この半導体装置は、半導体チップ２の寸法
に適合するように作られたＴＡＢリード１１をリードフ
レーム５に接合し、この接合体を封止樹脂６により気密
に封止してパッケージを構成している。なおＴＡＢリー
ド１１はテープ１０で接続されている。
面図に示す。この半導体装置は、半導体チップ２の寸法
に適合するように作られたＴＡＢリード１１をリードフ
レーム５に接合し、この接合体を封止樹脂６により気密
に封止してパッケージを構成している。なおＴＡＢリー
ド１１はテープ１０で接続されている。
【０００３】一般に、ＡＳＩＣ半導体チップは、製品ご
とに規格の異なる特注品であるため、規格化された外形
寸法のパッケージとした場合、そのチップごとに入出力
端子の配置、寸法が異なるため、チップごとに関係する
資材を用意してパッケージを製造しており、そのため製
品コストが高いものとなっていた。こ問題を解決するた
めに、中間基板を用いた半導体装置が、特開平２―２８
０３４６号公報に示されている。これを図４の斜視図に
より説明する、図４において、この中間基板１４は、半
導体チップ２の所定端子と基板（パッケージ）１３上の
リートフレーム５の所定端子とを接続する配線パターン
が設けられ、基板（パッケージ）１３の共用化を可能と
している。この中間基板１４には、入力側パッド１５
ａ，出力側パッド１５ｂ、配線パターン１２、ボンディ
ングワイヤ１６が設けられている。
とに規格の異なる特注品であるため、規格化された外形
寸法のパッケージとした場合、そのチップごとに入出力
端子の配置、寸法が異なるため、チップごとに関係する
資材を用意してパッケージを製造しており、そのため製
品コストが高いものとなっていた。こ問題を解決するた
めに、中間基板を用いた半導体装置が、特開平２―２８
０３４６号公報に示されている。これを図４の斜視図に
より説明する、図４において、この中間基板１４は、半
導体チップ２の所定端子と基板（パッケージ）１３上の
リートフレーム５の所定端子とを接続する配線パターン
が設けられ、基板（パッケージ）１３の共用化を可能と
している。この中間基板１４には、入力側パッド１５
ａ，出力側パッド１５ｂ、配線パターン１２、ボンディ
ングワイヤ１６が設けられている。
【０００４】このパッケージ構造では、ある特定のチッ
プの入出力端子用の中間基板側のボンディングパッドが
配置されているため、１つの基板で異なる寸法の半導体
チップを搭載するこができない問題があった。
プの入出力端子用の中間基板側のボンディングパッドが
配置されているため、１つの基板で異なる寸法の半導体
チップを搭載するこができない問題があった。
【０００５】
【発明が解決しようとする課題】上述したように従来の
半導体装置では、特注品であるＡＳＩＣ半導体チップを
共通のパッケージに適用しようとすると、同一ピン数で
もチップ寸法が異なるため、その都度ＴＡＢリードを用
意しなければならず、そのため半導体チップごとに資材
を用意しなければならないという問題がある。
半導体装置では、特注品であるＡＳＩＣ半導体チップを
共通のパッケージに適用しようとすると、同一ピン数で
もチップ寸法が異なるため、その都度ＴＡＢリードを用
意しなければならず、そのため半導体チップごとに資材
を用意しなければならないという問題がある。
【０００６】また、予め半導体チップの寸法に応じて接
続パッドが設置された半導体装置も、異なるチップサイ
ズの半導体チップには対応することが出来ないという問
題があった。
続パッドが設置された半導体装置も、異なるチップサイ
ズの半導体チップには対応することが出来ないという問
題があった。
【０００７】本発明の目的は、複数の異なるチップサイ
ズの半導体チップに対応できるようにし、特注品である
ＡＳＩＣ半導体チップにも共用化できるようにした半導
体装置を提供することにある。
ズの半導体チップに対応できるようにし、特注品である
ＡＳＩＣ半導体チップにも共用化できるようにした半導
体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の構
成は、半導体チップと、外部リードをもつリードフレー
ムと、前記半導体チップとして異なる寸法のものを搭載
できる搭載面を一方の面に有しもう一方の面に前記リー
ドフレームとの接合面を有しこれら両面を接続する内部
配線を有する多層配線基板とを樹脂封止して構成するこ
とを特徴とする。
成は、半導体チップと、外部リードをもつリードフレー
ムと、前記半導体チップとして異なる寸法のものを搭載
できる搭載面を一方の面に有しもう一方の面に前記リー
ドフレームとの接合面を有しこれら両面を接続する内部
配線を有する多層配線基板とを樹脂封止して構成するこ
とを特徴とする。
【０００９】また本発明において、多層配線基板は、寸
法またはピン間隔の異なる半導体チップを搭載できるよ
うに複数種類間隔をもつチップ接合用パッドを有するこ
とができる。
法またはピン間隔の異なる半導体チップを搭載できるよ
うに複数種類間隔をもつチップ接合用パッドを有するこ
とができる。
【００１０】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。図１（ａ）（ｂ）は本発明の一実施の形態
を示す断面図およびその部分拡大図である。この半導体
装置は、セラミックまたはプラスチックの多層配線基板
１を内部に用い、その基板１の一方の面には半導体チッ
プ２と接合されるチップ接合用パッド８を有し、また基
板１の他方の面にはリードフレーム５と接合されるリー
ドフレーム接合用パッド９を有している。これら基板１
の接合面は、図２の各平面図にそれぞれ示されるように
構成されている。
て説明する。図１（ａ）（ｂ）は本発明の一実施の形態
を示す断面図およびその部分拡大図である。この半導体
装置は、セラミックまたはプラスチックの多層配線基板
１を内部に用い、その基板１の一方の面には半導体チッ
プ２と接合されるチップ接合用パッド８を有し、また基
板１の他方の面にはリードフレーム５と接合されるリー
ドフレーム接合用パッド９を有している。これら基板１
の接合面は、図２の各平面図にそれぞれ示されるように
構成されている。
【００１１】すなわち、半導体チップ２と接合される面
には、図２（ａ）のＡ部のように、チップサイズの異な
った複数の半導体チップ２と接続することができるよう
に、複数種類のチップ接合用パッド８が設けられ、リー
ドフレーム５と接合される面は、図２（ｂ）のＢ部のよ
うに、１個のリードフレーム接合用パッド９が設けられ
ている。このチップ接合用パッド８は、半導体チップ２
の寸法、ピッチ等の規格に合わせて規格化して配置すれ
ば、各種の半導体チップ２と対応でき、また同一ピン数
の半導体チップのピッチを同じ基板に配置できるように
しておけば、寸法の異なるものも同一基板で対応するこ
ともできる。
には、図２（ａ）のＡ部のように、チップサイズの異な
った複数の半導体チップ２と接続することができるよう
に、複数種類のチップ接合用パッド８が設けられ、リー
ドフレーム５と接合される面は、図２（ｂ）のＢ部のよ
うに、１個のリードフレーム接合用パッド９が設けられ
ている。このチップ接合用パッド８は、半導体チップ２
の寸法、ピッチ等の規格に合わせて規格化して配置すれ
ば、各種の半導体チップ２と対応でき、また同一ピン数
の半導体チップのピッチを同じ基板に配置できるように
しておけば、寸法の異なるものも同一基板で対応するこ
ともできる。
【００１２】さらに多層配線基板１は、チップ接合用パ
ッド８が基板内の内部配線７を介してリードフレーム接
合用パッド９に接続されているので、異なる半導体チッ
プ２ごとに異なる基板を用意する必要がない。このチッ
プ接合用パッド８は、はんだ等のチップ接合用バンプ３
により半導体チップ２上の入出力端子と接合され、また
リードフレーム接合用パッド９は、リードフレーム接合
用バンプ４を接合してさらにリードフレーム５と接続さ
れる。このように組立てられた半導体チップ２、多層配
線基板１、リードフレーム５は封止樹脂６により気密封
止されて半導体パッケージを構成する。
ッド８が基板内の内部配線７を介してリードフレーム接
合用パッド９に接続されているので、異なる半導体チッ
プ２ごとに異なる基板を用意する必要がない。このチッ
プ接合用パッド８は、はんだ等のチップ接合用バンプ３
により半導体チップ２上の入出力端子と接合され、また
リードフレーム接合用パッド９は、リードフレーム接合
用バンプ４を接合してさらにリードフレーム５と接続さ
れる。このように組立てられた半導体チップ２、多層配
線基板１、リードフレーム５は封止樹脂６により気密封
止されて半導体パッケージを構成する。
【００１３】また多層配線基板１の内部配線７は、基板
内部で層間配線パターンやスルーホールを介して、図２
（ａ）のチップ接合用パッド８に電気的に接合され、ま
た図２（ｂ）のように、リードフレーム接合用パッド９
に電気的に接合される。従って、同一のパッド配置をも
つ半導体チップ２はチップ外形寸法が異っても同じ基板
に搭載可能である。さらにリードフレーム５の外形ピッ
チを固定することができるため、その都度リードフレー
ムの端子配置を変更することなく、リードフレームを共
用化が可能となる。
内部で層間配線パターンやスルーホールを介して、図２
（ａ）のチップ接合用パッド８に電気的に接合され、ま
た図２（ｂ）のように、リードフレーム接合用パッド９
に電気的に接合される。従って、同一のパッド配置をも
つ半導体チップ２はチップ外形寸法が異っても同じ基板
に搭載可能である。さらにリードフレーム５の外形ピッ
チを固定することができるため、その都度リードフレー
ムの端子配置を変更することなく、リードフレームを共
用化が可能となる。
【００１４】
【発明の効果】以上説明したように本発明によれば、内
部配線のある中継配線基板を用いてリードフレームの寸
法、ピッチを固定でき、資材（リードフレーム）を共用
でき、半導体チップごとの資材を用意する必要がない。
また、複数の半導体チップの寸法、ピッチに対応できる
ようにチップ接合用パッドが配置されているので、この
規格に従う半導体チップを用いれば、複数の種類の半導
体チップも同一基板に実装することができるという効果
がある。
部配線のある中継配線基板を用いてリードフレームの寸
法、ピッチを固定でき、資材（リードフレーム）を共用
でき、半導体チップごとの資材を用意する必要がない。
また、複数の半導体チップの寸法、ピッチに対応できる
ようにチップ接合用パッドが配置されているので、この
規格に従う半導体チップを用いれば、複数の種類の半導
体チップも同一基板に実装することができるという効果
がある。
【図１】本発明の半導体装置の第１の実施の形態を説明
する断面図およびその部分拡大図である。
する断面図およびその部分拡大図である。
【図２】図１のパッド部分の平面図である。
【図３】従来例のパッケージ構造の示す断面図である。
【図４】他の従来例のパッケージ構造の示す斜視図であ
る。
る。
１ 多層基板 ２ 半導体チップ ３ チップ接合バンプ ４ リードフレーム用パッド ５ リードフレーム ６ 封止樹脂 ７ 内部配線 ８ チップ接合用パッド ９ リードフレーム接合用パッド １０ テープ １１ ＴＡＢテープ １２ 配線パターン １３ パッケージ １４ 中間基板 １５ 入出力パッド １６ ボンディングワイア １７ ボンディングパッド
Claims (4)
- 【請求項１】 半導体チップと、外部リードをもつリー
ドフレームと、前記半導体チップとして異なる寸法のも
のを搭載できる搭載面を一方の面に有しもう一方の面に
前記リードフレームとの接合面を有しこれら両面間の電
気的接続を行う内部配線を有する多層配線基板とを樹脂
封止して構成したことを特徴とする半導体装置。 - 【請求項２】 多層配線基板は、寸法またはピン間隔の
異なる半導体チップを搭載できるように複数種類間隔を
もつチップ接合用パッドを一方の面に有するものである
請求項１記載の半導体装置。 - 【請求項３】 多層配線基板は、リードフレームを接合
するリードフレーム接合用パッドをもう一方の面に有す
るものである請求項１記載の半導体装置。 - 【請求項４】 内部配線は、チップ接合用パッドとリー
ドフレーム接合用パッドとの間を接続する層間配線また
はスルーホールからなる請求溝２または３記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8216281A JP2826518B2 (ja) | 1996-08-16 | 1996-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8216281A JP2826518B2 (ja) | 1996-08-16 | 1996-08-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065046A true JPH1065046A (ja) | 1998-03-06 |
| JP2826518B2 JP2826518B2 (ja) | 1998-11-18 |
Family
ID=16686084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8216281A Expired - Fee Related JP2826518B2 (ja) | 1996-08-16 | 1996-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826518B2 (ja) |
-
1996
- 1996-08-16 JP JP8216281A patent/JP2826518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2826518B2 (ja) | 1998-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0179921B1 (ko) | 적측형 반도체 패키지 | |
| US4949224A (en) | Structure for mounting a semiconductor device | |
| JP2703745B2 (ja) | マルチダイパッケージ装置 | |
| US6736306B2 (en) | Semiconductor chip package comprising enhanced pads | |
| JP2002222889A (ja) | 半導体装置及びその製造方法 | |
| JPH0794553A (ja) | 半導体装置およびその製造方法 | |
| JPH0329304B2 (ja) | ||
| JPH1064952A (ja) | チップスケールパッケージの製造方法 | |
| JP2826518B2 (ja) | 半導体装置 | |
| KR100207902B1 (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| KR100387451B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR20020085102A (ko) | 칩 적층형 반도체 패키지 | |
| JPH0365662B2 (ja) | ||
| JP3466354B2 (ja) | 半導体装置 | |
| KR0151898B1 (ko) | 기판을 이용한 센터 패드형태의 칩이 적용된 멀티칩 패키지 | |
| JPS62219531A (ja) | 半導体集積回路装置 | |
| JPS60200559A (ja) | メモリモジュール | |
| KR940010535B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JPH0669371A (ja) | Ｐｇａパッケージ | |
| JPH10214934A (ja) | 半導体装置及びその製造方法 | |
| KR0152576B1 (ko) | 센터 패드를 갖는 적층칩 패키지 | |
| JPH098171A (ja) | 半導体パッケージ | |
| JPS63141329A (ja) | Ｉｃパツケ−ジ | |
| JPH0685163A (ja) | 垂直実装半導体装置 | |
| JPH02280346A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980811 |
|
| LAPS | Cancellation because of no payment of annual fees |