JPH1056104A - 半導体デバイス・パッケージ及び組み立て方法 - Google Patents
半導体デバイス・パッケージ及び組み立て方法Info
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- JPH1056104A JPH1056104A JP9154942A JP15494297A JPH1056104A JP H1056104 A JPH1056104 A JP H1056104A JP 9154942 A JP9154942 A JP 9154942A JP 15494297 A JP15494297 A JP 15494297A JP H1056104 A JPH1056104 A JP H1056104A
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Abstract
(57)【要約】
【課題】 多数の端子をもち、底面が実質的に平坦な、
厚さの厚い集積回路チップ・スタックを含む、半導体デ
バイス・パッケージ及び組み立て方法を提供する。同じ
く実質的に平坦な表面をもち、チップ・スタックの実装
に使用されるキャリア基板も提供する。 【解決手段】 キャリア基板１０は多数の端子をもち、
メタライズされたセラミックで作成されることが望まし
い。チップ・スタック２０の端子２２は、基板の端子１
２と接続できるようにされる。チップ・スタックを基板
上に実装するための手段、及びチップ・スタックの端子
と基板の端子との間を電気的に接続するための手段を提
供する。最後に、キャリア基板上に実装されたチップ・
スタックの支持と維持のために、封止手段１６、１７を
用いる。Ｊ字型リード３０が、基板を印刷回路カードに
接続する。
厚さの厚い集積回路チップ・スタックを含む、半導体デ
バイス・パッケージ及び組み立て方法を提供する。同じ
く実質的に平坦な表面をもち、チップ・スタックの実装
に使用されるキャリア基板も提供する。 【解決手段】 キャリア基板１０は多数の端子をもち、
メタライズされたセラミックで作成されることが望まし
い。チップ・スタック２０の端子２２は、基板の端子１
２と接続できるようにされる。チップ・スタックを基板
上に実装するための手段、及びチップ・スタックの端子
と基板の端子との間を電気的に接続するための手段を提
供する。最後に、キャリア基板上に実装されたチップ・
スタックの支持と維持のために、封止手段１６、１７を
用いる。Ｊ字型リード３０が、基板を印刷回路カードに
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス・
パッケージ及び組み立て方法に関連する。更に詳細に述
べれば、本発明は、セラミック・パッケージ内で多層
「チップ・スタック」と印刷回路基板との間を相互接続
する、半導体デバイス・パッケージ及びその組み立て方
法に関連する。
パッケージ及び組み立て方法に関連する。更に詳細に述
べれば、本発明は、セラミック・パッケージ内で多層
「チップ・スタック」と印刷回路基板との間を相互接続
する、半導体デバイス・パッケージ及びその組み立て方
法に関連する。
【０００２】集積回路は多様な形状でチップ上に作成さ
れる。これらのチップは「チップ・スタック」内に配置
することができ、そこで印刷回路カードと相互接続され
る必要がある。このようなスタックは、普通の集積回路
チップより厚さが厚くなり、高さが個々に異なってい
る。
れる。これらのチップは「チップ・スタック」内に配置
することができ、そこで印刷回路カードと相互接続され
る必要がある。このようなスタックは、普通の集積回路
チップより厚さが厚くなり、高さが個々に異なってい
る。
【０００３】
【従来の技術】集積回路チップのパッケージング、及び
それらのチップを印刷回路基板上に実装する方法は多数
存在する。ワイヤ・ボンディング技術を使用すると、集
積回路を成形プラスチック・パッケージとして封止する
か、又はセラミック・パッケージとして完全に包むこと
ができる。チップにはワイヤ・ボンディング・パッドが
設けられ、このパッド上に極細線が接合される。この極
細線の反対側の終端は、封止されるパッケージ内に含ま
れる内部リード・ボンド（ＩＬＢ）パッドに順に接合さ
れる。この後、更に次の接続をするための外部リード
（ＯＬ）を外に出した状態で、チップ及び各ＩＬＢの一
方の終端が成形混合物内に封止されるか、又はセラミッ
ク内に包まれる。
それらのチップを印刷回路基板上に実装する方法は多数
存在する。ワイヤ・ボンディング技術を使用すると、集
積回路を成形プラスチック・パッケージとして封止する
か、又はセラミック・パッケージとして完全に包むこと
ができる。チップにはワイヤ・ボンディング・パッドが
設けられ、このパッド上に極細線が接合される。この極
細線の反対側の終端は、封止されるパッケージ内に含ま
れる内部リード・ボンド（ＩＬＢ）パッドに順に接合さ
れる。この後、更に次の接続をするための外部リード
（ＯＬ）を外に出した状態で、チップ及び各ＩＬＢの一
方の終端が成形混合物内に封止されるか、又はセラミッ
ク内に包まれる。
【０００４】集積回路チップのパッケージには、印刷回
路基板にはんだ付けできるように、リードが下に向けて
成形されているものが多くある。またある種のパッケー
ジでは、集積回路チップのパッケージを印刷回路基板と
電気的接続されているソケットに差し込むものもある。
路基板にはんだ付けできるように、リードが下に向けて
成形されているものが多くある。またある種のパッケー
ジでは、集積回路チップのパッケージを印刷回路基板と
電気的接続されているソケットに差し込むものもある。
【０００５】３次元パッケージング技術が開発され、コ
ンピュータ・メモリの密度のような事項が増大した。こ
れは、複数のメモリ・チップ及び積み重ねたメモリ・パ
ッケージを含むセラミックの層を積み重ねることにより
実現でき、最高級コンピュータのメモリ・サブシステム
などに見ることができる。このようなパッケージング方
法は、個々のパッケージ内で、チップをメモリ基板又は
プロセッサ基板に対して傾けて実装したり、又はシング
ル・イン・ライン・メモリ・モジュール（ＳＩＭＭ）と
呼ばれるメモリ・モジュール上に実装して行われてき
た。デュアル・イン・ライン・パッケージ（ＤＩＰ）
は、このようなメモリ・パッケージの実例である。これ
は、より大量のメモリをより小さい容積に入れることを
目的としている。３次元メモリ立方体システムの説明に
ついては、「Ｅｖａｌｕａｔｉｏｎｏｆ ａ Ｔｈｒｅ
ｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｍｅｍｏｒｙ Ｃｕｂｅ
Ｓｙｓｔｅｍ」１９９３年１２月刊行、ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔ
ｓ，Ｈｙｂｒｉｄｓ，ａｎｄ Ｍａｎｕｆａｃｔｕｒｉ
ｎｇ Ｔｅｃｈｎｏｌｏｇｙ、Ｖｏｌｕｍｅ １６、Ｎ
ｏ．８、ｐｐ．１００６−１０１１、Ｃｌａｕｄｅ
Ｌ．Ｂｅｒｔｉｎ、Ｄａｖｉｄ Ｊ．Ｐｅｒｌｍａｎ、
Ｓｔｕａｒｔ Ｎ．Ｓｈａｎｋｅｎを参照されたい。
ンピュータ・メモリの密度のような事項が増大した。こ
れは、複数のメモリ・チップ及び積み重ねたメモリ・パ
ッケージを含むセラミックの層を積み重ねることにより
実現でき、最高級コンピュータのメモリ・サブシステム
などに見ることができる。このようなパッケージング方
法は、個々のパッケージ内で、チップをメモリ基板又は
プロセッサ基板に対して傾けて実装したり、又はシング
ル・イン・ライン・メモリ・モジュール（ＳＩＭＭ）と
呼ばれるメモリ・モジュール上に実装して行われてき
た。デュアル・イン・ライン・パッケージ（ＤＩＰ）
は、このようなメモリ・パッケージの実例である。これ
は、より大量のメモリをより小さい容積に入れることを
目的としている。３次元メモリ立方体システムの説明に
ついては、「Ｅｖａｌｕａｔｉｏｎｏｆ ａ Ｔｈｒｅ
ｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｍｅｍｏｒｙ Ｃｕｂｅ
Ｓｙｓｔｅｍ」１９９３年１２月刊行、ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔ
ｓ，Ｈｙｂｒｉｄｓ，ａｎｄ Ｍａｎｕｆａｃｔｕｒｉ
ｎｇ Ｔｅｃｈｎｏｌｏｇｙ、Ｖｏｌｕｍｅ １６、Ｎ
ｏ．８、ｐｐ．１００６−１０１１、Ｃｌａｕｄｅ
Ｌ．Ｂｅｒｔｉｎ、Ｄａｖｉｄ Ｊ．Ｐｅｒｌｍａｎ、
Ｓｔｕａｒｔ Ｎ．Ｓｈａｎｋｅｎを参照されたい。
【０００６】当論文は、薄膜金属層を各チップ表面に付
加し、信号及び入出力電力をチップ・ボンド・パッドか
らチップ・エッジに転送する方法を示す。チップは積み
重ねることができ、各チップを出入りする信号の転送用
に、各転送タブの終端間に直角接続部が形成される。こ
のようにすると、電気的に探針することが可能になり、
またチップ・スタック立方体の表面上で更に相互接続を
行うことが可能になる。
加し、信号及び入出力電力をチップ・ボンド・パッドか
らチップ・エッジに転送する方法を示す。チップは積み
重ねることができ、各チップを出入りする信号の転送用
に、各転送タブの終端間に直角接続部が形成される。こ
のようにすると、電気的に探針することが可能になり、
またチップ・スタック立方体の表面上で更に相互接続を
行うことが可能になる。
【０００７】したがって、相対的に小さな空間に高い密
度を達成しようとするときに、多くの問題が発生する。
高さが個々に異なるチップ・スタックを印刷回路基板に
相互接続する問題に対処するときに、各種の境界条件に
遭遇する。それらの条件には、以下のものが含まれる。 （１）印刷回路カードの最小装着面積 （２）低価格なパッケージ及びカード接続 （３）熱除去対策の実現性 （４）シリコン集積回路チップ上のデバイスの信頼性の
維持 （５）ボンディング及び組み立て、テスト、ならびに最
終アセンブリでの使用中のチップ・スタックの保護 （６）可能な場合は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉ
ｃ ＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎ
ｃｉｌ（ＪＥＤＥＣ）が開発した標準カード装着面積の
使用 （７）可能な場合は、信号線、電力線、及び（又は）接
地線のパッケージ基板上での相互接続 （８）可能な場合は、適切なテスト及びバーン・イン装
置との互換性の維持
度を達成しようとするときに、多くの問題が発生する。
高さが個々に異なるチップ・スタックを印刷回路基板に
相互接続する問題に対処するときに、各種の境界条件に
遭遇する。それらの条件には、以下のものが含まれる。 （１）印刷回路カードの最小装着面積 （２）低価格なパッケージ及びカード接続 （３）熱除去対策の実現性 （４）シリコン集積回路チップ上のデバイスの信頼性の
維持 （５）ボンディング及び組み立て、テスト、ならびに最
終アセンブリでの使用中のチップ・スタックの保護 （６）可能な場合は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉ
ｃ ＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎ
ｃｉｌ（ＪＥＤＥＣ）が開発した標準カード装着面積の
使用 （７）可能な場合は、信号線、電力線、及び（又は）接
地線のパッケージ基板上での相互接続 （８）可能な場合は、適切なテスト及びバーン・イン装
置との互換性の維持
【０００８】
【発明が解決しようとする課題】高密度の半導体デバイ
ス・パッケージ及び組み立て方法を提供する。
ス・パッケージ及び組み立て方法を提供する。
【０００９】
【課題を解決するための手段】高密度スタッキング問題
を解決し、できるだけ多くの設定された境界条件を満た
すために、本発明は実質的に平坦な底面と多数の端子を
もつ、厚さの厚い集積回路チップ・スタックを含む半導
体デバイス・パッケージを提供する。メタライズされた
セラミック（ＭＣ）キャリア基板が提供され、この基板
は、チップ・スタックの実装に用いられる実質的に平坦
な表面をもち、チップ・スタックの端子との電気的接続
に使用される多数の端子をもつ。チップ・スタックを基
板に実装する手段が提供される。更にチップ・スタック
の端子と基板の端子との間を電気的に接続するための手
段が提供される。最後に、必要な場合は、キャリア基板
に実装されたチップ・スタックを支持し維持するための
封止手段を提供する。
を解決し、できるだけ多くの設定された境界条件を満た
すために、本発明は実質的に平坦な底面と多数の端子を
もつ、厚さの厚い集積回路チップ・スタックを含む半導
体デバイス・パッケージを提供する。メタライズされた
セラミック（ＭＣ）キャリア基板が提供され、この基板
は、チップ・スタックの実装に用いられる実質的に平坦
な表面をもち、チップ・スタックの端子との電気的接続
に使用される多数の端子をもつ。チップ・スタックを基
板に実装する手段が提供される。更にチップ・スタック
の端子と基板の端子との間を電気的に接続するための手
段が提供される。最後に、必要な場合は、キャリア基板
に実装されたチップ・スタックを支持し維持するための
封止手段を提供する。
【００１０】本発明の好ましい実施例では、半導体パッ
ケージは、あらかじめ選択された物理的形状をもつ底面
を設けたチップ・スタックを含む。キャリア基板は、チ
ップ・スタックの底面の物理的形状に実質的に一致する
切り欠き部分もつ。このようにチップ・スタックは、実
質的に同一平面に配置されるように切り欠き部分に実装
され、チップ・スタックの底面が基板の底面と同一平面
になる。
ケージは、あらかじめ選択された物理的形状をもつ底面
を設けたチップ・スタックを含む。キャリア基板は、チ
ップ・スタックの底面の物理的形状に実質的に一致する
切り欠き部分もつ。このようにチップ・スタックは、実
質的に同一平面に配置されるように切り欠き部分に実装
され、チップ・スタックの底面が基板の底面と同一平面
になる。
【００１１】本発明の実施例では、更にはんだ付きのＪ
字形リード・クリップを基板に結合し、印刷回路基板
（ＰＣＢ）との次の電気的接続を可能にできる。
字形リード・クリップを基板に結合し、印刷回路基板
（ＰＣＢ）との次の電気的接続を可能にできる。
【００１２】またこの実施例では、更にピン・イン・ホ
ール（ＰＩＨ）、カード・エッジ・ゼロ挿入力（ＺＩ
Ｆ）、ガル・ウィング及びリード・フレームなどの他の
タイプの接続も使用できる。
ール（ＰＩＨ）、カード・エッジ・ゼロ挿入力（ＺＩ
Ｆ）、ガル・ウィング及びリード・フレームなどの他の
タイプの接続も使用できる。
【００１３】本発明の更に別の好ましい実施例では、キ
ャリアはメタライズされたセラミック基板であり、電気
的接続手段は、チップ・スタック上の端子との接続のた
めの基板上のはんだパッドを含む。
ャリアはメタライズされたセラミック基板であり、電気
的接続手段は、チップ・スタック上の端子との接続のた
めの基板上のはんだパッドを含む。
【００１４】本発明の原理を組み込んだ方法では、多数
の端子を備える実質的に平坦な底面をもつ、厚さの厚い
集積回路チップ・スタックを作成するステップと、実質
的に平坦な底面をもち、チップ・スタックの端子との電
気的接続に使用される多数の端子をもつ、キャリア基板
上にチップ・スタックを実装するステップと、チップ・
スタックの端子と基板の端子との間を電気的に接続する
ステップと、更にチップ・スタックとキャリア基板を封
止し、キャリア基板上に実装されたチップ・スタックを
支持及び維持して環境から保護するステップとを使用し
て、半導体パッケージが組み立てられる。
の端子を備える実質的に平坦な底面をもつ、厚さの厚い
集積回路チップ・スタックを作成するステップと、実質
的に平坦な底面をもち、チップ・スタックの端子との電
気的接続に使用される多数の端子をもつ、キャリア基板
上にチップ・スタックを実装するステップと、チップ・
スタックの端子と基板の端子との間を電気的に接続する
ステップと、更にチップ・スタックとキャリア基板を封
止し、キャリア基板上に実装されたチップ・スタックを
支持及び維持して環境から保護するステップとを使用し
て、半導体パッケージが組み立てられる。
【００１５】好ましい方法では、キャリア基板に切り欠
き部分が設けられ、チップ・スタックをキャリア基板上
に実装するステップにおいて、チップ・スタックの底面
がキャリア基板の切り欠き部分に嵌入される。
き部分が設けられ、チップ・スタックをキャリア基板上
に実装するステップにおいて、チップ・スタックの底面
がキャリア基板の切り欠き部分に嵌入される。
【００１６】他の好ましい方法では、キャリア基板はメ
タライズされたセラミック基板である。基板上にはんだ
が付着され、チップ・スタックが基板上に実装され、ま
た付着したはんだにより、チップ・スタックの端子と基
板の端子との間が電気的に接続される。
タライズされたセラミック基板である。基板上にはんだ
が付着され、チップ・スタックが基板上に実装され、ま
た付着したはんだにより、チップ・スタックの端子と基
板の端子との間が電気的に接続される。
【００１７】
【発明の実施の形態】各図、特に図１を参照すると、メ
タライズされた基板１０が提供され、基板の切り欠き部
分にチップ・スタック２０が実装されている。チップ・
スタック２０の底面部分は、図１に示すようにあらかじ
め選択された形状をもち、この形状はセラミック基板１
０の切り欠き部分に一致する。チップ・スタック２０の
底面２１が嵌入され、セラミック基板１０の底面１１と
実質的に同一平面になっていることがわかる。
タライズされた基板１０が提供され、基板の切り欠き部
分にチップ・スタック２０が実装されている。チップ・
スタック２０の底面部分は、図１に示すようにあらかじ
め選択された形状をもち、この形状はセラミック基板１
０の切り欠き部分に一致する。チップ・スタック２０の
底面２１が嵌入され、セラミック基板１０の底面１１と
実質的に同一平面になっていることがわかる。
【００１８】基板１０は、フォトリソグラフィ・プロセ
スによりパターン化（回路形成）し、メッキして標準ワ
イヤ・ボンド・フラット・パック（ＷＢＦＰ）構造にで
きる。即ち基板１０の面上で電気的接続を行うための構
成及び製造プロセスが、従来の方法で実施される。した
がって、本明細書ではこれらのプロセスの詳細は説明し
ない。例えば、Ｗｉｌｌｉａｍｓ，Ｍ．Ｅ．、他の「Ｅ
ｎａｂｌｉｎｇ Ｆｉｎｅ−Ｐｉｔｃｈ Ｗｉｒｅ Ｂ
ｏｎｄｉｎｇ Ｔｈｒｏｕｇｈ ｔｈｅ Ｕｓｅ ｏｆ
Ｔｈｉｎ Ｆｉｌｍ Ｍｅｔａｌ ｏｎ Ｃｅｒａｍ
ｉｃ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９
９５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，Ｏｃｔ
ｏｂｅｒ２４−２６，１９９５，Ｌｏｓ Ａｎｇｅｌｅ
ｓ，Ｃａｌｉｆｏｒｎｉａ，ｐｐ．２９０−２９５を参
照されたい。
スによりパターン化（回路形成）し、メッキして標準ワ
イヤ・ボンド・フラット・パック（ＷＢＦＰ）構造にで
きる。即ち基板１０の面上で電気的接続を行うための構
成及び製造プロセスが、従来の方法で実施される。した
がって、本明細書ではこれらのプロセスの詳細は説明し
ない。例えば、Ｗｉｌｌｉａｍｓ，Ｍ．Ｅ．、他の「Ｅ
ｎａｂｌｉｎｇ Ｆｉｎｅ−Ｐｉｔｃｈ Ｗｉｒｅ Ｂ
ｏｎｄｉｎｇ Ｔｈｒｏｕｇｈ ｔｈｅ Ｕｓｅ ｏｆ
Ｔｈｉｎ Ｆｉｌｍ Ｍｅｔａｌ ｏｎ Ｃｅｒａｍ
ｉｃ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９
９５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，Ｏｃｔ
ｏｂｅｒ２４−２６，１９９５，Ｌｏｓ Ａｎｇｅｌｅ
ｓ，Ｃａｌｉｆｏｒｎｉａ，ｐｐ．２９０−２９５を参
照されたい。
【００１９】チップ・スタック２０の底面上の端子２２
は、図１に示すように基板１０の底面上の端子１２と接
続される。この設計は高さの制限がないので、チップ・
スタックの高さを、特定の要件の物理的寸法に合わせた
いかなる所要の高さにもできることが明らかである。チ
ップ・スタック２０の端子２２と基板１０の端子１２
は、実質的に同一平面上にあるので、これらの端子間を
接続するワイヤ・ボンディング装置は、同じ平面上でチ
ップ・スタックと基板を結合できる。このようなワイヤ
・ボンディングの手順は、Ｃｈｒｉｓｔｉａｎ Ｖａｌ
が「Ｔｈｅ ３ＤＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ−Ａ
ｎ Ｅｎｈａｎｃｅｄ Ｄｅｎｓｉｆｉｃａｔｉｏｎ
Ａｐｐｒｏａｃｈ ｗｉｔｈ Ｂａｒｅ Ｃｈｉｐｓ」
Ｅｉｇｈｔｈ ＩＥＭＴ：Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎｉｃｓ Ｍａｎｕｆａｃｔｕｒｉｎ
ｇ Ｃｏｎｆｅｒｅｎｃｅ，ＩＥＥＥ Ｎｏ．ＣＨ２８
３３−２／９０／００００−００８２，１９９０，ｐｐ
８２−９１で述べているタイプを使用できる。
は、図１に示すように基板１０の底面上の端子１２と接
続される。この設計は高さの制限がないので、チップ・
スタックの高さを、特定の要件の物理的寸法に合わせた
いかなる所要の高さにもできることが明らかである。チ
ップ・スタック２０の端子２２と基板１０の端子１２
は、実質的に同一平面上にあるので、これらの端子間を
接続するワイヤ・ボンディング装置は、同じ平面上でチ
ップ・スタックと基板を結合できる。このようなワイヤ
・ボンディングの手順は、Ｃｈｒｉｓｔｉａｎ Ｖａｌ
が「Ｔｈｅ ３ＤＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ−Ａ
ｎ Ｅｎｈａｎｃｅｄ Ｄｅｎｓｉｆｉｃａｔｉｏｎ
Ａｐｐｒｏａｃｈ ｗｉｔｈ Ｂａｒｅ Ｃｈｉｐｓ」
Ｅｉｇｈｔｈ ＩＥＭＴ：Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎｉｃｓ Ｍａｎｕｆａｃｔｕｒｉｎ
ｇ Ｃｏｎｆｅｒｅｎｃｅ，ＩＥＥＥ Ｎｏ．ＣＨ２８
３３−２／９０／００００−００８２，１９９０，ｐｐ
８２−９１で述べているタイプを使用できる。
【００２０】ワイヤ・ボンド１５が、端子２２を端子１
２に接続する。チップ・スタック２０が基板１０上に実
装されて組み立てられ、チップ・スタックと基板との間
に所要の相互接続が行われてから、図に示すように、パ
ッケージが封止素材１６及び１７により保護される。こ
こでも、封止プロセスと材料は周知のものであり、本明
細書では特に説明しない。
２に接続する。チップ・スタック２０が基板１０上に実
装されて組み立てられ、チップ・スタックと基板との間
に所要の相互接続が行われてから、図に示すように、パ
ッケージが封止素材１６及び１７により保護される。こ
こでも、封止プロセスと材料は周知のものであり、本明
細書では特に説明しない。
【００２１】図１に示す好ましい実施例の長所は多数で
ある。チップ・スタックはセラミックを貫いて実装され
るので、ワイヤ・ボンド・プロセスは、チップ・スタッ
ク上のパッドを基板の端子に接続する単純なプロセスで
あることに注意されたい。配置は実質的に固定的であ
り、本発明のこのバージョンでは高さの制限がないの
で、もっと背の高いチップ・スタック２０が許容され
る。チップ・スタックの最上部面にヒート・シンクが直
接実装される。このようなヒート・シンクがない場合で
も、積み重ね位置の空間にチップ・スタックが露出して
いるために、熱の放散がよくなる。この配置には、集積
回路パッケージの高さを制限する金属キャップは使用さ
れない。
ある。チップ・スタックはセラミックを貫いて実装され
るので、ワイヤ・ボンド・プロセスは、チップ・スタッ
ク上のパッドを基板の端子に接続する単純なプロセスで
あることに注意されたい。配置は実質的に固定的であ
り、本発明のこのバージョンでは高さの制限がないの
で、もっと背の高いチップ・スタック２０が許容され
る。チップ・スタックの最上部面にヒート・シンクが直
接実装される。このようなヒート・シンクがない場合で
も、積み重ね位置の空間にチップ・スタックが露出して
いるために、熱の放散がよくなる。この配置には、集積
回路パッケージの高さを制限する金属キャップは使用さ
れない。
【００２２】Ｊ字形リード・クリップ３０をはんだ接続
３１で基板１０に接続し、回路カードなどの他の電気的
デバイスと更に相互接続することができる。
３１で基板１０に接続し、回路カードなどの他の電気的
デバイスと更に相互接続することができる。
【００２３】図１に示す設計は非常に柔軟性があり、多
様なオプションを組み込むことができる。例えばＪ字形
リードだけではなく、ガル・ウィング・リードを使用で
きる。図６を参照すると、ガル・ウィング・コネクタ６
０が基板１０に接続されている。
様なオプションを組み込むことができる。例えばＪ字形
リードだけではなく、ガル・ウィング・リードを使用で
きる。図６を参照すると、ガル・ウィング・コネクタ６
０が基板１０に接続されている。
【００２４】必要な場合は、エポキシ樹脂１７を更に付
加してチップ・スタックの側面上の金属を被覆し、スタ
ック・ワイヤ・ボンド・ピッチとセラミック・キャリア
・パッド・ピッチを一致させ、組み立てを単純化するこ
とができる。またこの配置では、拡張可能なリード数、
及びオーバモールド・プラスチック封止が可能である。
加してチップ・スタックの側面上の金属を被覆し、スタ
ック・ワイヤ・ボンド・ピッチとセラミック・キャリア
・パッド・ピッチを一致させ、組み立てを単純化するこ
とができる。またこの配置では、拡張可能なリード数、
及びオーバモールド・プラスチック封止が可能である。
【００２５】封止の代わりに、プラスチック、金属、ま
たはセラミックのキャップが使用できる。セラミック基
板を使用する代わりにＦＲ４印刷回路基板などの有機キ
ャリアを使用できる。多層セラミック（ＭＬＣ）基板、
又は「可撓性のある」基板（打ち抜いた金属など）もＭ
Ｃ基板の代わりに使用できる。チップ・スタックとセラ
ミックの接続形状は、ワイヤ・ボンド・プロセスを最適
化する必要に応じて、同一平面、引っ込んだ位置、又は
突き出た位置にできる。プロセスは、乾式プレス、レー
ザ・カット、又は他のセラミック製造技術で設けられる
切り欠きに適合できる。
たはセラミックのキャップが使用できる。セラミック基
板を使用する代わりにＦＲ４印刷回路基板などの有機キ
ャリアを使用できる。多層セラミック（ＭＬＣ）基板、
又は「可撓性のある」基板（打ち抜いた金属など）もＭ
Ｃ基板の代わりに使用できる。チップ・スタックとセラ
ミックの接続形状は、ワイヤ・ボンド・プロセスを最適
化する必要に応じて、同一平面、引っ込んだ位置、又は
突き出た位置にできる。プロセスは、乾式プレス、レー
ザ・カット、又は他のセラミック製造技術で設けられる
切り欠きに適合できる。
【００２６】図１に示す配置は、前述の８つの境界条件
のすべてを実質的に満たしている。このパッケージは、
「普通より背の高い」チップ又はチップ・スタックのた
めの、チップとカード間に信頼性のある相互接続を行う
配置をする。図１に示すパッケージは、最終アセンブリ
のテストと使用期間だけではなく、ボンディングと組み
立て、テスト、バーン・イン、カード組み立て中のチッ
プ・スタックを保護することにより、シリコンの信頼性
も維持する。
のすべてを実質的に満たしている。このパッケージは、
「普通より背の高い」チップ又はチップ・スタックのた
めの、チップとカード間に信頼性のある相互接続を行う
配置をする。図１に示すパッケージは、最終アセンブリ
のテストと使用期間だけではなく、ボンディングと組み
立て、テスト、バーン・イン、カード組み立て中のチッ
プ・スタックを保護することにより、シリコンの信頼性
も維持する。
【００２７】上記のように、パッケージ配置は、高さが
様々に異なるチップ・スタックに拡張できる。またこの
基板は、信号、電力、及び接地の相互接続を可能にす
る。この配置では既存のスタックを変更することなく、
スタックに相互接続できる。
様々に異なるチップ・スタックに拡張できる。またこの
基板は、信号、電力、及び接地の相互接続を可能にす
る。この配置では既存のスタックを変更することなく、
スタックに相互接続できる。
【００２８】図１に示す配置は、ＪＥＤＥＣ即ち事実上
のカード装着面積標準を満たす。上記のように、この配
置はスタックの最上部又は側面にヒート・シンクを接合
して、熱を放散させることができる。図１に示す技術
は、セラミックとセラミック間、又はセラミック・スタ
ックとＦＲ４などの有機材料間のワイヤ・ボンド接続を
もつ、ＳＩＭＭなどの別の業界形式に拡張可能である。
またこの技術は、ピン・イン・ホール（ＰＩＨ）、カー
ド・エッジ・ゼロ挿入力（ＺＩＦ）コネクタ、及びリー
ド・フレームなどの他のカード接続も利用可能である。
のカード装着面積標準を満たす。上記のように、この配
置はスタックの最上部又は側面にヒート・シンクを接合
して、熱を放散させることができる。図１に示す技術
は、セラミックとセラミック間、又はセラミック・スタ
ックとＦＲ４などの有機材料間のワイヤ・ボンド接続を
もつ、ＳＩＭＭなどの別の業界形式に拡張可能である。
またこの技術は、ピン・イン・ホール（ＰＩＨ）、カー
ド・エッジ・ゼロ挿入力（ＺＩＦ）コネクタ、及びリー
ド・フレームなどの他のカード接続も利用可能である。
【００２９】図３を参照すると、基板１０に接続される
ピン７０をもつＰＩＨコネクタが示されている。
ピン７０をもつＰＩＨコネクタが示されている。
【００３０】図４は、基板１０に接続されるリード・フ
レーム・コネクタ８０を示す。図５は、基板１０に接続
されるＺＩＦコネクタ９０を示す。図３から図６は、図
１に示す設計の柔軟性を明確に示している。
レーム・コネクタ８０を示す。図５は、基板１０に接続
されるＺＩＦコネクタ９０を示す。図３から図６は、図
１に示す設計の柔軟性を明確に示している。
【００３１】次に図２を参照すると、本発明の原理を取
り入れた半導体デバイス・パッケージの、第２の好まし
い実施例が示されている。上記のようにこの実施例は、
セラミックをセラミックにはんだ付けしたパッケージの
バージョンであり、やはりメタライズされたセラミック
基板プロセスに基づくものである。この配置では、セラ
ミック基板４０は切り欠き部分をもたず、実質的に平坦
な上面及び底面をもつ。
り入れた半導体デバイス・パッケージの、第２の好まし
い実施例が示されている。上記のようにこの実施例は、
セラミックをセラミックにはんだ付けしたパッケージの
バージョンであり、やはりメタライズされたセラミック
基板プロセスに基づくものである。この配置では、セラ
ミック基板４０は切り欠き部分をもたず、実質的に平坦
な上面及び底面をもつ。
【００３２】チップ・スタック５０は、フリップ・チッ
プに似たチップ接続を使用して基板４０上に実装され
る。この接続は、チップ・スタック上のはんだ濡れ特性
をもつ端子５３と向き合うはんだパッド４１を使用す
る。はんだは基板上に塗付され、スタック５０の端子５
３と向き合う。
プに似たチップ接続を使用して基板４０上に実装され
る。この接続は、チップ・スタック上のはんだ濡れ特性
をもつ端子５３と向き合うはんだパッド４１を使用す
る。はんだは基板上に塗付され、スタック５０の端子５
３と向き合う。
【００３３】スクリーン印刷されるはんだは西洋梨状の
形をしていて、既存のはんだ塗付装置での処理が可能で
ある。またこの装置は、既存のスタック上の密に配置さ
れたパッド・パターンに適合させられる。はんだは、チ
ップ・スタックではなくＭＣ基板上に供給される。これ
によって、チップ・スタッキング・プロセスにおいて、
はんだの層を間に設けずに複数のスタック５０を同時に
処理することが自由にできる。はんだは、スクリーン印
刷の代わりにＭＣ基板上にメッキできる。ＭＣ基板上へ
のはんだ注入も使用できる。
形をしていて、既存のはんだ塗付装置での処理が可能で
ある。またこの装置は、既存のスタック上の密に配置さ
れたパッド・パターンに適合させられる。はんだは、チ
ップ・スタックではなくＭＣ基板上に供給される。これ
によって、チップ・スタッキング・プロセスにおいて、
はんだの層を間に設けずに複数のスタック５０を同時に
処理することが自由にできる。はんだは、スクリーン印
刷の代わりにＭＣ基板上にメッキできる。ＭＣ基板上へ
のはんだ注入も使用できる。
【００３４】また同時に処理されるチップ・スタックを
分離し、一度に１つづつのスタックにはんだを供給する
ことは経済的ではないので、セラミック上にはんだを供
給することが望ましい。チップ・スタックとキャリアの
組み立てに使用されるプロセスは、ｃｏｎｔｒｏｌｌｅ
ｄ−ｃｏｌｌａｐｓｅ−ｃｈｉｐ−ｃｏｎｎｅｃｔｉｏ
ｎ（Ｃ４）又はフリップ・チップ、あるいはフラット・
パック（Ｃ４ＦＰ）に対して現在実施されている、ボン
ディング及び組み立てプロセスと類似している。これら
のプロセスは、スタックをセラミック基板４０に接続す
るために使用される。Ｊ字形リード・クリップ５１が備
えられ、前記のように基板と印刷回路カードとの間を接
続する。
分離し、一度に１つづつのスタックにはんだを供給する
ことは経済的ではないので、セラミック上にはんだを供
給することが望ましい。チップ・スタックとキャリアの
組み立てに使用されるプロセスは、ｃｏｎｔｒｏｌｌｅ
ｄ−ｃｏｌｌａｐｓｅ−ｃｈｉｐ−ｃｏｎｎｅｃｔｉｏ
ｎ（Ｃ４）又はフリップ・チップ、あるいはフラット・
パック（Ｃ４ＦＰ）に対して現在実施されている、ボン
ディング及び組み立てプロセスと類似している。これら
のプロセスは、スタックをセラミック基板４０に接続す
るために使用される。Ｊ字形リード・クリップ５１が備
えられ、前記のように基板と印刷回路カードとの間を接
続する。
【００３５】Ｊ字形リード・クリップ５１は、はんだ接
点５５によって基板１０に接続され、回路カードなどの
他の電気的デバイスと更に相互接続できるようにする。
またパッケージ全体は、ここでも従来の方法により封止
素材５２により保護される。エポキシ樹脂又は類似素材
５４をスタックの下に供給して充填することができる。
点５５によって基板１０に接続され、回路カードなどの
他の電気的デバイスと更に相互接続できるようにする。
またパッケージ全体は、ここでも従来の方法により封止
素材５２により保護される。エポキシ樹脂又は類似素材
５４をスタックの下に供給して充填することができる。
【００３６】現行のメタライズされたセラミック（Ｍ
Ｃ）のフォトリソグラフィ・プロセスを使用した回路パ
ターンをもつ、メタライズされたセラミック基板４０が
提供される。図１のワイヤ・ボンド・バージョンと比較
すると、図２のこのバージョンにはワイヤリングの柔軟
性が加わる。図２の実施例では基板は切り欠きがないの
で、スタックの底面に向き合う基板の部分に更に相互接
続線を配置することができる。これらの電気的配線はジ
ャンパ信号線、電力バス、及び接地線に使用できる。こ
のパッケージは、チップ・スタックのために、チップと
カード間の信頼性のある相互接続方法を提供する。
Ｃ）のフォトリソグラフィ・プロセスを使用した回路パ
ターンをもつ、メタライズされたセラミック基板４０が
提供される。図１のワイヤ・ボンド・バージョンと比較
すると、図２のこのバージョンにはワイヤリングの柔軟
性が加わる。図２の実施例では基板は切り欠きがないの
で、スタックの底面に向き合う基板の部分に更に相互接
続線を配置することができる。これらの電気的配線はジ
ャンパ信号線、電力バス、及び接地線に使用できる。こ
のパッケージは、チップ・スタックのために、チップと
カード間の信頼性のある相互接続方法を提供する。
【００３７】ワイヤ・ボンド実施例と同様に、図２の実
施例も様々な高さのチップ・スタックに拡張可能であ
る。この設計概念も柔軟性があり、各種のオプションを
組み込むことができる。図２に示す方法で配置されたこ
の半導体デバイス・パッケージは、「通常のものより背
の高い」チップ又はチップ・スタックのために、チップ
とカード間に信頼性のある相互接続を行う配置をする。
このパッケージも、ボンディングと組み立てプロセス、
テスト、バーン・イン、カード組み立て、最終アセンブ
リのテスト及び使用の間にチップ・スタックを保護する
ことにより、デバイスの信頼性を維持する。前述のよう
に、はんだはチップ・スタックではなくセラミックに供
給される。これによってチップ・スタッキング・プロセ
スにおいて、スタックにはんだを加えることなくチップ
を積み重ねることが自由にできる。これはチップ・スタ
ックの製造業者にとって非常に都合のよいことである。
施例も様々な高さのチップ・スタックに拡張可能であ
る。この設計概念も柔軟性があり、各種のオプションを
組み込むことができる。図２に示す方法で配置されたこ
の半導体デバイス・パッケージは、「通常のものより背
の高い」チップ又はチップ・スタックのために、チップ
とカード間に信頼性のある相互接続を行う配置をする。
このパッケージも、ボンディングと組み立てプロセス、
テスト、バーン・イン、カード組み立て、最終アセンブ
リのテスト及び使用の間にチップ・スタックを保護する
ことにより、デバイスの信頼性を維持する。前述のよう
に、はんだはチップ・スタックではなくセラミックに供
給される。これによってチップ・スタッキング・プロセ
スにおいて、スタックにはんだを加えることなくチップ
を積み重ねることが自由にできる。これはチップ・スタ
ックの製造業者にとって非常に都合のよいことである。
【００３８】はんだパッドを使用するセラミックとセラ
ミックとの相互接続では、ＣＴＥ不一致が相当減少す
る。したがって、シリコンとセラミックとの相互接続を
するアセンブリと比較すると、このアセンブリの信頼性
は高くなる。図２の実施例は、上記で示すように、図１
の実施例と比較するとワイヤリングの柔軟性がさらに加
わる。その理由は、基板に切り欠き部分がないので、ス
タック領域の下の基板に相互接続線を更に配線できるか
らである。図２の配置は、既存のスタックを変更するこ
となしに、このようなスタックを相互接続できる。図２
の実施例で使用される技術は、セラミック上のセラミッ
ク・スタック、又はＦＲ４などの有機材料上のセラミッ
ク・スタックをもつ、ＳＩＭＭなどの業界標準構造に拡
張可能である。ＭＬＣ又は打ち抜き金属がＭＣの代わり
に使用できる。図２に示す実施例は、ＪＥＤＥＣ即ち事
実上のカード装着面積標準も満たす。導電性接着剤がは
んだの代わりに使用できる。
ミックとの相互接続では、ＣＴＥ不一致が相当減少す
る。したがって、シリコンとセラミックとの相互接続を
するアセンブリと比較すると、このアセンブリの信頼性
は高くなる。図２の実施例は、上記で示すように、図１
の実施例と比較するとワイヤリングの柔軟性がさらに加
わる。その理由は、基板に切り欠き部分がないので、ス
タック領域の下の基板に相互接続線を更に配線できるか
らである。図２の配置は、既存のスタックを変更するこ
となしに、このようなスタックを相互接続できる。図２
の実施例で使用される技術は、セラミック上のセラミッ
ク・スタック、又はＦＲ４などの有機材料上のセラミッ
ク・スタックをもつ、ＳＩＭＭなどの業界標準構造に拡
張可能である。ＭＬＣ又は打ち抜き金属がＭＣの代わり
に使用できる。図２に示す実施例は、ＪＥＤＥＣ即ち事
実上のカード装着面積標準も満たす。導電性接着剤がは
んだの代わりに使用できる。
【００３９】ガル・ウィング、ＰＩＨ、リード・フレー
ム、又はカード・エッジＺＩＦがＪ字形リードの代わり
に使用できる。図３から図６は図２に対しても設計の柔
軟性を示すものであり、図２の基板４０を、これらの図
に示された基板１０と置き換えることができる。図２の
実施例は、Ｃ４スタックのパッケージングにそのまま移
行できる。また図２の実施例は、スタックの最上面又は
側面のどちらにでもヒート・シンクを接合でき、熱放散
にも適した表面領域を備える。
ム、又はカード・エッジＺＩＦがＪ字形リードの代わり
に使用できる。図３から図６は図２に対しても設計の柔
軟性を示すものであり、図２の基板４０を、これらの図
に示された基板１０と置き換えることができる。図２の
実施例は、Ｃ４スタックのパッケージングにそのまま移
行できる。また図２の実施例は、スタックの最上面又は
側面のどちらにでもヒート・シンクを接合でき、熱放散
にも適した表面領域を備える。
【００４０】２つの特定の実施例について本発明を説明
したが、これらの実施例は例として示しただけであり、
これらに制限するためではないことは明かである。した
がって本発明は、前記特許請求の範囲での記載以外は、
範囲を制限することを意図しない。
したが、これらの実施例は例として示しただけであり、
これらに制限するためではないことは明かである。した
がって本発明は、前記特許請求の範囲での記載以外は、
範囲を制限することを意図しない。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）半導体デバイス・パッケージであって、（ａ）多
数の端子を有し、底面が実質的に平坦な、厚さの厚い集
積回路チップ・スタックと、（ｂ）前記チップ・スタッ
クの実装に適応させた実質的に平坦な面を有し、前記チ
ップ・スタックの前記端子との電気的接続に適応させた
多数の端子を有するキャリア基板と、（ｃ）前記チップ
・スタックを前記キャリア基板上に実装するための手段
と、（ｄ）前記チップ・スタックの前記端子と前記キャ
リア基板の前記端子との間を電気的に接続する手段と、
（ｅ）前記キャリア基板上に実装された前記チップ・ス
タックを支持及び維持し、環境から保護するための封止
手段と、を含む半導体デバイス・パッケージ。 （２）前記チップ・スタックの前記底面があらかじめ選
択された物理的形状を有し、前記キャリア基板が、前記
チップ・スタックの底面の前記物理的形状に実質的に一
致する切り欠き部分を有することにより、前記チップ・
スタックが前記切り欠き部分内に実装され、前記チップ
・スタックの前記底面が前記キャリア基板の前記面と実
質的に同一平面になる、（１）に記載の半導体デバイス
・パッケージ。 （３）前記電気的に接続する手段がワイヤ・ボンドを含
む、（２）に記載の半導体デバイス・パッケージ。 （４）前記キャリア基板を次のレベルのアセンブリに接
続するための手段を備える、（１）に記載の半導体デバ
イス・パッケージ。 （５）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のＪ字形リード・ク
リップを含む、（４）に記載の半導体デバイス・パッケ
ージ。 （６）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のガル・ウィング・
コネクタを含む、（４）に記載の半導体デバイス・パッ
ケージ。 （７）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のピン・イン・ホー
ル・コネクタを含む、（４）に記載の半導体デバイス・
パッケージ。 （８）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のリード・フレーム
・コネクタを含む、（４）に記載の半導体デバイス・パ
ッケージ。 （９）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のゼロ挿入力コネク
タを含む、（４）に記載の半導体デバイス・パッケー
ジ。 （１０）前記キャリア基板がメタライズされたセラミッ
ク基板であり、また前記電気的に接続する手段が、前記
チップ・スタック上の前記端子に接続するための、前記
キャリア基板上のはんだパッドを含む、（１）に記載の
半導体デバイス・パッケージ。 （１１）前記チップ・スタックと前記キャリア基板との
間に充填物が使用される、（１０）に記載の半導体デバ
イス・パッケージ。 （１２）前記チップ・スタック上の前記端子に接続する
ために、導電性接着剤が使用される、（１０）に記載の
半導体デバイス・パッケージ。 （１３）前記キャリア基板がメタライズされたセラミッ
ク基板である、（１）に記載の半導体デバイス・パッケ
ージ。 （１４）複数のスタックが互いに相互接続され、更に／
又は次のレベルのアセンブリに相互接続される、（１）
に記載の半導体デバイス・パッケージ。 （１５）複数のスタックが同時に接続され、更に／又は
次のレベルのアセンブリに接続される、（１０）に記載
の半導体デバイス・パッケージ。 （１６）半導体デバイス・パッケージの組み立て方法で
あって、（ａ）複数の端子を有し、底面が実質的に平坦
な、厚さの厚い集積回路チップ・スタックを形成するス
テップと、（ｂ）実質的に平坦な面を有し、前記チップ
・スタックの前記端子との電気的接続に適応させた多数
の端子を有するキャリア基板上に、前記チップ・スタッ
クを実装するステップと、（ｃ）前記チップ・スタック
の前記端子と前記キャリア基板の前記端子との間を電気
的に接続するステップと、（ｄ）前記キャリア基板上に
実装された前記チップ・スタックを支持し、環境から保
護するために、前記チップ・スタック及び前記キャリア
基板を封止するステップと、を含む方法。 （１７）前記キャリア基板が切り欠き部分を有し、前記
チップ・スタックを前記キャリア基板上に実装する前記
ステップにおいて、前記チップ・スタックの前記底面が
前記キャリア基板の前記切り欠き部分に嵌入される、
（１６）に記載の方法。 （１８）前記チップ・スタックの前記嵌入される底面
が、前記キャリア基板の前記平坦な面と実質的に同一平
面になるように組み立てられる、（１７）に記載の方
法。 （１９）前記キャリア基板がメタライズされたセラミッ
ク基板であり、前記キャリア基板上にはんだを付着させ
るステップを含むことにより、前記キャリア基板上への
前記チップ・スタックの前記実装、及び前記チップ・ス
タックの前記端子と前記キャリア基板の前記端子との間
の前記電気的接続が、前記付着されたはんだを介して実
施される、（１６）に記載の方法。
の事項を開示する。 （１）半導体デバイス・パッケージであって、（ａ）多
数の端子を有し、底面が実質的に平坦な、厚さの厚い集
積回路チップ・スタックと、（ｂ）前記チップ・スタッ
クの実装に適応させた実質的に平坦な面を有し、前記チ
ップ・スタックの前記端子との電気的接続に適応させた
多数の端子を有するキャリア基板と、（ｃ）前記チップ
・スタックを前記キャリア基板上に実装するための手段
と、（ｄ）前記チップ・スタックの前記端子と前記キャ
リア基板の前記端子との間を電気的に接続する手段と、
（ｅ）前記キャリア基板上に実装された前記チップ・ス
タックを支持及び維持し、環境から保護するための封止
手段と、を含む半導体デバイス・パッケージ。 （２）前記チップ・スタックの前記底面があらかじめ選
択された物理的形状を有し、前記キャリア基板が、前記
チップ・スタックの底面の前記物理的形状に実質的に一
致する切り欠き部分を有することにより、前記チップ・
スタックが前記切り欠き部分内に実装され、前記チップ
・スタックの前記底面が前記キャリア基板の前記面と実
質的に同一平面になる、（１）に記載の半導体デバイス
・パッケージ。 （３）前記電気的に接続する手段がワイヤ・ボンドを含
む、（２）に記載の半導体デバイス・パッケージ。 （４）前記キャリア基板を次のレベルのアセンブリに接
続するための手段を備える、（１）に記載の半導体デバ
イス・パッケージ。 （５）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のＪ字形リード・ク
リップを含む、（４）に記載の半導体デバイス・パッケ
ージ。 （６）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のガル・ウィング・
コネクタを含む、（４）に記載の半導体デバイス・パッ
ケージ。 （７）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のピン・イン・ホー
ル・コネクタを含む、（４）に記載の半導体デバイス・
パッケージ。 （８）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のリード・フレーム
・コネクタを含む、（４）に記載の半導体デバイス・パ
ッケージ。 （９）前記キャリア基板を前記次のレベルのアセンブリ
に接続するための前記手段が、複数のゼロ挿入力コネク
タを含む、（４）に記載の半導体デバイス・パッケー
ジ。 （１０）前記キャリア基板がメタライズされたセラミッ
ク基板であり、また前記電気的に接続する手段が、前記
チップ・スタック上の前記端子に接続するための、前記
キャリア基板上のはんだパッドを含む、（１）に記載の
半導体デバイス・パッケージ。 （１１）前記チップ・スタックと前記キャリア基板との
間に充填物が使用される、（１０）に記載の半導体デバ
イス・パッケージ。 （１２）前記チップ・スタック上の前記端子に接続する
ために、導電性接着剤が使用される、（１０）に記載の
半導体デバイス・パッケージ。 （１３）前記キャリア基板がメタライズされたセラミッ
ク基板である、（１）に記載の半導体デバイス・パッケ
ージ。 （１４）複数のスタックが互いに相互接続され、更に／
又は次のレベルのアセンブリに相互接続される、（１）
に記載の半導体デバイス・パッケージ。 （１５）複数のスタックが同時に接続され、更に／又は
次のレベルのアセンブリに接続される、（１０）に記載
の半導体デバイス・パッケージ。 （１６）半導体デバイス・パッケージの組み立て方法で
あって、（ａ）複数の端子を有し、底面が実質的に平坦
な、厚さの厚い集積回路チップ・スタックを形成するス
テップと、（ｂ）実質的に平坦な面を有し、前記チップ
・スタックの前記端子との電気的接続に適応させた多数
の端子を有するキャリア基板上に、前記チップ・スタッ
クを実装するステップと、（ｃ）前記チップ・スタック
の前記端子と前記キャリア基板の前記端子との間を電気
的に接続するステップと、（ｄ）前記キャリア基板上に
実装された前記チップ・スタックを支持し、環境から保
護するために、前記チップ・スタック及び前記キャリア
基板を封止するステップと、を含む方法。 （１７）前記キャリア基板が切り欠き部分を有し、前記
チップ・スタックを前記キャリア基板上に実装する前記
ステップにおいて、前記チップ・スタックの前記底面が
前記キャリア基板の前記切り欠き部分に嵌入される、
（１６）に記載の方法。 （１８）前記チップ・スタックの前記嵌入される底面
が、前記キャリア基板の前記平坦な面と実質的に同一平
面になるように組み立てられる、（１７）に記載の方
法。 （１９）前記キャリア基板がメタライズされたセラミッ
ク基板であり、前記キャリア基板上にはんだを付着させ
るステップを含むことにより、前記キャリア基板上への
前記チップ・スタックの前記実装、及び前記チップ・ス
タックの前記端子と前記キャリア基板の前記端子との間
の前記電気的接続が、前記付着されたはんだを介して実
施される、（１６）に記載の方法。
【図１】本発明のワイヤ・ボンディングを行うメタライ
ズされたセラミック（ＭＣ）の実施例を示す断面図であ
る。
ズされたセラミック（ＭＣ）の実施例を示す断面図であ
る。
【図２】本発明のセラミックにセラミックをはんだ付け
するバージョンの断面図である。
するバージョンの断面図である。
【図３】ピン・イン・ホール・コネクタの断面図であ
る。
る。
【図４】リード・フレーム・コネクタの断面図である。
【図５】ゼロ挿入力コネクタの断面図である。
【図６】ガル・ウィング・コネクタの断面図である。
１０ メタライズされた基板（図１、図３、図
４、図５、図６） １１ セラミック基板の底面（図１） １２ セラミック基板の端子（図１） １５ ワイヤ・ボンド（図１） １６、１７ 封止素材（図１） ２０ チップ・スタック（図１） ２１ チップ・スタックの底面（図１） ２２ チップ・スタックの端子（図１） ３０ Ｊ字形リード・クリップ（図１） ３１ はんだ接続（図１） ４０ セラミック基板（図２） ４１ 基板の端子とその上のはんだパッド（図
２） ４２ はんだ接続（図２） ５０ チップ・スタック（図２） ５１ Ｊ字形リード・クリップ（図２） ５２ 封止素材（図２） ５３ チップ・スタックの端子（図２） ５４ エポキシ樹脂（図２） ５５ はんだ接点（図２） ６０ ガル・ウィング・コネクタ（図６） ７０ ＰＩＨコネクタ（図３） ８０ リード・フレーム・コネクタ（図４） ９０ ＺＩＦコネクタ（図５）
４、図５、図６） １１ セラミック基板の底面（図１） １２ セラミック基板の端子（図１） １５ ワイヤ・ボンド（図１） １６、１７ 封止素材（図１） ２０ チップ・スタック（図１） ２１ チップ・スタックの底面（図１） ２２ チップ・スタックの端子（図１） ３０ Ｊ字形リード・クリップ（図１） ３１ はんだ接続（図１） ４０ セラミック基板（図２） ４１ 基板の端子とその上のはんだパッド（図
２） ４２ はんだ接続（図２） ５０ チップ・スタック（図２） ５１ Ｊ字形リード・クリップ（図２） ５２ 封止素材（図２） ５３ チップ・スタックの端子（図２） ５４ エポキシ樹脂（図２） ５５ はんだ接点（図２） ６０ ガル・ウィング・コネクタ（図６） ７０ ＰＩＨコネクタ（図３） ８０ リード・フレーム・コネクタ（図４） ９０ ＺＩＦコネクタ（図５）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブ・ジェイ・ディーフェンダーフ ァー アメリカ合衆国13754、ニューヨーク州デ ィポジット、オールド・ルート 17 3580
Claims (19)
- 【請求項１】半導体デバイス・パッケージであって、 （ａ）多数の端子を有し、底面が実質的に平坦な、厚さ
の厚い集積回路チップ・スタックと、 （ｂ）前記チップ・スタックの実装に適応させた実質的
に平坦な面を有し、前記チップ・スタックの前記端子と
の電気的接続に適応させた多数の端子を有するキャリア
基板と、 （ｃ）前記チップ・スタックを前記キャリア基板上に実
装するための手段と、 （ｄ）前記チップ・スタックの前記端子と前記キャリア
基板の前記端子との間を電気的に接続する手段と、 （ｅ）前記キャリア基板上に実装された前記チップ・ス
タックを支持及び維持し、環境から保護するための封止
手段と、を含む半導体デバイス・パッケージ。 - 【請求項２】前記チップ・スタックの前記底面があらか
じめ選択された物理的形状を有し、前記キャリア基板
が、前記チップ・スタックの底面の前記物理的形状に実
質的に一致する切り欠き部分を有することにより、前記
チップ・スタックが前記切り欠き部分内に実装され、前
記チップ・スタックの前記底面が前記キャリア基板の前
記面と実質的に同一平面になる、請求項１に記載の半導
体デバイス・パッケージ。 - 【請求項３】前記電気的に接続する手段がワイヤ・ボン
ドを含む、請求項２に記載の半導体デバイス・パッケー
ジ。 - 【請求項４】前記キャリア基板を次のレベルのアセンブ
リに接続するための手段を備える、請求項１に記載の半
導体デバイス・パッケージ。 - 【請求項５】前記キャリア基板を前記次のレベルのアセ
ンブリに接続するための前記手段が、複数のＪ字形リー
ド・クリップを含む、請求項４に記載の半導体デバイス
・パッケージ。 - 【請求項６】前記キャリア基板を前記次のレベルのアセ
ンブリに接続するための前記手段が、複数のガル・ウィ
ング・コネクタを含む、請求項４に記載の半導体デバイ
ス・パッケージ。 - 【請求項７】前記キャリア基板を前記次のレベルのアセ
ンブリに接続するための前記手段が、複数のピン・イン
・ホール・コネクタを含む、請求項４に記載の半導体デ
バイス・パッケージ。 - 【請求項８】前記キャリア基板を前記次のレベルのアセ
ンブリに接続するための前記手段が、複数のリード・フ
レーム・コネクタを含む、請求項４に記載の半導体デバ
イス・パッケージ。 - 【請求項９】前記キャリア基板を前記次のレベルのアセ
ンブリに接続するための前記手段が、複数のゼロ挿入力
コネクタを含む、請求項４に記載の半導体デバイス・パ
ッケージ。 - 【請求項１０】前記キャリア基板がメタライズされたセ
ラミック基板であり、また前記電気的に接続する手段
が、前記チップ・スタック上の前記端子に接続するため
の、前記キャリア基板上のはんだパッドを含む、請求項
１に記載の半導体デバイス・パッケージ。 - 【請求項１１】前記チップ・スタックと前記キャリア基
板との間に充填物が使用される、請求項１０に記載の半
導体デバイス・パッケージ。 - 【請求項１２】前記チップ・スタック上の前記端子に接
続するために、導電性接着剤が使用される、請求項１０
に記載の半導体デバイス・パッケージ。 - 【請求項１３】前記キャリア基板がメタライズされたセ
ラミック基板である、請求項１に記載の半導体デバイス
・パッケージ。 - 【請求項１４】複数のスタックが互いに相互接続され、
更に／又は次のレベルのアセンブリに相互接続される、
請求項１に記載の半導体デバイス・パッケージ。 - 【請求項１５】複数のスタックが同時に接続され、更に
／又は次のレベルのアセンブリに接続される、請求項１
０に記載の半導体デバイス・パッケージ。 - 【請求項１６】半導体デバイス・パッケージの組み立て
方法であって、 （ａ）複数の端子を有し、底面が実質的に平坦な、厚さ
の厚い集積回路チップ・スタックを形成するステップ
と、 （ｂ）実質的に平坦な面を有し、前記チップ・スタック
の前記端子との電気的接続に適応させた多数の端子を有
するキャリア基板上に、前記チップ・スタックを実装す
るステップと、 （ｃ）前記チップ・スタックの前記端子と前記キャリア
基板の前記端子との間を電気的に接続するステップと、 （ｄ）前記キャリア基板上に実装された前記チップ・ス
タックを支持し、環境から保護するために、前記チップ
・スタック及び前記キャリア基板を封止するステップ
と、を含む方法。 - 【請求項１７】前記キャリア基板が切り欠き部分を有
し、前記チップ・スタックを前記キャリア基板上に実装
する前記ステップにおいて、前記チップ・スタックの前
記底面が前記キャリア基板の前記切り欠き部分に嵌入さ
れる、請求項１６に記載の方法。 - 【請求項１８】前記チップ・スタックの前記嵌入される
底面が、前記キャリア基板の前記平坦な面と実質的に同
一平面になるように組み立てられる、請求項１７に記載
の方法。 - 【請求項１９】前記キャリア基板がメタライズされたセ
ラミック基板であり、前記キャリア基板上にはんだを付
着させるステップを含むことにより、前記キャリア基板
上への前記チップ・スタックの前記実装、及び前記チッ
プ・スタックの前記端子と前記キャリア基板の前記端子
との間の前記電気的接続が、前記付着されたはんだを介
して実施される、請求項１６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2030696P | 1996-06-24 | 1996-06-24 | |
| US60/020306 | 1996-06-24 |
Publications (2)
| Publication Number | Publication Date |
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