JPH1056094A - Substrate for semiconductor device and its manufacture, and semiconductor device, and card type module, and information storage device - Google Patents

Substrate for semiconductor device and its manufacture, and semiconductor device, and card type module, and information storage device

Info

Publication number
JPH1056094A
JPH1056094A JP14006397A JP14006397A JPH1056094A JP H1056094 A JPH1056094 A JP H1056094A JP 14006397 A JP14006397 A JP 14006397A JP 14006397 A JP14006397 A JP 14006397A JP H1056094 A JPH1056094 A JP H1056094A
Authority
JP
Japan
Prior art keywords
substrate
connection terminal
main surface
hole
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP14006397A
Other languages
Japanese (ja)
Other versions
JP3351711B2 (en
Inventor
Masatoshi Fukuda
昌利 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP14006397A priority Critical patent/JP3351711B2/en
Publication of JPH1056094A publication Critical patent/JPH1056094A/en
Application granted granted Critical
Publication of JP3351711B2 publication Critical patent/JP3351711B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]

Landscapes

  • Credit Cards Or The Like (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To apply plating completely into a through hole so as to raise the reliability on wiring by providing hard gold plating at a terminal for external connection, inside a through hole, and in the first region of a terminal for chip connection, and providing soft gold plating in the second region of a terminal for chip connection. SOLUTION: A copper wiring pattern is made, and a part of the wiring on the chip mounting face of a substrate 1 is masked. At this time, a terminal for chip connection is masked, and a through hole 4 is not masked. Next, bright nickel plating and hard gold plating are performed sequentially and the wiring pattern is plated with hard gold. Next, after removal of the mask, the section 3 plated with hard gold is masked. Next, mat nickel plating and hard plating are performed in order, and soft gold plating is applied to the section not covered with a mask. Then, this mask is removed. As a result, soft gold plating 3 is applied to the terminal for chip connection on the semiconductor chip mounting face and the wiring in its periphery.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、例えばICカード
等に使用される半導体装置用の基板とその製造方法、及
びその基板を用いた半導体装置、カード型モジュール、
情報記憶装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate for a semiconductor device used for, for example, an IC card and the like, a method of manufacturing the same, a semiconductor device using the substrate, a card type module, and the like.
The present invention relates to an information storage device.

【0002】[0002]

【従来の技術】近年、ICカード等のカード型記憶装置
が実用化されている。この種のカード型記憶装置におい
て、片面だけ半導体チップが実装され樹脂モールドさ
れ、裏面に平面型の外部接続用端子を備えた半導体パッ
ケージが用いられる場合がある。この半導体チップには
例えば不揮発性メモリが設けられている。
2. Description of the Related Art In recent years, card-type storage devices such as IC cards have been put to practical use. In this type of card type storage device, a semiconductor package having a semiconductor chip mounted and resin-molded on only one side and a flat external connection terminal on the back side may be used. The semiconductor chip is provided with, for example, a nonvolatile memory.

【0003】図9及び図10は、こうした半導体パッケ
ージの一例を示す。図9は、半導体パッケージの断面図
を示し、図10(a)は、半導体パッケージの樹脂封止
面の斜視図を示し、図10(b)は、半導体パッケージ
の外部接続用端子面の斜視図を示す。基板1は、0.1
〜0.4mm程度の厚さの例えば樹脂製の基板である。
半導体チップ6は、基板1上に接着材料9により固定さ
れ、基板1上のチップ接続用端子2と半導体チップ6の
ボンディングパッドとが例えば金ワイヤ7により接続さ
れ、半導体チップ6を覆うように基板1の片面が樹脂8
で封止されている。外部接続用端子3は、基板の樹脂封
止されていない面上に設けられている。この外部接続用
端子3は、基板1を貫通するスルーホール4を通る配線
によりチップ接続用端子2と電気的に接続される。
FIGS. 9 and 10 show an example of such a semiconductor package. 9 shows a cross-sectional view of the semiconductor package, FIG. 10A shows a perspective view of a resin sealing surface of the semiconductor package, and FIG. 10B shows a perspective view of an external connection terminal surface of the semiconductor package. Is shown. Substrate 1 is 0.1
The substrate is, for example, a resin substrate having a thickness of about 0.4 mm.
The semiconductor chip 6 is fixed on the substrate 1 with an adhesive material 9, and the terminal 2 for chip connection on the substrate 1 and the bonding pad of the semiconductor chip 6 are connected by, for example, gold wires 7, and the substrate is covered with the semiconductor chip 6. One side is resin 8
It is sealed with. The external connection terminal 3 is provided on a surface of the substrate that is not resin-sealed. This external connection terminal 3 is electrically connected to the chip connection terminal 2 by wiring passing through a through hole 4 penetrating the substrate 1.

【0004】[0004]

【発明が解決しようとする課題】図8は、このような半
導体パッケージに用いられる基板の断面を示す。以下、
同一の構成要素には同一の符号を付し、説明を省略す
る。この基板1において、通常、基板の半導体チップ実
装面上の配線2に純度が99.9%以上の軟質金メッキ
が施される。これは、半導体チップ6のボンディングパ
ッドと基板1上のチップ接続用端子とを接続するボンデ
ィングワイヤ7に軟質金やアルミが用いられるため、チ
ップ接続用端子に軟質金を用いると、ボンディングワイ
ヤ7とチップ接続用端子との接合をより確実にすること
ができるためである。一方、外部接続用端子面の配線3
に純度が99%程度の硬質金メッキが施される。これ
は、硬質金メッキを用いた方が傷が入りにくいためであ
る。軟質金メッキと硬質金メッキとの境界5は、スルー
ホール4の中央部にある。
FIG. 8 shows a cross section of a substrate used for such a semiconductor package. Less than,
The same components are denoted by the same reference numerals, and description thereof will be omitted. In the substrate 1, the wiring 2 on the semiconductor chip mounting surface of the substrate is usually subjected to soft gold plating having a purity of 99.9% or more. This is because soft gold or aluminum is used for the bonding wire 7 that connects the bonding pad of the semiconductor chip 6 to the chip connection terminal on the substrate 1. This is because the bonding with the chip connection terminal can be more reliably performed. On the other hand, wiring 3 on the external connection terminal surface
Is subjected to hard gold plating having a purity of about 99%. This is because the hard gold plating is less likely to damage. The boundary 5 between the soft gold plating and the hard gold plating is at the center of the through hole 4.

【0005】尚、簡略化のために図8については金メッ
キ、ニッケルメッキ、銅箔及び銅メッキを個々に分けて
示していない。これらの層はチップ接続用端子及び外部
接続用端子としてまとめて図8に示している。
For simplification, FIG. 8 does not separately show gold plating, nickel plating, copper foil, and copper plating. These layers are collectively shown in FIG. 8 as a chip connection terminal and an external connection terminal.

【0006】図11は従来の半導体装置用基板の製造工
程を示す。上述の金メッキは、以下のような方法で行わ
れる。まず、例えば厚さが18μmの銅箔24を樹脂製
の基板1の両面に接着剤で貼り付ける。図11(a)は
この段階における基板の断面を示す。次に、ドリルで基
板を穴開けし、スルーホール4を形成する。図11
(b)はこの段階における基板の断面を示す。その後、
基板全体を銅メッキ25する。銅メッキ25は基板の両
面及びスルーホール内部に供給される。その結果、銅メ
ッキにより基板の両面が電気的に接続される。図11
(c)はこの段階における基板の断面を示す。
FIG. 11 shows a manufacturing process of a conventional semiconductor device substrate. The above-described gold plating is performed by the following method. First, a copper foil 24 having a thickness of, for example, 18 μm is attached to both surfaces of the resin substrate 1 with an adhesive. FIG. 11A shows a cross section of the substrate at this stage. Next, a hole is drilled in the substrate to form a through hole 4. FIG.
(B) shows a cross section of the substrate at this stage. afterwards,
The entire substrate is plated with copper 25. Copper plating 25 is supplied to both sides of the substrate and inside the through holes. As a result, both surfaces of the substrate are electrically connected by the copper plating. FIG.
(C) shows a cross section of the substrate at this stage.

【0007】さらに、基板の銅上にフォトレジスト型の
例えばドライフィルムを貼り付け、露光、パターニング
及び銅エッチングを順次行い、銅の配線パターンを形成
する。図11(d)はこの投階における基板の断面を示
す。
[0007] Further, a photoresist type dry film, for example, is adhered on copper of the substrate, and exposure, patterning and copper etching are sequentially performed to form a copper wiring pattern. FIG. 11D shows a cross section of the substrate at this level.

【0008】通常、銅の配線は銅箔と銅メッキの両方に
より形成される。その理由は以下のとおりである。銅箔
は基板上に貼り付けることにより設けられるため、配線
の膜厚を厚くすることが容易に早くできるが、銅メッキ
はメッキ自体の進行が遅いために、配線の膜厚を厚くす
ることが容易にはできないためである。もちろん時間が
かかるという効率の点が問題にならない場合であれば、
銅箔を使用せずに銅メッキのみで配線を形成することも
可能である。
Usually, copper wiring is formed by both copper foil and copper plating. The reason is as follows. Since the copper foil is provided by pasting on the substrate, it is easy to increase the thickness of the wiring, but copper plating can be made thicker because the progress of plating itself is slow. This is because it cannot be done easily. Of course, if efficiency is not a problem, it takes time.
It is also possible to form a wiring only by copper plating without using a copper foil.

【0009】次に、テープや例えばフォトレジスト型の
ドライフィルムを用いて、チップを実装する面の全体を
マスクする。続いて、光沢ニッケル(図示せず)と硬質
金を連続してメッキし、外部接続用端子面上の銅パター
ン及びスルーホール4内の銅に硬質金メッキが施され
る。
Next, the entire surface on which the chip is mounted is masked using a tape or a photoresist type dry film, for example. Subsequently, bright nickel (not shown) and hard gold are continuously plated, and hard gold plating is applied to the copper pattern on the external connection terminal surface and the copper in the through hole 4.

【0010】次に、硬質金メッキが施された基板の外部
接続用端子面の全体をテープあるいはドライフィルムを
用いてマスクし、無光沢あるいは半光沢ニッケル(図示
せず)と軟質金を順次メッキする。その結果、チップ実
装面上及びスルーホール4内の銅配線に軟質金メッキが
施される。硬質金メッキや軟質金メッキを行う際に金メ
ッキに先行してニッケルメッキを行うのは、金と銅の間
にニッケルを介在させることで長期的に金が銅に拡散す
ることを防ぐためである。
Next, the entire surface of the external connection terminal of the hard gold-plated substrate is masked using a tape or a dry film, and matte or semi-gloss nickel (not shown) and soft gold are sequentially plated. . As a result, soft gold plating is applied to the copper wiring on the chip mounting surface and in the through hole 4. The reason why nickel plating is performed prior to gold plating when performing hard gold plating or soft gold plating is to prevent gold from diffusing into copper in the long term by interposing nickel between gold and copper.

【0011】また、メッキ順序を逆にし、まずチップ実
装面を軟質金メッキし、その後外部接続端子面を硬質金
メッキする場合もある。こうした方法では、軟質あるい
は硬質の金メッキを行うとき、マスクによりスルーホー
ル部4の片側がふさがれているため、スルーホール4内
に空気が溜まり、メッキ液がスルーホール4内に流れ込
みにくくなる。そのため、スルーホール4の中央部まで
メッキできないことがあった。
In some cases, the plating order is reversed so that the chip mounting surface is soft gold plated first, and then the external connection terminal surface is hard gold plated. In such a method, when performing soft or hard gold plating, one side of the through-hole portion 4 is blocked by the mask, so that air is accumulated in the through-hole 4 and the plating solution is less likely to flow into the through-hole 4. Therefore, plating may not be able to be performed up to the center of the through hole 4.

【0012】スルーホール4内に軟質金メッキの際にも
硬質金メッキの際にもメッキできない部分が生じ、銅あ
るいはニッケルの下地金属が露出されると、スルーホー
ル部4で電池作用や腐食作用が生じ、配線の断線に至
る。本発明は、上記課題に鑑みてなされたものであり、
スルーホール内に完全にメッキを施して配線の信頼性を
向上させることを目的とする。
In the through-hole 4, there is a portion that cannot be plated in either soft gold plating or hard gold plating, and when a copper or nickel base metal is exposed, a battery action or a corrosion action occurs in the through-hole 4. , Leading to disconnection of the wiring. The present invention has been made in view of the above problems,
It is an object to improve the reliability of wiring by completely plating the through holes.

【0013】[0013]

【課題を解決するための手段】上記課題を解決するため
に、第1主面及び第2主面及び前記第1、第2主面をこ
のようにるように設けられたスールーホールを有する基
板と、前記基板の第1主面上に設けられた外部接続用端
子と、前記スルーホールを介して前記外部接続用端子と
電気的に接続され、前記基板の第2主面上に設けられた
チップ接続用端子とを具備し、前記外部接続用端子、前
記スルーホール内部及び前記チップ接続用端子の第1領
域には硬質金メッキが設けられ、前記チップ接続用端子
の第2領域には軟質金メッキが設けられることを特徴と
する半導体装置用基板を具備する。
In order to solve the above problems, a substrate having a first main surface, a second main surface, and a through hole provided with the first and second main surfaces in this manner. And an external connection terminal provided on a first main surface of the substrate, and electrically connected to the external connection terminal via the through hole, and provided on a second main surface of the substrate. A hard gold plating is provided on the external connection terminal, the inside of the through hole and a first region of the chip connection terminal, and a soft gold plating is provided on a second region of the chip connection terminal. Is provided, and a semiconductor device substrate is provided.

【0014】また、第1主面、第2主面及び前記第1、
第2主面を貫通するように設けられたスルーホールを有
する基板と、前記基板の第1主面上に設けられた外部接
続用端子と、前記スルーホールを介して前記外部接続用
端子と電気的に接続され、前記基板の第2主面上に設け
られたチップ接続用端子とを具備し、前記チップ接続用
端子、前記スルーホール内部及び前記外部接続用端子の
第1領域には軟質金メッキが設けられ、前記外部接続用
端子の第2領域には硬質金メッキが設けられることを特
徴とする半導体装置用基板を具備する。
Also, a first main surface, a second main surface and the first,
A substrate having a through-hole provided to penetrate the second main surface, an external connection terminal provided on the first main surface of the substrate, and an electric connection with the external connection terminal via the through-hole. And a chip connection terminal provided on a second main surface of the substrate, and a first region of the chip connection terminal, the inside of the through hole and the first region of the external connection terminal is soft gold plated. And a second region of the external connection terminal is provided with hard gold plating.

【0015】さらに、基板の第1、第2主面上及び前記
第1、第2主面を貫通するように設けられたスルーホー
ル内部にフォトリソグラフィ技術とエッチング技術を用
いて銅メッキの配線パターンを形成する工程と、前記ス
ルーホールを覆うことなしに、前記第1主面上の配線パ
ターンを覆うようにして前記基板の第1主面上に第1の
マスクを形成する工程と、前記第1のマスクで覆われて
いない配線パターン上及び前記スルーホール内部の配線
パターン上にニッケル及び硬質金を順次メッキする工程
と、前記第1のマスクを除去する工程と、前記硬質金メ
ッキされた配線パターンを覆うように第2のマスクを形
成する工程と、前記第2のマスクで覆われていない配線
パターン上にニッケル及び軟質金を順次メッキする工程
と、第2のマスクを除去する工程とを具備することを特
徴とする半導体装置用基板の製造方法を具備する。
Further, a copper-plated wiring pattern is formed on the first and second main surfaces of the substrate and inside the through holes provided so as to penetrate the first and second main surfaces by using a photolithography technique and an etching technique. Forming a first mask on the first main surface of the substrate so as to cover the wiring pattern on the first main surface without covering the through hole; A step of sequentially plating nickel and hard gold on a wiring pattern that is not covered by the first mask and a wiring pattern inside the through hole; a step of removing the first mask; and a step of removing the hard gold-plated wiring pattern. Forming a second mask so as to cover the first mask, sequentially plating nickel and soft gold on a wiring pattern not covered with the second mask, and a second mask Comprising a method of manufacturing a substrate for a semiconductor device characterized by comprising the step of removing.

【0016】また、基板の第1、第2主面上及び前記第
1、第2主面を貫通するように設けられたスルーホール
内部にフォトリソグラフィ技術とエッチング技術を用い
て銅メッキの配線パターンを形成する工程と、前記第1
主面上の配線パターン上及び前記スルーホール上を覆う
ようにして前記基板の第1主面上に第1のマスクを形成
する工程と、前記第1のマスクで覆われていない配線パ
ターン上にニッケル及び軟質金を順次メッキする工程
と、前記第1のマスクを除去する工程と、前記軟質金メ
ッキされた配線パターンを覆うように第2のマスクを形
成する工程と、前記第2のマスクで覆われていない配線
パターン上及び前記スルーホール内部にニッケル及び硬
質金を順次メッキする工程と、第2のマスクを除去する
工程とを具備することを特徴とする半導体装置用基板の
製造方法を具備する。
A copper-plated wiring pattern is formed on the first and second main surfaces of the substrate and inside the through holes provided so as to penetrate the first and second main surfaces by using a photolithography technique and an etching technique. Forming the first, and the first
Forming a first mask on the first main surface of the substrate so as to cover the wiring pattern on the main surface and the through hole; and forming a first mask on the wiring pattern not covered with the first mask. A step of sequentially plating nickel and soft gold, a step of removing the first mask, a step of forming a second mask so as to cover the wiring pattern plated with soft gold, and a step of covering with the second mask. A method for manufacturing a substrate for a semiconductor device, comprising: a step of sequentially plating nickel and hard gold on an unremoved wiring pattern and inside the through hole; and a step of removing a second mask. .

【0017】さらに、基板の第1主面から第2主面へ貫
通するスルーホールを有する基板上の、少なくとも前記
基板の第1主面のスルーホール周辺、前記基板の第2主
面のスルーホール周辺及び前記スルーホール内部に硬質
金メッキを形成する工程と、少なくとも前記硬質金メッ
キに覆われてない前記基板の第1主面上に軟質金メッキ
を形成する工程とを具備することを特徴とする半導体装
置用基板の製造方法を具備する。
Further, on a substrate having a through hole penetrating from the first main surface of the substrate to the second main surface, at least a periphery of the through hole of the first main surface of the substrate and a through hole of the second main surface of the substrate A semiconductor device comprising: a step of forming hard gold plating on the periphery and inside of the through hole; and a step of forming soft gold plating on at least a first main surface of the substrate that is not covered with the hard gold plating. And a method for manufacturing a substrate.

【0018】また、基板の第1主面から第2主面へ貫通
するスルーホールを有する基板上の、少なくとも前記基
板の第1主面のスルーホール周辺、前記基板の第2主面
のスルーホール周辺及び前記スルーホール内部に軟質金
メッキを形成する工程と、少なくとも前記軟質金メッキ
に覆われてない前記基板の第1主面上に硬質金メッキを
形成する工程とを具備することを特徴とする半導体装置
用基板の製造方法を具備する。
Further, on a substrate having a through hole penetrating from the first main surface of the substrate to the second main surface, at least a periphery of the through hole of the first main surface of the substrate and a through hole of the second main surface of the substrate A semiconductor device comprising: a step of forming soft gold plating on the periphery and inside the through hole; and a step of forming hard gold plating on at least a first main surface of the substrate that is not covered with the soft gold plating. And a method for manufacturing a substrate.

【0019】さらに、第1主面、第2主面及び前記第
1、第2主面を貫通するように設けられたスールーホー
ルを有する基板と、前記基板の第1主面上に設けられた
外部接続用端子と、前記スルーホールを介して前記外部
接続用端子と電気的に接続され、前記基板の第2主面上
に設けられたチップ接続用端子と、前記チップ接続用端
子と電気的に接続され、前記基板の第2主面に設けられ
る半導体チップと、少なくとも前記基板の第2主面の一
部を覆う樹脂封止部とを具備し、前記外部接続用端子、
前記スルーホール内部及び前記チップ接続用端子の第1
領域には硬質金メッキが設けられ、前記チップ接続用端
子の第2領域には軟質金メッキか設けられることを特徴
とする半導体装置を具備する。
Further, a substrate having a first main surface, a second main surface, and a through hole provided so as to penetrate the first and second main surfaces, and a substrate provided on the first main surface of the substrate. An external connection terminal, a chip connection terminal electrically connected to the external connection terminal via the through hole, and a chip connection terminal provided on a second main surface of the substrate; A semiconductor chip provided on a second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for external connection;
The first of the inside of the through hole and the chip connection terminal
The semiconductor device is characterized in that hard gold plating is provided in the region, and soft gold plating is provided in the second region of the chip connection terminal.

【0020】また、第1主面、第2主面及び前記第1、
第2主面を貫通するように設けられたスールーホールを
有する基板と、前記基板の第1主面上に設けられた外部
接続用端子と、前記スルーホールを介して前記外部接続
用端子と電気的に接続され、前記基板の第2主面上に設
けられたチップ接続用端子と、前記チップ接続用端子と
電気的に接続され、前記基板の第2主面に設けられる半
導体チップと、少なくとも前記基板の第2主面の一部を
覆う樹脂封止部とを具備し、前記チップ接続用端子、前
記スルーホール内部及び前記外部接続用端子の第1領域
には軟質金メッキが設けられ、前記外部接続用端子の第
2領域には硬質金メッキか設けられることを特徴とする
半導体装置を具備する。
Also, the first main surface, the second main surface and the first,
A substrate having a through hole provided so as to penetrate the second main surface, an external connection terminal provided on the first main surface of the substrate, and an electric connection with the external connection terminal via the through hole. A chip connection terminal provided on the second main surface of the substrate, and a semiconductor chip provided on the second main surface of the substrate and electrically connected to the chip connection terminal. A resin sealing portion that covers a part of a second main surface of the substrate, wherein the first region of the chip connection terminal, the inside of the through hole and the external connection terminal is provided with soft gold plating, The semiconductor device is characterized in that hard gold plating is provided in the second region of the external connection terminal.

【0021】さらに、窪みを有するカード型支持体と、
第1主面、第2主面及び前記第1、第2主面を貫通する
ように設けられたスールーホールを有する基板と、前記
基板の第1主面上に設けられた外部接続用端子と、前記
スルーホールを介して前記外部接続用端子と電気的に接
続され、前記基板の第2主面上に設けられたチップ接続
用端子と、前記チップ接続用端子と電気的に接続され、
前記基板の第2主面に設けられる半導体チップと、少な
くとも前記基板の第2主面の一部を覆う樹脂封止部とを
具備し、前記外部接続用端子、前記スルーホール内部及
び前記チップ接続用端子の第1領域には硬質金メッキが
設けられ、前記チップ接続用端子の第2領域には軟質金
メッキが設けられ、前記カード型支持体の窪みに前記基
板の前記樹脂封止部側か埋め込まれて取付けられている
ことを特徴とするカード型モジュールを具備する。
Further, a card type support having a depression,
A substrate having a first main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces, and an external connection terminal provided on the first main surface of the substrate. Electrically connected to the external connection terminal via the through hole, a chip connection terminal provided on a second main surface of the substrate, and electrically connected to the chip connection terminal,
A semiconductor chip provided on a second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for external connection, the inside of the through hole, and the chip connection Hard gold plating is provided on a first region of the terminal for chip connection, and soft gold plating is provided on a second region of the terminal for chip connection, and is embedded in the recess of the card-type support or on the resin sealing portion side of the substrate. And a card-type module characterized in that the card-type module is mounted.

【0022】また、窪みを有するカード型支持体と、第
1主面、第2主面及び前記第1、第2主面を貫通するよ
うに設けられたスールーホールを有する基板と、前記基
板の第1主面上に設けられた外部接続用端子と、前記ス
ルーホールを介して前記外部接続用端子と電気的に接続
され、前記基板の第2主面上に設けられたチップ接続用
端子と、前記チップ接続用端子と電気的に接続され、前
記基板の第2主面に設けられる半導体チップと、少なく
とも前記基板の第2主面の一部を覆う樹脂封止部とを具
備し、前記チップ接続用端子、前記スルーホール内部及
び前記外部接続用端子の第1領域には軟質金メッキが設
けられ、前記外部接続用端子の第2領域には硬質金メッ
キが設けられ、前記カード型支持体の窪みに前記基板の
前記樹脂封止部側が埋め込まれて取付けられていること
を特徴とするカード型モジュールを具備する。
Also, a card-shaped support having a depression, a substrate having a first main surface, a second main surface, and a through hole provided so as to penetrate the first and second main surfaces, An external connection terminal provided on the first main surface, and a chip connection terminal electrically connected to the external connection terminal via the through hole and provided on the second main surface of the substrate. A semiconductor chip electrically connected to the chip connection terminal and provided on a second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate; The first region of the chip connection terminal, the inside of the through-hole and the external connection terminal is provided with soft gold plating, and the second region of the external connection terminal is provided with hard gold plating. The resin sealing portion side of the substrate in the recess It mounted embedded in comprising a card-type module according to claim.

【0023】さらに、窪みを有するカード型支持体と、
第1主面、第2主面及び前記第1、第2主面を貫通する
ように設けられたスールーホールを有する基板と、前記
基板の第1主面上に設けられた外部接続用端子と、前記
スルーホールを介して前記外部接続用端子と電気的に接
続され、前記基板の第2主面上に設けられたチップ接続
用端子と、前記チップ接続用端子と電気的に接続され、
前記基板の第2主面に設けられる半導体チップと、少な
くとも前記基板の第2主面の一部を覆う樹脂封止部とを
具備し、前記外部接続用端子、前記スルーホール内部及
び前記チップ接続用端子の第1領域には硬質金メッキが
設けられ、前記チップ接続用端子の第2領域には軟質金
メッキが設けられ、前記カード型支持体の窪みに前記基
板の前記樹脂封止部側が埋め込まれて取付けられている
ことを有するカード型モジュールと、前記カード型モジ
ュールの外部接続用端子と接続される第1のコネクタ
と、機器と接続される第2のコネクタと、前記第1、第
2のコネクタと接続されるインターフェース制御回路と
を有する主要部とを具備することを特徴とする情報記憶
装置を具備する。
Further, a card-shaped support having a depression,
A substrate having a first main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces, and an external connection terminal provided on the first main surface of the substrate. Electrically connected to the external connection terminal via the through hole, a chip connection terminal provided on a second main surface of the substrate, and electrically connected to the chip connection terminal,
A semiconductor chip provided on a second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for external connection, the inside of the through hole, and the chip connection Hard gold plating is provided in a first region of the terminal for chip connection, soft gold plating is provided in a second region of the terminal for chip connection, and the resin sealing portion side of the substrate is embedded in a recess of the card-type support. A card-type module that is attached to the card-type module, a first connector connected to an external connection terminal of the card-type module, a second connector connected to a device, the first and second connectors. A main part having an interface control circuit connected to the connector; and an information storage device.

【0024】また、窪みを有するカード型支持体と、第
1主面、第2主面及び前記第1、第2主面を貫通するよ
うに設けられたスールーホールを有する基板と、前記基
板の第1主面上に設けられた外部接続用端子と、前記ス
ルーホールを介して前記外部接続用端子と電気的に接続
され、前記基板の第2主面上に設けられたチップ接続用
端子と、前記チップ接続用端子と電気的に接続され、前
記基板の第2主面に設けられる半導体チップと、少なく
とも前記基板の第2主面の一部を覆う樹脂封止部とを具
備し、前記チップ接続用端子、前記スルーホール内部及
び前記外部接続用端子の第1領域には軟質金メッキが設
けられ、前記外部接続用端子の第2領域には硬質金メッ
キが設けられ、前記カード型支持体の窪みに前記基板の
前記樹脂部側が埋め込まれて取付けられていることを有
するカード型モジュールと、前記カード型モジュールの
外部接続用端子と接続される第1のコネクタと、機器と
接続される第2のコネクタと、前記第1、第2のコネク
タと接続されるインターフェース制御回路とを有する主
要部とを具備することを特徴とする情報記憶装置を具備
する。
Also, a card-shaped support having a depression, a substrate having a first main surface, a second main surface, and a through hole provided so as to penetrate the first and second main surfaces, An external connection terminal provided on the first main surface, and a chip connection terminal electrically connected to the external connection terminal via the through hole and provided on the second main surface of the substrate. A semiconductor chip electrically connected to the chip connection terminal and provided on a second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate; The first region of the chip connection terminal, the inside of the through-hole and the external connection terminal is provided with soft gold plating, and the second region of the external connection terminal is provided with hard gold plating. The resin part side of the substrate is embedded in the recess. A card-type module that is inserted and attached; a first connector connected to an external connection terminal of the card-type module; a second connector connected to a device; And a main part having an interface control circuit connected to the second connector.

【0025】[0025]

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。図1は、本発明の半導体装置用
基板を示す。また、図6は、本発明の半導体装置用基板
の製造工程を示す。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a semiconductor device substrate of the present invention. FIG. 6 shows a manufacturing process of the semiconductor device substrate of the present invention.

【0026】まず、例えば厚さが18μmの銅箔24を
樹脂製の基板1の両面に接着剤で貼り付ける。図6
(a)は、この段階における基板の断面を示す。次に、
ドリルで基板に穴を開け、スルーホール4を形成する。
図6(b)は、この段階における基板の断面を示す。そ
の後、基板全体を銅メッキする。銅メッキの膜厚は例え
ば10μm〜15μmとする。図6(c)は、この段階
における基板の断面を示す。その結果、スルーホール内
4と基板1の両面は銅メッキ25され、基板の両面は電
気的に接続される。さらに、基板の銅25上にフォトレ
ジスト型の例えばドライフィルムを貼り付け、露光、パ
ターニング及び銅エッチングを順次行い、銅の配線パタ
ーンを形成する。図6(d)は、この段階における基板
の断面を示す。
First, for example, a copper foil 24 having a thickness of 18 μm is attached to both surfaces of the resin substrate 1 with an adhesive. FIG.
(A) shows a cross section of the substrate at this stage. next,
A hole is made in the substrate with a drill to form a through hole 4.
FIG. 6B shows a cross section of the substrate at this stage. Thereafter, the entire substrate is plated with copper. The thickness of the copper plating is, for example, 10 μm to 15 μm. FIG. 6C shows a cross section of the substrate at this stage. As a result, the inside 4 of the through hole and both surfaces of the substrate 1 are plated with copper 25, and both surfaces of the substrate are electrically connected. Further, a photoresist type dry film, for example, is attached on the copper 25 of the substrate, and exposure, patterning and copper etching are sequentially performed to form a copper wiring pattern. FIG. 6D shows a cross section of the substrate at this stage.

【0027】次に、基板のチップ実装面上の配線の一部
をマスクする。この際、チップ接続用端子はマスクさ
れ、スルーホール4はマスクされないようにする。ま
た、マスクは、所定の形状に加工されたテープを基板に
貼付するか、あるいはドライフィルムをチップ実装面全
体に塗布し、リソグラフィ技術を用いてパターニングす
ることにより形成される。続いて、光沢ニッケルメッキ
(図示せず)と硬質金メッキを順次行い、配線パターン
に硬質金メッキ3を施す。図6(e)は、この段階にお
ける基板の断面を示す。この際、スルーホール部4の上
下の穴はともにマスクにより塞がれていることはないの
で、メッキ液はスルーホール部4をよく流れる。その結
果、スルーホール4内の銅のすべてとチップ実装面でマ
スクされていない部分の配線パターンと外部接続用端子
面のすべての配線に硬質金メッキ3が施される。
Next, a part of the wiring on the chip mounting surface of the substrate is masked. At this time, the chip connection terminals are masked, and the through holes 4 are not masked. Further, the mask is formed by affixing a tape processed into a predetermined shape to the substrate, or by applying a dry film to the entire chip mounting surface and patterning the mask using a lithography technique. Subsequently, bright nickel plating (not shown) and hard gold plating are sequentially performed, and hard gold plating 3 is applied to the wiring pattern. FIG. 6E shows a cross section of the substrate at this stage. At this time, since the upper and lower holes of the through-hole portion 4 are not both closed by the mask, the plating solution flows well through the through-hole portion 4. As a result, the hard gold plating 3 is applied to all of the copper in the through hole 4, the wiring pattern of the portion not masked on the chip mounting surface, and all the wiring of the external connection terminal surface.

【0028】次に、前述のマスクを除去した後、硬質金
メッキを行った部分3に前述の方法でマスクをする。続
いて、無光沢ニッケルメッキ(図示せず)と軟質金メッ
キを順次行い、マスクで覆われていない部分に軟質金メ
ッキ2を施す。その後、このマスクを除去する。その結
果、半導体チップ実装面上のチップ接続用端子とその周
辺部の配線に軟質金メッキ2が施される。図6(f)
は、この段階における基板の断面を示す。
Next, after removing the above-mentioned mask, a mask is applied to the hard gold-plated portion 3 by the above-described method. Subsequently, matte nickel plating (not shown) and soft gold plating are sequentially performed, and soft gold plating 2 is applied to portions not covered by the mask. After that, the mask is removed. As a result, the soft gold plating 2 is applied to the chip connection terminals on the semiconductor chip mounting surface and the wiring around the terminals. FIG. 6 (f)
Shows the cross section of the substrate at this stage.

【0029】このように、本実施例では、スルーホール
4内の銅の全体が硬質金メッキされ、軟質金メッキと硬
質金メッキとの境界部5はスルーホール4の外部、すな
わちスルーホール4とチップ接続用端子間にある。な
お、図1において、簡略化のため、基板上に軟質金メッ
キされた配線とチップ接続用端子及び硬質金メッキされ
た配線と外部接続用端子のみを示している。後述する図
2及び図3についても同様である。
As described above, in the present embodiment, the entire copper in the through-hole 4 is hard gold-plated, and the boundary 5 between the soft gold plating and the hard gold plating is outside the through-hole 4, that is, the through-hole 4 is connected to the chip. Between terminals. In FIG. 1, for simplicity, only the wiring and chip connection terminals, and the hard gold-plated wiring and external connection terminals, which are plated with soft gold on the substrate, are shown. The same applies to FIGS. 2 and 3 described later.

【0030】上述のメッキ順序は逆でも可能であり、ま
ずチップ実装面のチップ接続用端子及びその周辺に軟質
金メッキを施し、その後チップ実装面の軟質金メッキを
施さなかった部分とスルーホールと外部接続用端子面を
硬質金メッキしてもよい。
The above-described plating order can be reversed. First, soft gold plating is applied to the chip connection terminals on the chip mounting surface and the periphery thereof, and then the portions of the chip mounting surface where soft gold plating is not applied, the through holes, and the external connection. The terminal surface may be plated with hard gold.

【0031】図4は、本発明の半導体装置用基板の上面
図を示す。配線12は、チップ接続用端子11から延伸
し、スルーホール4を通って裏面上に設けられた外部接
続用端子に接続されている。13は、半導体チップが設
置される面を示し、14は、樹脂封止される境界線を示
す。また、15は、基板1上に半導体チップが設置さ
れ、樹脂封止された後に、その半導体モジュールを切り
出す切断線を示す。なお、16は、軟質金メッキと硬質
金メッキの境界線を表し、境界線16の内部の配線には
軟質金メッキが施され、境界線16の外部の配線には硬
質金メッキが施されている。
FIG. 4 is a top view of the semiconductor device substrate of the present invention. The wiring 12 extends from the chip connection terminal 11, passes through the through hole 4, and is connected to an external connection terminal provided on the back surface. Reference numeral 13 denotes a surface on which the semiconductor chip is placed, and reference numeral 14 denotes a boundary line to be sealed with resin. Reference numeral 15 denotes a cutting line for cutting out the semiconductor module after the semiconductor chip is mounted on the substrate 1 and sealed with a resin. Reference numeral 16 denotes a boundary between soft gold plating and hard gold plating. Wiring inside the boundary 16 is soft gold-plated, and wiring outside the boundary 16 is hard gold-plated.

【0032】図2は、本発明の半導体パッケージを示
す。図1に示した本発明の基板上に半導体チップ6を接
着剤9を用いて接着し、半導体チップ6のボンディング
パッドと基板1のチップ接続用端子とを例えば金ワイヤ
7で接続し、半導体チップ実装面のみを樹脂8で封止す
る。その結果、半導体パッケージが形成される。ここで
樹脂の材質は例えばエポキシ樹脂であり、半導体チップ
には不揮発性半導体メモリが用いられ、例えばNAND
型フラッシュEEPROMが用いられる。また、金ワイ
ヤ7を用いずに図3に示すようにバンプ10を使用して
フリップチップ接続により半導体チップと基板のチップ
接続用端子とを接続してもよい。
FIG. 2 shows a semiconductor package according to the present invention. A semiconductor chip 6 is adhered to the substrate of the present invention shown in FIG. 1 using an adhesive 9, and bonding pads of the semiconductor chip 6 are connected to chip connection terminals of the substrate 1 by, for example, gold wires 7. Only the mounting surface is sealed with the resin 8. As a result, a semiconductor package is formed. Here, the material of the resin is, for example, epoxy resin, and a nonvolatile semiconductor memory is used for the semiconductor chip.
Type flash EEPROM is used. Alternatively, the semiconductor chip and the chip connection terminal of the substrate may be connected by flip-chip connection using the bump 10 as shown in FIG. 3 without using the gold wire 7.

【0033】図2や図3に示した半導体パッケージは、
例えば図5に示すようなカード型モジュールに使用され
る。カード型モジュールに用いられるベースカード18
は、樹脂で形成され、例えば、縦、横、及び厚さが37
mm×45mm×0.76mmであり、凹部18aが設
けられている。半導体パッケージ17は、その外部接続
用端子3面とベースカード18の表面とがほぼ面一とな
るように、半導体パッケージ17の樹脂封止面をベース
カード18の凹部18aに向けて埋設され、接着され
る。
The semiconductor package shown in FIG. 2 and FIG.
For example, it is used for a card type module as shown in FIG. Base card 18 used for card type module
Is formed of resin and has, for example, a height, width, and thickness of 37.
mm × 45 mm × 0.76 mm, and a recess 18 a is provided. The semiconductor package 17 is embedded with the resin sealing surface of the semiconductor package 17 facing the recess 18a of the base card 18 so that the external connection terminals 3 and the surface of the base card 18 are substantially flush with each other. Is done.

【0034】図5に示したカード型モジュールは、IC
メモリカード等に使用される。図7は、このカード型モ
ジュールをパソコンのPCMCIAカードスロット等に
装着するためのアダプタカードを示す。アダプタカード
20は、カード型の外形を有している。このアダプタカ
ード20は、カード型モジュール19を装着するための
挿入口20aを有し、パソコンのPCMCIAカードス
ロットに標準的に装着できるコネクタ23を備えてい
る。アダプタカード20の内部には、カード型モジュー
ル19の外部接続用端子3と接触するコネクタ22と、
カード型モジュールとパソコン等の機器と間のインター
フェース機能を有するインターフェース回路21が設け
られている。
The card type module shown in FIG.
Used for memory cards and the like. FIG. 7 shows an adapter card for mounting the card type module in a PCMCIA card slot or the like of a personal computer. The adapter card 20 has a card-shaped outer shape. The adapter card 20 has an insertion slot 20a for mounting the card type module 19, and has a connector 23 that can be mounted in a PCMCIA card slot of a personal computer as standard. Inside the adapter card 20, a connector 22 that contacts the external connection terminal 3 of the card type module 19;
An interface circuit 21 having an interface function between a card type module and a device such as a personal computer is provided.

【0035】また、図示していないが、アダプタはPC
MCIAカードスロットに装着するようなカード型でな
くてもよく、パソコンあるいはカメラ等の本体にカード
型モジュールの外部接続用端子3と接触するコネクタ2
2とインターフェース回路21等が具備されていてもよ
い。
Although not shown, the adapter is a PC
The card 2 does not have to be a card type that can be inserted into the MCIA card slot, and a connector 2 that contacts the external connection terminal 3 of the card type module on the body of a personal computer or a camera.
2 and an interface circuit 21 and the like.

【0036】また、アダプタカード20の内部には、電
気信号によってカード型モジュールを制御させる駆動回
路等が設けられていてもよい。なお、上述の説明におい
て、基板は樹脂製であったが、タブテープでもよい。
A drive circuit or the like for controlling the card type module by an electric signal may be provided inside the adapter card 20. In the above description, the substrate is made of resin, but may be a tab tape.

【0037】また、上述の説明では、スルーホール内部
及び基板の表面及び裏面のスルーホール周辺部は硬質金
メッキされていたが、それに限られるものではなく軟質
金メッキされていてもよい。
In the above description, the inside of the through-hole and the periphery of the through-hole on the front and back surfaces of the substrate are hard gold-plated. However, the present invention is not limited to this, and soft gold plating may be used.

【0038】[0038]

【発明の効果】以上、説明したように、本発明の基板で
は、基板の選択メッキの際にスルーホール部がふさがれ
ていないので、メッキ液がスルーホール部を流れやすく
なり、スルーホールの表面は確実にメッキされ、また、
メッキの境界部がスルーホール部にはなくなる。その結
果、スルーホール部において電池作用や腐食作用が生じ
ることがなくなり、スルーホールの信頼性が向上する。
As described above, in the substrate of the present invention, since the through-hole portion is not blocked at the time of selective plating of the substrate, the plating solution can easily flow through the through-hole portion, and the surface of the through-hole can be easily removed. Is securely plated, and
The plating boundary disappears in the through hole. As a result, no battery action or corrosion action occurs in the through-hole portion, and the reliability of the through-hole is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の基板の断面図。FIG. 1 is a sectional view of a substrate of the present invention.

【図2】本発明の半導体装置の断面図。FIG. 2 is a cross-sectional view of a semiconductor device of the present invention.

【図3】本発明の半導体装置の断面図。FIG. 3 is a cross-sectional view of a semiconductor device of the present invention.

【図4】本発明の基板の上面図。FIG. 4 is a top view of the substrate of the present invention.

【図5】本発明のカード型モジュールの斜視図。FIG. 5 is a perspective view of a card type module of the present invention.

【図6】本発明の基板の製造工程を示す図。FIG. 6 is a view showing a manufacturing process of the substrate of the present invention.

【図7】本発明のアダプタカードを示す斜視図。FIG. 7 is a perspective view showing an adapter card of the present invention.

【図8】従来の基板の断面図。FIG. 8 is a cross-sectional view of a conventional substrate.

【図9】従来の半導体装置の断面図。FIG. 9 is a cross-sectional view of a conventional semiconductor device.

【図10】従来の半導体装置の斜視図。FIG. 10 is a perspective view of a conventional semiconductor device.

【図11】従来の基板の製造工程を示す図。FIG. 11 is a view showing a conventional substrate manufacturing process.

【符号の説明】 1…基板、 2…軟質金メッキされた配線とチップ接続用端子、 3…硬質金メッキされた配線と外部接続用端子、 4…スルーホール、 5…メッキ境界部、 6…半導体チップ、 7…金ワイヤ、 8…樹脂、 9…接着剤。[Description of Signs] 1 ... Substrate 2 ... Soft gold-plated wiring and terminal for chip connection 3 ... Hard gold-plated wiring and external connection terminal 4 ... Through hole 5 ... Plating boundary 6 ... Semiconductor chip , 7 ... gold wire, 8 ... resin, 9 ... adhesive.

Claims (26)

【特許請求の範囲】[Claims] 【請求項1】 第1主面、第2主面及び前記第1、第2
主面を貫通するように設けられたスルーホールを有する
基板と、前記基板の第1主面上に設けられた外部接続用
端子と、前記スルーホールを介して前記外部接続用端子
と電気的に接続され、前記基板の第2主面上に設けられ
たチップ接続用端子とを具備し、前記外部接続用端子、
前記スルーホール内部及び前記チップ接続用端子の第1
領域には硬質金メッキが設けられ、前記チップ接続用端
子の第2領域には軟質金メッキが設けられることを特徴
とする半導体装置用基板。
A first main surface, a second main surface, and the first and second main surfaces;
A substrate having a through-hole provided to penetrate the main surface, an external connection terminal provided on the first main surface of the substrate, and electrically connecting to the external connection terminal via the through-hole. A chip connection terminal provided on a second main surface of the substrate, and the external connection terminal;
The first of the inside of the through hole and the chip connection terminal
A semiconductor device substrate, wherein hard gold plating is provided in a region, and soft gold plating is provided in a second region of the chip connection terminal.
【請求項2】 前記外部接続用端子は平坦な領域を有す
ることを特徴とする特許請求の範囲第1項記載の半導体
装置用基板。
2. The semiconductor device substrate according to claim 1, wherein said external connection terminal has a flat region.
【請求項3】 前記チップ接続用端子は平坦な領域を有
することを特徴とする特許請求の範囲第1項記載の半導
体装置用基板。
3. The semiconductor device substrate according to claim 1, wherein said chip connection terminal has a flat region.
【請求項4】 前記チップ接続用端子は前記基板の周辺
に配置されることを特徴とする特許請求の範囲第1項記
載の半導体装置用基板。
4. The semiconductor device substrate according to claim 1, wherein said chip connection terminals are arranged around said substrate.
【請求項5】 第1主面、第2主面及び前記第1、第2
主面を貫通するように設けられたスールーホールを有す
る基板と、前記基板の第1主面上に設けられた外部接続
用端子と、前記スルーホールを介して前記外部接続用端
子と電気的に接続され、前記基板の第2主面上に設けら
れたチップ接続用端子とを具備し、前記チップ接続用端
子、前記スルーホール内部及び前記外部接続用端子の第
1領域には軟質金メッキが設けられ、前記外部接続用端
子の第2領域には硬質金メッキが設けられることを特徴
とする半導体装置用基板。
5. A first main surface, a second main surface and the first and second main surfaces.
A substrate having a through hole provided to penetrate the main surface, an external connection terminal provided on the first main surface of the substrate, and electrically connected to the external connection terminal via the through hole. And a chip connection terminal provided on a second main surface of the substrate, and soft gold plating is provided on a first region of the chip connection terminal, the inside of the through hole and the external connection terminal. And a second region of the external connection terminal is provided with hard gold plating.
【請求項6】 前記外部接続用端子は平坦な領域を有す
ることを特徴とする特許請求の範囲第5項記載の半導体
装置用基板。
6. The semiconductor device substrate according to claim 5, wherein said external connection terminal has a flat region.
【請求項7】 前記チップ接続用端子は平坦な領域を有
することを特徴とする特許請求の範囲第5項記載の半導
体装置用基板。
7. The semiconductor device substrate according to claim 5, wherein said chip connection terminal has a flat region.
【請求項8】 前記チップ接続用端子は前記基板の周辺
に配置されることを特徴とする特許請求の範囲第5項記
載の半導体装置用基板。
8. The substrate for a semiconductor device according to claim 5, wherein said chip connection terminals are arranged around said substrate.
【請求項9】 基板の第1、第2主面上及び前記第1、
第2主面を貫通するように設けられたスルーホール内部
にフォトリソグラフィ技術とエッチング技術を用いて銅
メッキの配線パターンを形成する工程と、前記スルーホ
ールを覆うことなしに、前記第1主面上の配線パターン
を覆うようにして前記基板の第1主面上に第1のマスク
を形成する工程と、前記第1のマスクで覆われていない
配線パターン上及び前記スルーホール内部の配線パター
ン上にニッケル及び硬質金を順次メッキする工程と、前
記第1のマスクを除去する工程と、前記硬質金メッキさ
れた配線パターンを覆うように第2のマスクを形成する
工程と、前記第2のマスクで覆われていない配線パター
ン上にニッケル及び軟質金を順次メッキする工程と、第
2のマスクを除去する工程とを具備することを特徴とす
る半導体装置用基板の製造方法。
9. The method according to claim 1, further comprising the steps of:
Forming a copper-plated wiring pattern using a photolithography technique and an etching technique inside a through-hole provided to penetrate the second main face; and forming the first main face without covering the through-hole. Forming a first mask on the first main surface of the substrate so as to cover the upper wiring pattern, and on a wiring pattern not covered by the first mask and on a wiring pattern inside the through hole; A step of sequentially plating nickel and hard gold, a step of removing the first mask, a step of forming a second mask so as to cover the wiring pattern plated with the hard gold, and a step of: A substrate for a semiconductor device, comprising: a step of sequentially plating nickel and soft gold on an uncovered wiring pattern; and a step of removing a second mask. The method of production.
【請求項10】 前記硬質金により覆われた配線パター
ンは外部接続用端子として機能することを特徴とする特
許請求の範囲第9項記載の半導体装置用基板の製造方
法。
10. The method according to claim 9, wherein the wiring pattern covered with the hard gold functions as an external connection terminal.
【請求項11】 基板の第1、第2主面上及び前記第
1、第2主面を貫通するように設けられたスルーホール
内部にフォトリソグラフィ技術とエッチング技術を用い
て銅メッキの配線パターンを形成する工程と、前記第1
主面上の配線パターン上及び前記スルーホール上を覆う
ようにして前記基板の第1主面上に第1のマスクを形成
する工程と、前記第1のマスクで覆われていない配線パ
ターン上にニッケル及び軟質金を順次メッキする工程
と、前記第1のマスクを除去する工程と、前記軟質金メ
ッキされた配線パターンを覆うように第2のマスクを形
成する工程と、前記第2のマスクで覆われていない配線
パターン上及び前記スルーホール内部にニッケル及び硬
質金を順次メッキする工程と、第2のマスクを除去する
工程とを具備することを特徴とする半導体装置用基板の
製造方法。
11. A copper-plated wiring pattern on a first and second main surface of a substrate and in a through hole provided so as to penetrate the first and second main surfaces using a photolithography technique and an etching technique. Forming the first, and the first
Forming a first mask on the first main surface of the substrate so as to cover the wiring pattern on the main surface and the through hole; and forming a first mask on the wiring pattern not covered with the first mask. A step of sequentially plating nickel and soft gold, a step of removing the first mask, a step of forming a second mask so as to cover the wiring pattern plated with soft gold, and a step of covering with the second mask. A method for manufacturing a substrate for a semiconductor device, comprising: a step of sequentially plating nickel and hard gold on an unexposed wiring pattern and the inside of the through hole; and a step of removing a second mask.
【請求項12】 前記硬質金により覆われた配線パター
ンは外部接続用端子として機能することを特徴とする特
許請求の範囲第11項記載の半導体装置用基板の製造方
法。
12. The method for manufacturing a semiconductor device substrate according to claim 11, wherein the wiring pattern covered with the hard gold functions as an external connection terminal.
【請求項13】 基板の第1主面から第2主面へ貫通す
るスルーホールを有する基板上の、少なくとも前記基板
の第1主面のスルーホール周辺、前記基板の第2主面の
スルーホール周辺及び前記スルーホール内部に硬質金メ
ッキを形成する工程と、少なくとも前記硬質金メッキに
覆われてない前記基板の第1主面上に軟質金メッキを形
成する工程とを具備することを特徴とする半導体装置用
基板の製造方法。
13. On a substrate having a through hole penetrating from the first main surface of the substrate to the second main surface, at least the periphery of the through hole of the first main surface of the substrate, and the through hole of the second main surface of the substrate. A semiconductor device comprising: a step of forming hard gold plating on the periphery and inside of the through hole; and a step of forming soft gold plating on at least a first main surface of the substrate that is not covered with the hard gold plating. Method of manufacturing substrates.
【請求項14】前記硬質金により覆われた配線パターン
は外部接続用端子として機能することを特徴とする特許
請求の範囲第13項記載の半導体装置用基板の製造方
法。
14. The method according to claim 13, wherein the wiring pattern covered with the hard gold functions as an external connection terminal.
【請求項15】 基板の第1主面から第2主面へ貫通す
るスルーホールを有する基板上の、少なくとも前記基板
の第1主面のスルーホール周辺、前記基板の第2主面の
スルーホール周辺及び前記スルーホール内部に軟質金メ
ッキを形成する工程と、少なくとも前記軟質金メッキに
覆われてない前記基板の第1主面上に硬質金メッキを形
成する工程とを具備することを特徴とする半導体装置用
基板の製造方法。
15. A substrate having a through hole penetrating from the first main surface of the substrate to the second main surface, at least around the through hole of the first main surface of the substrate, and the through hole of the second main surface of the substrate. A semiconductor device comprising: a step of forming soft gold plating on the periphery and inside the through hole; and a step of forming hard gold plating on at least a first main surface of the substrate that is not covered with the soft gold plating. Method of manufacturing substrates.
【請求項16】 前記硬質金により覆われた配線パター
ンは外部接続用端子として機能することを特徴とする特
許請求の範囲第15項記載の半導体装置用基板の製造方
法。
16. The method for manufacturing a semiconductor device substrate according to claim 15, wherein the wiring pattern covered with the hard gold functions as an external connection terminal.
【請求項17】 第1主面、第2主面及び前記第1、第
2主面を貫通するように設けられたスールーホールを有
する基板と、前記基板の第1主面上に設けられた外部接
続用端子と、前記スルーホールを介して前記外部接続用
端子と電気的に接続され、前記基板の第2主面上に設け
られたチップ接続用端子と、前記チップ接続用端子と電
気的に接続され、前記基板の第2主面に設けられる半導
体チップと、少なくとも前記基板の第2主面の一部を覆
う樹脂封止部とを具備し、前記外部接続用端子、前記ス
ルーホール内部及び前記チップ接続用端子の第1領域に
は硬質金メッキか設けられ、前記チップ接続用端子の第
2領域には軟質金メッキが設けられることを特徴とする
半導体装置。
17. A substrate having a first principal surface, a second principal surface, and a through hole provided to penetrate the first and second principal surfaces, and a substrate provided on the first principal surface of the substrate. An external connection terminal, a chip connection terminal electrically connected to the external connection terminal via the through hole, and a chip connection terminal provided on a second main surface of the substrate; A semiconductor chip provided on the second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for external connection and the inside of the through hole are provided. And a first region of the chip connection terminal is provided with hard gold plating, and a second region of the chip connection terminal is provided with soft gold plating.
【請求項18】 前記チップ接続用端子と前記半導体チ
ップはワイヤにより接続されることを特徴とする特許請
求の範囲第17項記載の半導体装置。
18. The semiconductor device according to claim 17, wherein said chip connection terminal and said semiconductor chip are connected by a wire.
【請求項19】 前記チップ接続用端子と前記半導体チ
ップはフリップチップ接続により接続されることを特徴
とする特許請求の範囲第17項記載の半導体装置。
19. The semiconductor device according to claim 17, wherein said chip connection terminal and said semiconductor chip are connected by flip-chip connection.
【請求項20】 第1主面、第2主面及び前記第1、第
2主面を貫通するように設けけられたスルーホールを有
する基板と、前記基板の第1主面上に設けられた外部接
続用端子と、前記スルーホールを介して前記外部接続用
端子と電気的に接続され、前記基板の第2主面上に設け
られたチップ接続用端子と、前記チップ接続用端子と電
気的に接続され、前記基板の第2主面に設けられる半導
体チップと、少なくとも前記基板の策2主面の一部を覆
う樹脂封止部とを具備し、前記チップ接続用端子、前記
スルーホール内部及び前記外部接続用端子の第1領域に
は軟質金メッキが設けられ、前記外部接続用端子の第2
領域には硬質金メッキが設けられることを特徴とする半
導体装置。
20. A substrate having a first main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces, and a substrate provided on the first main surface of the substrate. An external connection terminal, a chip connection terminal electrically connected to the external connection terminal via the through hole, and a chip connection terminal provided on a second main surface of the substrate; A semiconductor chip provided on the second main surface of the substrate, and a resin sealing portion covering at least a part of the second main surface of the substrate, the chip connection terminal, the through hole Soft gold plating is provided on a first region of the internal connection terminal and the external connection terminal, and a second region of the external connection terminal is provided.
A semiconductor device, wherein hard gold plating is provided in an area.
【請求項21】 前記チップ接続用端子と前記半導体チ
ップはワイヤにより接続されることを特徴とする特許請
求の範囲第20項記載の半導体装置。
21. The semiconductor device according to claim 20, wherein said chip connection terminal and said semiconductor chip are connected by a wire.
【請求項22】 前記チップ接続用端子と前記半導体チ
ップはフリップチップ接続により接続されることを特徴
とする特許請求の範囲第20項記載の半導体装置。
22. The semiconductor device according to claim 20, wherein said chip connection terminal and said semiconductor chip are connected by flip-chip connection.
【請求項23】 窪みを有するカード型支持体と、第1
主面、第2主面及び前記第1、第2主面を貫通するよう
に設けられたスルーホールを有する基板と、前記基板の
第1主面上に設けられた外部接続用端子と、前記スルー
ホールを介して前記外部接続用端子と電気的に接続さ
れ、前記基板の第2主面上に設けられたチップ接続用端
子と、前記チップ接続用端子と電気的に接続され、前記
基板の第2主面に設けられる半導体チップと、少なくと
も前記基板の第2主面の一部を覆う樹脂封止部とを具備
し、前記外部接続用端子、前記スルーホール内部及び前
記チップ接続用端子の第1領域には硬質金メッキか設け
られ、前記チップ接続用端子の第2領域には軟質金メッ
キが設けられ、前記カード型支持体の窪みに前記基板の
前記樹脂封止部側が埋め込まれて取付けられていること
を特徴とするカード型モジュール。
23. A card-shaped support having a depression, and a first
A substrate having a main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces; an external connection terminal provided on a first main surface of the substrate; A chip connection terminal provided on a second main surface of the substrate, electrically connected to the external connection terminal via a through hole, and electrically connected to the chip connection terminal; A semiconductor chip provided on a second main surface, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for external connection, the inside of the through hole, and the terminal for chip connection are provided. The first region is provided with hard gold plating, the second region of the chip connection terminal is provided with soft gold plating, and the resin sealing portion side of the substrate is embedded and mounted in a recess of the card type support. Card characterized by having Module.
【請求項24】 窪みを有するカード型支持体と、第1
主面、第2主面及び前記第1、第2主面を貫通するよう
に設けられたスルーホールを有する基板と、前記基板の
第1主面上に設けられた外部接続用端子と、前記スルー
ホールを介して前記外部接続用端子と電気的に接続さ
れ、前記基板の第2主面上に設けられたチップ接続用端
子と、前記チップ接続用端子と電気的に接続され、前記
基板の第2主面に設けられる半導体チップと、少なくと
も前記基板の第2主面の一部を覆う樹脂封止部とを具備
し、前記チップ接続用端子、前記スルーホール内部及び
前記外部接続用端子の第1領域には軟質金メッキが設け
られ、前記外部接続用端子の第2領域には硬質金メッキ
が設けられ、前記カード型支持体の窪みに前記基板の前
記樹脂封止部側が埋め込まれて取付けられていることを
特徴とするカード型モジュール。
24. A card-shaped support having a depression, and a first
A substrate having a main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces; an external connection terminal provided on a first main surface of the substrate; A chip connection terminal provided on a second main surface of the substrate, electrically connected to the external connection terminal via a through hole, and electrically connected to the chip connection terminal; A semiconductor chip provided on a second main surface, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for chip connection, the inside of the through hole and the terminal for external connection are provided. The first area is provided with soft gold plating, the second area of the external connection terminal is provided with hard gold plating, and the resin sealing portion side of the substrate is embedded and mounted in a recess of the card type support. Card type characterized by being Jules.
【請求項25】 窪みを有するカード型支持体と、第1
主面、第2主面及び前記第1、第2主面を貫通するよう
に設けられたスルーホールを有する基板と、前記基板の
第1主面上に設けられた外部接続用端子と、前記スルー
ホールを介して前記外部接続用端子と電気的に接続さ
れ、前記基板の第2主面上に設けられたチップ接続用端
子と、前記チップ接続用端子と電気的に接続され、前記
基板の第2主面に設けられる半導体チップと、少なくと
も前記基板の第2主面の一部を覆う樹脂封止部とを具備
し、前記外部接続用端子、前記スルーホール内部及び前
記チップ接続用端子の第1領域には硬質金メッキか設け
られ、前記チップ接続用端子の第2領域には軟質金メッ
キが設けられ、前記カード型支持体の窪みに前記基板の
前記樹脂封止部側か埋め込まれて取付けられていること
を有するカード型モジュールと、前記カード型モジュー
ルの外部接続用端子と接続される第1のコネクタと、機
器と接続される第2のコネクタと、前記第1、第2のコ
ネクタと接続されるインターフェース制御回路とを有す
る主要部とを具備することを特徴とする情報記憶装置。
25. A card-shaped support having a depression, the first support comprising:
A substrate having a main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces; an external connection terminal provided on a first main surface of the substrate; A chip connection terminal provided on a second main surface of the substrate, electrically connected to the external connection terminal via a through hole, and electrically connected to the chip connection terminal; A semiconductor chip provided on a second main surface, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for external connection, the inside of the through hole, and the terminal for chip connection are provided. The first area is provided with hard gold plating, and the second area of the chip connection terminal is provided with soft gold plating, and is mounted in the recess of the card type support by being embedded in the resin sealing portion side of the substrate. Card type Module, a first connector connected to an external connection terminal of the card type module, a second connector connected to a device, and an interface control circuit connected to the first and second connectors. An information storage device, comprising:
【請求項26】 窪みを有するカード型支持体と、第1
主面、第2主面及び前記第1、第2主面を貫通するよう
に設けられたスールーホールを有する基板と、前記基板
の第1主面上に設けられた外部接続用端子と、前記スル
ーホールを介して前記外部接続用端子と電気的に接続さ
れ、前記基板の第2主面上に設けられたチップ接続用端
子と、前記チップ接続用端子と電気的に接続され、前記
基板の第2主面に設けられる半導体チップと、少なくと
も前記基板の第2主面の一部を覆う樹脂封止部とを具備
し、前記チップ接続用端子、前記スルーホール内部及び
前記外部接続用端子の第1領域には軟質金メッキが設け
られ、前記外部接続用端子の第2領域には硬質金メッキ
が設けられ、前記カード型支持体の窪みに前記基板の前
記樹脂封止部側が埋め込まれて取付けられていることを
有するカード型モジュールと、前記カード型モジュール
の外部接続用端子と接続される第1のコネクタと、機器
と接続される第2のコネクタと、前記第1、第2のコネ
クタと接続されるインターフェース制御回路とを有する
主要部とを具備することを特徴とする情報記憶装置。
26. A card-shaped support having a depression, the first support comprising:
A substrate having a main surface, a second main surface, and a through hole provided to penetrate the first and second main surfaces, an external connection terminal provided on the first main surface of the substrate, A chip connection terminal provided on a second main surface of the substrate, electrically connected to the external connection terminal via a through hole, and electrically connected to the chip connection terminal; A semiconductor chip provided on a second main surface, and a resin sealing portion covering at least a part of the second main surface of the substrate, wherein the terminal for chip connection, the inside of the through hole and the terminal for external connection are provided. The first area is provided with soft gold plating, the second area of the external connection terminal is provided with hard gold plating, and the resin sealing portion side of the substrate is embedded and mounted in a recess of the card type support. Card type Module, a first connector connected to an external connection terminal of the card type module, a second connector connected to a device, and an interface control circuit connected to the first and second connectors. An information storage device, comprising:
JP14006397A 1996-05-31 1997-05-29 Semiconductor device substrate and method of manufacturing the same, and semiconductor device, card type module, and information storage device Expired - Fee Related JP3351711B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14006397A JP3351711B2 (en) 1996-05-31 1997-05-29 Semiconductor device substrate and method of manufacturing the same, and semiconductor device, card type module, and information storage device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-138344 1996-05-31
JP13834496 1996-05-31
JP14006397A JP3351711B2 (en) 1996-05-31 1997-05-29 Semiconductor device substrate and method of manufacturing the same, and semiconductor device, card type module, and information storage device

Publications (2)

Publication Number Publication Date
JPH1056094A true JPH1056094A (en) 1998-02-24
JP3351711B2 JP3351711B2 (en) 2002-12-03

Family

ID=26471403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14006397A Expired - Fee Related JP3351711B2 (en) 1996-05-31 1997-05-29 Semiconductor device substrate and method of manufacturing the same, and semiconductor device, card type module, and information storage device

Country Status (1)

Country Link
JP (1) JP3351711B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001234361A (en) * 2000-02-24 2001-08-31 Ibiden Co Ltd Highly corrosion resistant nickel-gold plating
JP2002124744A (en) * 2000-10-12 2002-04-26 Eastern Co Ltd Circuit board
KR20160137333A (en) * 2015-05-21 2016-11-30 장성은 PCB for portable solar cell panel and manufacturing method for the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001234361A (en) * 2000-02-24 2001-08-31 Ibiden Co Ltd Highly corrosion resistant nickel-gold plating
JP4490542B2 (en) * 2000-02-24 2010-06-30 イビデン株式会社 IC card with terminals
JP2002124744A (en) * 2000-10-12 2002-04-26 Eastern Co Ltd Circuit board
KR20160137333A (en) * 2015-05-21 2016-11-30 장성은 PCB for portable solar cell panel and manufacturing method for the same

Also Published As

Publication number Publication date
JP3351711B2 (en) 2002-12-03

Similar Documents

Publication Publication Date Title
KR100280170B1 (en) Substrate for semiconductor device and manufacturing method thereof, semiconductor device, card type module and information storage device
KR100447313B1 (en) Semiconductor device and process for manufacturing the same
KR940003375B1 (en) Semiconductor device and method of the same
US10043726B2 (en) Embedded component substrate with a metal core layer having an open cavity and pad electrodes at the bottom of the cavity
US7061124B2 (en) Solder masks including dams for at least partially surrounding terminals of a carrier substrate and recessed areas positioned adjacent to the dams, and carrier substrates including such solder masks
JP2007004775A (en) Semiconductor memory card
JP2008204462A (en) Semiconductor package, integrated circuit card having the semiconductor package and manufacturing method therefor
JPH03112688A (en) Ic card
JPH1092865A (en) Semiconductor device and its manufacture
JP3351711B2 (en) Semiconductor device substrate and method of manufacturing the same, and semiconductor device, card type module, and information storage device
KR20020065705A (en) Tape circuit substrate and manufacturing method thereof and semiconductor chip package using thereof
JP2004128356A (en) Semiconductor device
KR100195510B1 (en) Chip card
JP3976984B2 (en) Semiconductor device and manufacturing method thereof
JPH0262297A (en) Integrated circuit device and ic card using same
JPH0786340A (en) Connection of semiconductor element
JPH1041432A (en) Lead frame member and surface mount semiconductor device
JP2001267452A (en) Semiconductor device
JP3485736B2 (en) Semiconductor device and manufacturing method thereof
KR200160921Y1 (en) Ic card module
JPH1056122A (en) Surface mount semiconductor device, its manufacturing method and lead frame member used for the device
JPH11185001A (en) Ic module for ic card
KR960000220B1 (en) Cob type package and manufacture method
JP3449097B2 (en) Semiconductor device
JP2001319990A (en) Resin-sealed semiconductor device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070920

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080920

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080920

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090920

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090920

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100920

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110920

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110920

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120920

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120920

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130920

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees