JPH1055223A - スキャンパス回路 - Google Patents

Abstract

(57)【要約】 【課題】クロック制御方式の異なるフリップフロップを
混在させて形成されたスキャンパスにおいて、外部クロ
ック波形の一周期内ですべてを同期させて動作させ、外
部クロック周期の変化に応じて、当該周期内に他の制御
用パルスの幅をも変化させる回路の提供。 【解決手段】外部クロック波形の一周期の一部の時間を
計測する手段を備え、該計測時間に基づき前記外部クロ
ックとは異なる変化時刻で変化するクロックを生成する
クロック生成手段を有し、前記外部クロックの一周期の
間に、異なるクロック制御方式のフリップフロップの制
御に必要なクロック波形を生成し、クロック制御方式の
異なるフリップフロップを同時にシフト動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスキャンパス回路に
関し、１相動作、２相動作等クロック制御方式の異なる
フリップフロップが混在するスキャンパス回路に関す
る。

【０００２】

【従来の技術】従来のスキャンパス制御方式において
は、クロック制御方式が異なるフリップフロップが混在
する場合には、外部のクロックを分離していた。

【０００３】あるいは周波数の高いクロックを入力し、
ＬＳＩ内部でこれを分周する等して低い周波数のクロッ
クを生成することにより対応していた。

【０００４】または１つのクロックから固定波形のクロ
ックを生成し、制御していた。

【０００５】

【発明が解決しようとする課題】スキャンパス制御方式
において、外部クロックを分離するという方式は、外部
端子数が増加するという問題点を有している。

【０００６】また、高い周波数のクロックから、低い周
波数を生成する方式では、内部で必要とされる周波数以
上のクロックを外部で生成して入力する必要があり、テ
スター性能やシステムクロックの制約から生成不可能な
場合がある。あるいは、他のＬＳＩが低い周波数で同期
させられている場合に、他のＬＳＩと同期がとれないと
いう問題がある。

【０００７】図７に、この回路例を示す。図７におい
て、４０１は外部クロック、４０２はリセット信号であ
りスキャンテストと通常動作の切り替え信号も兼ねてい
る。４０３は分周器、４０４と４０５は１相同期型のス
キャンフリップフロップであり、４０６は２相スキャン
用のクロックパルス生成器である。４０７と４０８は２
相同期型のフリップフロップである。

【０００８】フリップフロップのブロックにおいて、Ｓ
Ｉはスキャン入力、Ｄはデータ入力、ＳＥＬはデータ入
力Ｄとスキャン入力ＳＩを選択するための選択信号入
力、Ｃはクロック入力を示している。また、２相同期型
フリップフロップにおいて、Ｃ１はデータ出力同期用ク
ロック、Ｃ２はデータ取り込み同期用クロックを示して
いる。ここでは、データ出力同期用クロックＣ１はノー
マル動作時のクロックを兼ねているものとする。

【０００９】４０９は分周器４０３の２分の１の分周の
出力であり、４１０はフリップフロップのデータ出力同
期用のクロック信号の出力であり、４１１はフリップフ
ロップのデータ取り込み同期用のクロック信号の出力で
ある。図７では、クロック以外の接続は省略している。

【００１０】これら２種のフリップフロップを同期させ
て制御することは、図７のように接続すれば可能であ
り、比較的容易に制御可能である。

【００１１】図８は、図７に示した回路方式においてフ
リップフロップの制御に使用される信号波形の例を示し
たものであり、図７の符号のタイミング波形を示してい
る。リセット信号４０２が“０”（＝Ｌｏｗレベル）の
間は、外部クロック４０１がそのままフリップフロップ
のクロックＣ、あるいはＣ１に入力される。

【００１２】リセット信号４０２が“１”（＝Ｈｉｇｈ
レベル）の間には、外部クロック４０１を分周し、この
分周出力４０９と外部クロック４０１とから、クロック
パルス生成器４０６でスキャンパス用の制御クロック４
１０、４１１を生成する。この場合は、実際に制御に必
要なクロックの２倍の周波数のクロックを外部から与え
なければならない。

【００１３】さらに、１つのクロック波形から固定波形
のクロックを生成する場合には、テスト時の周期やクロ
ックパルス幅を変更したくとも、回路完成後には、外部
から制御できないという問題点を有している。

【００１４】すなわち、不良の解析等において、内部の
クロックのパルスを延ばして、低速相当のテストが必要
な場合に、一定幅のパルスしか生成できない。あるい
は、ＬＳＩの他の部分の最大動作周波数に合わせてテス
トを行いたい場合にも、その周波数にまで上げられない
という問題を有している。

【００１５】この固定波形を生成する回路の例を図９に
示す。図９は、文献（IEEE Standard Test Access Port
and Boundary-scan ArchitectureのAppendix）に示さ
れる制御例を示したものであり、外部のクロックの周期
は、ＬＳＩ内部のフリップフロップのクロックと同じ周
波数として入力され、すなわち２倍の周波数のクロック
でなく、そのままの周波数で入力され、その外部クロッ
クラインはボード上で他のＬＳＩのクロックにも接続さ
れており、他のＬＳＩと同期をとって制御する関係から
変更できない場合に、２相のクロックを制御する例とし
て示されたものである。

【００１６】図９において、５０２はボードテスト時の
クロック（ＴＣＬＫ）入力端子で、５０１と５０３はＬ
ＳＩテスト時のクロック（ＬＳＳＤ＿Ｃ１、ＬＳＳＤ＿
Ｃ２）入力端子であり、５０５、５０６、５０９、５１
０はＡＮＤゲート、５０４はインバータ、５０７、５０
８は論理反転を伴う遅延素子であり、５１１と５１２は
クロック出力端子（Ｃ１、Ｃ２）である。５１１と５１
２のクロックは２相で制御するためのクロックであり、
制御に必要な、タイミングの異なる波形のクロックが出
力される。

【００１７】ボードテスト時には、クロック入力端子５
０１と５０３は値“１”に保持し、クロック入力端子５
０２からのクロックのみで制御可能とする。この場合、
クロック（ＴＣＬＫ）が値“０”から“１”に変化する
タイミングに同期して、クロック出力端子（Ｃ１）５１
１から遅延素子５０７の遅延に応じたパルスが出力さ
れ、クロック（ＴＣＬＫ）の値“１”から“０”に変化
するタイミングに同期して、クロック出力端子５１２か
ら遅延素子５０８の遅延に応じたパルスが出力される。
ただし、パルスの幅は、遅延素子の遅延で決定され、Ｌ
ＳＩ製造時に決定されその遅延を変更することは不可能
である。

【００１８】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、外部クロック波形
の一周期内ですべてを同期させて動作させ、外部クロッ
ク周期の変化に応じて、当該周期内に他の制御用パルス
の幅を変化させることができるスキャンパス回路を提供
することにある。

【００１９】

【課題を解決するための手段】前記目的を達成するた
め、本発明のスキャンパス回路は、クロック制御方式の
異なるフリップフロップが混在されてなるスキャンパス
において、外部クロック波形の一周期の一部の時間を計
測する手段を備え、該計測時間に基づき前記外部クロッ
クとは異なる変化時刻で変化するクロックを生成するク
ロック生成手段を有し、前記外部クロックの一周期の間
に、クロック制御方式の異なるフリップフロップの制御
に必要なクロックを生成し、これにより、クロック制御
方式の異なるフリップフロップを同時にシフト動作させ
る、ことを特徴とする。

【００２０】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、クロック制御方式の異なるフリップフロップ（図１
の１０８〜１１１、と１１５〜１１８）を混在させて形
成されたスキャンパスにおいて、外部クロック（図１の
１０５）の一周期の一部の時間を計測し、該計測時間に
基づき前記外部クロックとは異なる変化時刻で変化する
クロックを生成するクロック生成手段（図１の１１４）
を有し、外部クロックの一周期の間に、異なるクロック
制御方式のフリップフロップの制御に必要なクロック波
形を生成し、これにより、クロック制御方式の異なるフ
リップフロップを同時にシフト動作させる、ようにした
ものである。

【００２１】また、本発明の実施の形態においては、ス
キャンパスが１相動作フリップフロップ（図１の１０８
〜１１１）と２相動作フリップフロップ（図１の１１５
〜１１８）を備え、外部クロックを逓倍する逓倍手段
（図１の１１２）と、逓倍手段の出力から２相制御クロ
ックを生成する手段（図１の１１４）を備える。

【００２２】本発明の実施の形態においては、外部クロ
ック波形の一周期の一部の時間は、内部で発生したクロ
ック（図２の２０３）を用いて計測される。

【００２３】本発明の実施例について図面を参照して以
下に説明する。図１は、本発明の実施例の構成を示す図
である。

【００２４】この実施例では、１相同期型のスキャンフ
リップフロップと、スキャンテスト時には、マスターラ
ッチ用クロックとスレーブラッチ用クロックを別々に制
御可能な２相同期型のスキャンフリップフロップを混在
して、接続する例を示している。

【００２５】図１において、１０１と１０２は通常入力
端子、１０３はスキャンデータの入力端子、１０４はス
キャンテスト時のスキャンシフトと通常動作の切り替え
信号入力端子、１０５は外部クロック端子、１０６はＬ
ＳＩ全体のスキャンテストと通常動作の切り替え端子で
あり、本実施例では、クロック生成器１１４のリセット
信号を兼ねている。１０７、１１３、１１９はスキャン
パステストによりテストされる通常回路である。

【００２６】１０８〜１１１は１相同期型フリップフロ
ップであり、１１５−１１８は２相同期型フリップフロ
ップである。スキャンフリップフロップの端子シンボル
において、ＳＩはスキャン入力、Ｄはデータ入力、ＳＥ
Ｌはデータ入力Ｄとスキャン入力ＳＩを選択するかの選
択信号入力、Ｃはクロック入力を示す。

【００２７】さらに、２相同期型のフリップフロップに
おいては、Ｃ１はスレーブラッチ用のクロック信号に相
当するデータ出力同期用クロック、Ｃ２はマスターラッ
チ用クロック信号に相当するデータ取り込み同期用クロ
ックを示す。

【００２８】２相同期時の動作としては、Ｃ２が値
“０”から“１”に変化するタイミングがデータの取り
込みであり、Ｃ１が値“０”から“１”に変化するタイ
ミングがデータの出力のタイミングである。Ｃ１はノー
マル動作時のクロックを兼ねているものとする。

【００２９】１１２はデジタルの逓倍器であり、リセッ
ト信号１０６が値“０”の場合、リセット状態で、動作
せず、リセット信号１０６が値“１”の場合、入力され
るクロック１０５の値“０”の期間を内部に持つクロッ
クによって計測し、値“１”になった後に、２倍相当の
周波数にあたるパルスを生成する逓倍器である。なお、
デジタル逓倍器としては、特開昭６４−３０３２２号公
報、特開昭５７−１４８４２０号公報等の記載が参照さ
れる。

【００３０】ここでは、逓倍器１１２は、特に詳細な位
相の合わせ込みは行わず、単純に値“１”なった直後
に、それまで入力クロックが値“０”を保持していた期
間の半分の間だけ値“０”を出力し、さらにその後、入
力クロックが値“０”を保持していた期間の半分の間だ
け値“０”を出力し、さらにその後、入力クロックが値
“０”を保持していた期間の半分の間だけ値“１”を出
力する構成とされている。この値“０”を保持していた
期間の計測も単純に、逓倍器１１２が内部にもつクロッ
クで行い、内部にもつクロックの精度を越える時間に関
しては無視をするものとする。

【００３１】１２３は逓倍器１１２の出力信号である。
１１４は２相同期型フリップフロップの同期をとるため
のクロックパルス発生器であり、１２４はクロックパル
ス発生器１１４で生成された２相同期型フリップフロッ
プのスレーブラッチ用クロック信号、１２５はクロック
パルス発生器１１４で生成された２相同期型フリップフ
ロップのマスターラッチ用クロック信号である。

【００３２】１２０と１２１は通常出力端子、１２２は
スキャンデータの出力端子である。

【００３３】図２は、図１に示した回路の動作を説明す
るための信号波形を示すタイミング図である。この場
合、クロック信号以外の通常入力は、外部クロック信号
１０５が値“１”から“０”に変化するタイミングに同
期して入力するものとし、クロックのデューティ比は５
０％とする。

【００３４】リセット信号１０６が値“０”の間は、ス
キャン動作に全く関係のない通常動作状態を示してお
り、逓倍器１１２のリセット状態をも兼ねている。リセ
ット信号１０６が値“０”の状態の場合は、クロックパ
ルス発生器１１４の出力（Ｃ１）１２４からクロック端
子１０５のクロック信号がそのまま出力される。

【００３５】リセット信号１０６が値“１”の間がスキ
ャンテストの状態であるが、この場合、上記した逓倍器
１１２の動作仕様から、逓倍器１１２の出力（Ｘ２）
は、図２に１２３として示す信号波形となる。

【００３６】クロックパルス生成器１１４の動作とし
て、その出力１２４は入力クロックの２つのパルスを１
周期として動作し、入力クロック１０５が最初に値
“０”から“１”に変化した後に値“１”から“０”に
変化したときに、値“０”から“１”に変化し、その後
入力クロック１０５が値“０”から“１”に変化すると
きに、値“１”から“０”に変化するパルスを生成す
る。一方、クロックパルス生成器１１４の出力１２５は
入力クロック１０５に対し、そのまま出力する仕様とな
っているものとする。

【００３７】図１に示す回路に対し、図２の仕様に基づ
いたタイミング制御を行うことにより、外部クロック１
０５の１周期の間に、制御方式の異なる２つのスキャン
パスフリップフロップを同時に制御可能となる。

【００３８】１相同期型のフリップフロップ１０８〜１
１１のクロック（Ｃ）としては外部クロック１０５その
ものが使用され、フリップフロップのデータ取り込みと
データ出力の両方のタイミングとも、１０５のクロック
の値“０”から“１”への変化に同期させられ、２相同
期型のフリップフロップ１１５〜１１８に対しては、フ
リップフロップのデータ取り込みのタイミングは、外部
クロック１０５のクロックの値“０”から“１”への変
化のタイミングに同期され、フリップフロップのデータ
出力のタイミングは外部クロック１０５の値“０”から
“１”への変化後４分の１周期後に、すなわち外部クロ
ック１０５の周期の終了から４分の１周期前のタイミン
グに同期される。

【００３９】この場合、外部からスキャンフリップフロ
ップの動作周波数の２倍の周波数のクロックを入力しな
くとも、２種類の制御方式の異なるスキャンフリップフ
ロップを１つのスキャンパスとして動作させることが可
能である。

【００４０】また、図２からも分かるように、内部で固
定パルス幅のパルスを生成する従来法と異なり、外部の
クロックの周期を変化させると、その１周期内に、外部
のクロックの周期に応じたタイミングで制御することが
可能となり、ＬＳＩの製造後にテスト時のクロックパル
スの幅を変化させることも可能とされ、全テスト中のあ
る１周期だけ遅い周期でテストすることも、早い周期で
テストすることも可能である。

【００４１】図３に、本発明の別の実施例として、外部
クロックから、その周期内に、２相のフリップフロップ
を制御するためのクロック波形を生成する回路の構成例
を示す。図１では逓倍器１１２を使用して、その出力か
ら制御パルスを生成するブロックを介してクロックを生
成しているが、ここでは、逓倍器は独立した構成をもた
ず、入力クロックから直接２相のクロックを生生成して
いる。

【００４２】図３において、２０１は外部クロック、入
力２０２は回路のリセット信号であり、スキャンパスで
のテストと通常動作の切り替え信号をも兼ねている。２
０３は内部発振回路、２０４は２０３の発振回路の出力
クロック信号である。２０５と２０８と２１５はインバ
ータ、２０６と２０７はＡＮＤゲートである。

【００４３】２０９は第１のカウンタ、２１０は第２の
カウンタであり、それぞれＡＮＤゲート２０６と２０７
出力のパルス数を計測し、ＯＲゲート２１７の出力がカ
ウンタ２０９、２１０のリセット端子に接続され、値
“０”のときリセットされる（ゼロクリア）。

【００４４】２１１は、第２のカウンタ２１０の出力
（カウンタ値）を入力としこれを半分（１／２）とする
回路である。２１２と２１３は比較器であり、入力ａと
ｂの比較を行い、出力はｂがａ以上になった場合に値
“１”となり、それ以外のときは、値“０”を出力する
ものとする。

【００４５】２１４は排他的論理和ゲートであり、２１
６はＤ型フリップフロップであり、Ｄはデータ入力、Ｃ
はクロック入力、Ｑは出力を示している。

【００４６】２１７はＯＲゲートである。２１８と２１
９は２入力の一方を選択するセレクタであり、選択信号
端子ＳＥＬの入力が値“０”のとき、Ｄ０入力を、ＳＥ
Ｌ入力が値“１”のときＤ１入力を選択出力する。セレ
クタ２１８、２１９の出力に接続された２２０と２２１
は出力であり、２２０は２相フリップフロップのスレー
ブ側ラッチ用クロック、２２１は２相フリップフロップ
のマスター側ラッチ用クロックである。通常動作時にお
いて、フリップフロップの動作は、ここではクロック２
２０に同期するものとしている。

【００４７】図４は、図３の回路の動作信号波形を示す
タイミング図である。ここでは、外部クロック２０１の
波形として、１周期のうちの、値“１”の期間は値
“０”の期間の２倍になるような制御としている。

【００４８】リセット信号２０２が値“１”の状態、す
なわちスキャンテストモードの状態では、外部クロック
２０１の値“０”の期間を、発振回路２０３の出力２０
４のパルスの数をもって、第１カウンタ２０９で計測す
る。外部クロック２０１が値“１”に変化したとき、イ
ンバータ２０５の出力は“０”となり、ＡＮＤゲート２
０６にて発振回路２０３のパルス２０４はマスクされ第
１のカウンタ２０９に伝達させず、第１のカウンタ２０
９の計数動作は停止、一方、第２のカウンタ２０１にお
いて発振回路２０３のパルス２０４の計数が始まる。

【００４９】そして、第２のカウンタ２１０のカウンタ
値が、第１のカウンタ２０９のカウンタ値と同じになっ
たとき、第１、第２のカウンタ２０９、２１０のカウン
タ値を比較する比較器２１２の出力は“１”、第１のカ
ウンタ２０９のカウンタ値と第２カウンタ２１０のカウ
ンタ値の１／２を比較する比較器２１３の出力は“０”
となり、比較器２１２、２１３の出力を入力とする排他
論理和ゲート２１４の出力は値“１”となり、発振回路
２０３で生成されたクロック２０４の値“１”から
“０”への変化に同期して、出力２２０の出力は値
“１”となる。

【００５０】その後、第２のカウンタ２１０は、パルス
２０４の計測を継続し、第１のカウンタ２１０のカウン
タ値の２倍の値に達したとき、排他的論理和ゲート２１
４の出力は値“０”となり、パルス２０４の値“１”か
ら“０”への変化のタイミングに同期してＤ型フリップ
フロップ２１６が排他的論理和ゲート２１４の出力を取
り込み、出力端子２２０の出力は値“０”に変化する。

【００５１】第２のカウンタ２１０が第１のカウンタ２
０９の値の２倍以上で、かつ、外部クロック２０１が値
“０”のときに、ＯＲゲート２１７の出力は値“０”と
なり、第１及び第２のカウンタ２０９、２１０をリセッ
トする。これにより、スキャンテスト時の１周期におけ
る動作が終了し、次の周期以降に同様の動作が繰り返さ
れる。

【００５２】出力端子２２１に対しては、スキャンテス
トのモードでは、外部クロック２０１の波形がそのまま
出力される。リセット信号２０２が通常動作を示すモー
ドでは、リセット信号２０２の値が“０”の場合は、こ
こでは、端子２２０からはクロック端子２０１の入力ク
ロックがそのまま出力され、端子２２１からは値“０”
が出力される構成とされている。

【００５３】図５および図６は、本発明をボードレベル
に適用した実施例を示す図である。この場合、３６４と
３６５の２つのＬＳＩが同一ボード上に搭載されてお
り、両ＬＳＩともスキャンパスを有しているが、その両
ＬＳＩの制御回路と片方のＬＳＩである３６４のスキャ
ンパスは、ボードの外部から与えられるクロックに直接
同期しているものとし、他方のＬＳＩである３６５のス
キャンパスは、ボードの外部から与えられるクロックに
同期しているスキャンパスと２相のクロックで制御され
るスキャンパスの両者を有しているとする。なお、図５
および図６は図面作成の都合で分図されたものである。

【００５４】３０１と３０２はボードの通常入力端子、
３０３はボードのスキャンデータ入力端子、３０４はボ
ードのクロック端子、３０５はボードのモード入力端
子、３０６はボードのリセット端子であり、３６１と３
６２はボードの通常出力端子であり、３６３はボードの
スキャンデータ出力端子である。

【００５５】３０７と３０８はＬＳＩ３６４の通常入力
端子、３０９はＬＳＩ３６４のスキャンデータ入力端
子、３１０はＬＳＩ３６４のクロック端子、３１１はＬ
ＳＩ３６４のモード入力端子、３１２はＬＳＩ３６４の
リセット端子であり、３２９と３３０はＬＳＩ３６４の
通常出力端子であり、３３１はＬＳＩ３６４のスキャン
データ出力端子である。

【００５６】３１３〜３１８は入力バッファ、３２６〜
３２８は出力バッファである。３１９、３２０、３２
３、及び３２４は１相同期型のスキャンパスフリップフ
ロップであり、３２１は通常のＤフリップフロップであ
る。３２２はスキャンパス関係の動作を制御する制御器
である。

【００５７】３２５は３入力から１入力を選択するセレ
クタであり、３２０、３１９、３２３、３２４で形成さ
れるスキャンパスと３２１の出力と制御器３２２の１つ
の出力信号を、制御器から生成される選択信号に従っ
て、選択する。図中、スキャンパスに関係のない部分は
省略している。

【００５８】スキャンフリップフロップにおいて、ＳＩ
はスキャン入力、Ｄはデータ入力、ＳＥＬはＳＩとＤの
いずれを選択するかの選択信号入力、Ｃはクロック入力
である。セレクタにおいては、Ｄ１〜Ｄ３はそれぞれセ
レクタの入力データ信号にあたり、ＳＥＬは選択信号入
力を示す。

【００５９】制御器３２２におけるＭＯＤＥ１は、フリ
ップフロップ３２０、３１９、３２３、３２４から形成
されるスキャンパスをシフト動作させるか、通常動作さ
せるかのモード信号の出力である。

【００６０】３３２と３３３はＬＳＩ３６５の通常入力
端子、３３４はＬＳＩ３６５のスキャンデータ入力端
子、３３５はＬＳＩ３６５のクロック端子、３３６はＬ
ＳＩ３６５のモード入力端子、３３７はＬＳＩ３６５の
リセット端子であり、３５８と３５９はＬＳＩ３６５の
通常出力端子であり、３６０はＬＳＩ３６５のスキャン
データ出力端子である。

【００６１】３３８〜３４３は入力バッファ、３５５〜
３５７は出力バッファである。３４４、３４５、３５
２、及び３５３は１相同期型のスキャンパスフリップフ
ロップであり、３５０は通常のＤフリップフロップであ
る。

【００６２】３４６は、外部クロックから２相のクロッ
クを生成するクロック生成器であり、３４７〜３４９は
２相同期型のスキャンパスフリップフロップである。こ
こで、３４６の回路構成例とその制御方式の例として
は、図３と図４で示されるもの等が用いられる。

【００６３】３５１はスキャンパス関係の動作を制御す
る制御器である。３５４は４入力から１入力を選択する
セレクタであり、フリップフロップ３４５、３４４、３
５２、３５３で形成されるスキャンパスと、３５０の出
力と、３４９と、３４８と、３４７で形成されるスキャ
ンパスと、制御器３５１の１つの出力信号を、制御器か
ら生成される選択信号に従って選択する。図中、スキャ
ンパスに関係のない部分は省略している。

【００６４】スキャンフリップフロップにおいて、ＳＩ
はスキャン入力、Ｄはデータ入力、ＳＥＬはＳＩとＤの
いずれを選択するかの選択信号入力、Ｃは１相同期クロ
ックの入力であり、Ｃ１は２相同期クロックの出力タイ
ミングを制御するクロックであり、Ｃ２は２相同期クロ
ックのデータ取り込みを制御するクロックである。

【００６５】セレクタにおいては、Ｄ１−Ｄ４はそれぞ
れセレクターの入力データ信号にあたり、ＳＥＬは選択
信号入力を示す。３５１の制御器におけるＭＯＤＥ１
は、３２０、３１９、３２３、３２４から形成されるス
キャンパス、あるいは３４９と３４８と３４７から形成
されるスキャンパスをシフト動作させるか、通常動作さ
せるかのモード信号の出力である。

【００６６】この場合、ボードに与えられるクロックは
固定されており、ＬＳＩ３６４のスキャンパスのクロッ
クもこの外部クロックに直接同期しているが、ＬＳＩ３
６４内のスキャンパスと、ＬＳＩ３６５内のスキャンパ
スである３４９、３４８、３４７からなるスキャンパス
が、制御回路３５１から生成された制御信号によってセ
レクタ３５４を介して接続された場合も、他の経路を選
択した場合に対しても、入力クロックを変更する必要も
なく、特に制御するために新たな制御端子を追加する必
要もない。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
外部クロック波形の一周期内ですべてを同期させて動作
させ、外部クロック周期の変化に応じて、当該周期内に
他の制御用パルスの幅を変化させることができる、とい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の回路構成を示す図である。

【図２】本発明の一実施例の制御波形を示すタイミング
図である。

【図３】本発明の別の実施例のクロック発生器の構成例
を示す図である。

【図４】本発明の別の実施例のクロック発生器の制御波
形を示すタイミング図である。

【図５】本発明の一実施例の適用例を示す図である。

【図６】本発明の一実施例の適用例を示す図である。

【図７】従来の回路構成の一例を示す図である。

【図８】従来の回路構成の一例の制御波形を示すタイミ
ング図である。

【図９】従来のクロック発生器の構成例を示す図であ
る。

【符号の説明】

１０１、１０２ 通常入力端子 １０３ スキャンデータ入力端子 １０４ スキャンフリップフロップのシフトモードと通
常動作モードの切り替え入力端子 １０５ クロック入力端子 １０６ 回路全体のスキャンテストと通常動作の切り替
え入力端子 １０７、１１３、１１９ 通常回路 １０８〜１１１ １相同期型スキャンフリップフロップ １１２ 逓倍器 １１４ クロックパルス生成器 １１５〜１１８ ２相同期型スキャンフリップフロップ １２０、１２１ 通常出力端子 １２２ スキャンデータ出力端子 １２３ 逓倍器の出力信号 １２４ ２相同期型スキャンフリップフロップの２相動
作時のスレーブラッチ用クロック信号および１相動作時
のクロック信号 １２５ ２相同期型スキャンフリップフロップの２相動
作時のマスターラッチ用クロック信号 ２０１ クロック入力信号 ２０２ スキャンモードと通常動作モードの切り替え信
号 ２０３ 発振回路 ２０４ 発振回路の出力 ２０５ インバータ ２０６、２０７ ＡＮＤゲート ２０８ インバータ ２０９、２１０ カウンター ２１１ 分周器 ２１２、２１３ 比較器 ２１４ 排他的ＯＲゲート ２１５ インバータ ２１６ Ｄフリップフロップ ２１７ ＯＲゲート ２１８、２１９ セレクター ２２０ ２相同期型スキャンフリップフロップの２相動
作時のスレーブラッチ用クロック信号および１相動作時
のクロック信号 ２２１ ２相同期型スキャンフリップフロップの２相動
作時のマスターラッチ用クロック信号 ３０１、３０２ ボードの通常入力端子 ３０３ ボードのスキャンデータ入力端子 ３０４ ボードのクロック端子 ３０５ ボードのモード入力端子 ３０６ ボードのリセット端子 ３０７、３０８ ＬＳＩ３６４の通常入力端子 ３０９ ＬＳＩ３６４のスキャンデータ入力端子 ３１０ ＬＳＩ３６４のクロック端子 ３１１ ＬＳＩ３６４のモード入力端子 ３１２ ＬＳＩ３６４のリセット端子 ３１３〜３１８ 入力バッファ ３１９、３２０、３２３、３２４ １相同期型のスキャ
ンパスフリップフロップ ３２１ Ｄフリップフロップ ３２２ スキャンパス関係の動作を制御する制御器 ３２５ ３入力セレクター ３２６〜３２８ 出力バッファ ３２９、３３０ ＬＳＩ３６４の通常出力端子 ３３１ ＬＳＩ３６４のスキャンデータ出力端子 ３３２、３３３ ＬＳＩ３６５の通常入力端子 ３３４ ＬＳＩ３６５のスキャンデータ入力端子 ３３５ ＬＳＩ３６５のクロック端子 ３３６ ＬＳＩ３６５のモード入力端子 ３３７ ＬＳＩ３６５のリセット端子 ３３８〜３４３ 入力バッファ ３４４、３４５、３５２、３５３ １相同期型のスキャ
ンパスフリップフロップ ３５０ Ｄフリップフロップ ３４６ 外部クロックから２相のクロックを生成するク
ロック生成器 ３４７〜３４９ ２相同期型のスキャンパスフリップフ
ロップ ３５１ スキャンパス関係の動作を制御する制御器 ３５４ ４入力セレクター ３５５〜３５７ 出力バッファ ３５８、３５９ ＬＳＩ３６５の通常出力端子 ３６０ ＬＳＩ３６５のスキャンデータ出力端子 ３６１、３６２ ボードの通常出力端子 ３６３ ボードのスキャンデータ出力端子 ３６４ １相同期型スキャンフリップフロップのみで構
成されたＬＳＩ ３６５ １相同期型と２相同期型スキャンフリップフロ
ップの混在で構成されたＬＳＩ ４０１ クロック入力 ４０２ スキャンテストモードと通常動作モードの選択
信号 ４０３ 分周器 ４０４、４０５ １相同期型スキャンフリップフロップ ４０６ クロックパルス生成器 ４０７、４０８ ２相同期型スキャンフリップフロップ ４０９ 分周器の出力 ４１０ ２相同期型スキャンフリップフロップの２相動
作時のスレーブラッチ用クロック信号および１相動作時
のクロック信号 ４１１ ２相同期型スキャンフリップフロップの２相動
作時のマスターラッチ用クロック信号 ５０１、５０３ ＬＳＩテスト時のクロック ５０２ ボードテスト時のクロック ５０４ インバータ ５０５、５０６、５０９、５１０ ＡＮＤゲート ５０７、５０８ 論理反転を伴う遅延素子 ５１１、５１２ クロック出力

Claims (4)

【特許請求の範囲】
1. 【請求項１】クロック制御方式の異なるフリップフロッ
   プが混在されてなるスキャンパスにおいて、 外部クロック波形の一周期の一部の時間を計測する手段
   を備え、 該計測時間に基づき前記外部クロックとは異なる変化時
   刻で変化するクロックを生成するクロック生成手段を有
   し、 前記外部クロックの一周期の間に、クロック制御方式の
   異なるフリップフロップの制御に必要なクロックを生成
   し、これにより、クロック制御方式の異なるフリップフ
   ロップを同時にシフト動作させる、ことを特徴とするス
   キャンパス回路。
2. 【請求項２】前記外部クロック波形の一周期の一部の時
   間を内部で発生したクロックで計測することを特徴とす
   る請求項１記載のスキャンパス回路。
3. 【請求項３】スキャンパスが１相動作フリップフロップ
   と２相動作フリップフロップを備え、外部クロックを逓
   倍する逓倍手段と、該逓倍手段の出力から２相制御クロ
   ックを生成する手段と、を備えたことを特徴とするスキ
   ャンパス回路。
4. 【請求項４】入力された外部クロックから該外部クロッ
   クの周期内に、２相のフリップフロップを制御するため
   の制御クロックを生成する手段を備えたことを特徴とす
   る請求項１記載のスキャンパス回路。