JPH1049125A - オーバレイパスウェイを実現するシステム及び方法 - Google Patents

オーバレイパスウェイを実現するシステム及び方法

Info

Publication number
JPH1049125A
JPH1049125A JP9102316A JP10231697A JPH1049125A JP H1049125 A JPH1049125 A JP H1049125A JP 9102316 A JP9102316 A JP 9102316A JP 10231697 A JP10231697 A JP 10231697A JP H1049125 A JPH1049125 A JP H1049125A
Authority
JP
Japan
Prior art keywords
overlay
display
display data
data
fifo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9102316A
Other languages
English (en)
Inventor
Lawrence P Chee
ピーチー ローレンス
John David Mulvenna
ディビッド マルベナ ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of JPH1049125A publication Critical patent/JPH1049125A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1438—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using more than one graphics controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/08—Cursor circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/14—Display of multiple viewports
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0229—De-interlacing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
    • G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3406—Control of illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G09G5/397—Arrangements specially adapted for transferring the contents of two or more bit-mapped memories to the screen simultaneously, e.g. for mixing or overlay

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Graphics (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Software Systems (AREA)
  • Controls And Circuits For Display Device (AREA)
  • User Interface Of Digital Computer (AREA)
  • Digital Computer Display Output (AREA)

Abstract

(57)【要約】 【課題】オーバレイ表示データを処理するシステム及び
方法を提供する。 【解決手段】表示FIFOパイプラインがバックグラウンド
グラフィックス表示データを処理し、別個のオーバレイ
FIFOパイプラインがグラフィックスメモリのオフスクリ
ーン部分に格納されたオーバレイ表示データを処理す
る。オーバレイFIFOパイプラインはオーバレイ表示デー
タに対してフォーマット変換及び補間処理、スケーリン
グ処理を実行し、オーバレイマルチプレクサに出力す
る。オーバレイマルチプレクサは各走査線の処理におい
て表示FIFOパイプラインの出力かオーバレイFIFOパイプ
ラインの出力かのいずれかを選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は一般的にはグラフ
ィックスシステムに関し、より具体的にはグラフィック
スオーバレイの処理に関する。
【０００２】
【発明が解決しようとしている課題】伝統的バス調停回
路は、1984年6月5日Ralph L. Adcockに付与された米国
特許番号4,453,214（以降、'214特許）から知られてい
る。'214特許では、バスアービトレータとメモリマネー
ジャ(BAMM)がコンピュータシステムの競合するオペレー
ティングユニット間の優先度を決定する。 BAMMは優先
度に従ってメモリへのアクセス要求をソートして、優先
度の一番高いデバイスに他のデバイスより先にアクセス
を許可する。一旦デバイスに対してメモリへのアクセス
が許可されたら、'214特許のBAMMはもっと優先度の高い
他のデバイスからのアクセス要求を受け取ってもこのア
クセスの割り込みは許可されないように思われる。メモ
リにアクセスしたデバイスがアクセスを終了すると、
「サインオフ」信号を出し、それによってBAMMはアクセ
スを要求している最も優先度の高いデバイスにメモリア
クセスを許可できるようになる。
【０００３】'214特許が開示しているタイプのBAMMを用
いると、コンピュータシステムのディスプレイFIFOは、
ディスプレイFIFOが表示する情報がほとんどなくなるか
又は完全になくなる時点でDRAMへのアクセスを拒否され
ることが考えられる。そのため、コンピュータシステム
の表示動作の連続性が中断してしまうことがある。そう
したことから分かるように、このように表示が中断され
ることはコンピュータシステムのユーザにとって不安材
料になると共に紛らわしい。
【０００４】グラフィックスコントローラ及びDRAMコン
トローラを用いるもう一つの伝統的なグラフィックスシ
ステムは、1991年2月5日Jean-Michel Callemynに付与さ
れた米国特許番号4,991,112（以降、'112特許）から知
られている。'112特許では、DRAMコントローラはリフレ
ッシュ要求を受け取りバーストでDRAMへのアクセスを要
求し、要求間の調停を行う。表示段階では、予備の読み
取りをした後、表示FIFOに最優先権が与えられる。バー
ストでのDRAMの読み取りはFIFOが一杯になると中断され
ることがある。この場合、予備の読み取りに優先権が与
えられる。予備の読み取り要求がない場合には、CPUか
らの要求が優先され、CPUのためにDRAMへのアクセスは
実行される。但し、FIFOがアクセスを要求すると直ちに
CPUのアクセスは中断され、前に中断されたバーストで
のFIFOのための読み取りが再開される。ラインリターン
の段階では、DRAMへのアクセスには別の優先度が設定さ
れる。つまり、DRAMのリフレッシングが最優先され、続
いて表示FIFOを一杯に満たすという順序になる。優先順
位の3番目はグラフィックスプロセサからのアクセス要
求の遵守で、その次がCPUである。但し、'112特許で
は、一旦このアクセスが許可されると、上述の割り込み
以外、DRAMへのアクセス割り込みはできないと思われ
る。その上、'112特許で可能な割り込みは、FIFOは一杯
だから、FIFOのデータが新たなデータによって上書きさ
れるのを防ぐのに必要な生来の割り込みである。
【０００５】また別のバス調停スキームを備える伝統的
なDRAMリフレッシュコントローラは、1994年9月6日Tzoy
ao Chan及びMilton Cheungに付与された米国特許番号5,
345,577（以降、'577特許）から知られている。'577特
許では、キャッシュコントローラにバーストモードと隠
れリフレッシュモードの両方がある。リフレッシュ要求
はカウントされるが、所定の要求数が受け取られるまで
メモリアクセスを許可することによって実行されること
はしない。一方、隠れリフレッシュは、リフレッシュが
行われてもCPUに保留信号が送られることなく実行され
る。リフレッシュが終了するまで、リモートメモリアク
セスは許可されないが、ローカルメモリアクセスは許可
される。従って、隠れリフレッシュの最中、CPUはメモ
リへのアクセスを拒否されるが、いずれにしてもCPUが
直ちにメモリにアクセスするとは考えられないので、隠
れリフレッシュによってCPUの動作が干渉されることは
ない。 一旦許可されたメモリアクセスの割り込みはこ
の特許の特徴ではなさそうである。
【０００６】一般的に考えると、先に大まかに説明した
ようなVDCなどグラフィックスコントローラにおいて
は、システムのデバイスの中でも調停DRAMインタフェー
ス（アクセス）がコントローラの最も重要な部分であ
る。DRAMへのアクセスによって、ビットBLTエンジン
や、表示FIFO、ローカルバス（即ち、CPU）などのデバ
イスがいつどのようにDRAMにアクセスできるかを決め
る。 CPU及びビットBLTエンジンからのアクセス要求は
互いに排他的で、同時に発生することはない。通常、或
るデバイスのDRAMアクセスが中断され別のデバイスのア
クセスが許可される時はいつでも、DRAMの新しいページ
をアクセスしなければならない。つまり、DRAMは2次元
配列になったメモリロケーションと考えることができ
る。このメモリはローポインタとカラムポインタとを有
するメモリロケーション（もしくはメモリセル）のロー
とカラムを用いる。メモリアクセスがメモリの単一のロ
ーに対して行われる限り、データがそのローのアドレス
ロケーションに書き込まれたり又はそこから読み出され
るとカラムポインタは単にそのローに沿って移動するだ
けで、1ページだけのメモリアクセスが実行され、ペー
ジブレークは不要である。但し、そのメモリの別のロー
（即ち、別のページ）をアクセスしなければならない場
合、メモリロケーションの次のローをアクセスする準備
でプリチャージシーケンスが実行されなければならな
い。このプリチャージシーケンスには時間がかかるの
で、そうしたメモリアクセスの期間中メモリに対して書
き込み又は読み取りが行われるデータ量に関しては、複
数ページでのメモリアクセスは単一ページのアクセスよ
り効率が悪い。
【０００７】このように、時間活用の点から言えば、ラ
ンダムアクセスにはたくさんのページブレークを要する
ので、DRAMへのランダムアクセスよりページモードアク
セスの方がはるかに効率的である。DRAMにページモード
が対応していなければ、メモリセルに対するデータの書
き込み又は読み取りに必要な期間とは別に、一つ以上の
予備のプリチャージサイクルを実行してDRAMの別のペー
ジへのアクセスが許可されるようにしなければならな
い。ビットBLTにDRAMへのアクセスが許可されると、こ
れらのアクセスは通常複数ページアクセスで相当の時間
を消費するが、このアクセス要求はDRAMに直ちにアクセ
スする許可を必要とするものではない。一方、CPU（ロ
ーカルバス）のDRAMへのアクセスは普通単一ページアク
セスで、ビットBLTアクセスよりかなり短い時間しかか
からず、しかも要求が即アクセスという結果になる必要
はない。しかしながら、CPUがDRAMへのアクセスを待機
しなければならない場合、システムのスループットが低
下すると共にコンピュータシステムのWINMARKS（業界標
準性能のベンチマーク）も低下する。さらに、グラフィ
ックスコントローラの表示FIFOもDRAMへのアクセスを要
求するので、底から一定の速度で流れ出るがほんのたま
にしか上から補充されない水（データ）の格納タンクを
想像するといい。表示FIFOは表示装置（つまり、CRTやL
CDなど）に送られる画像情報を格納する。表示FIFOから
のデータの流れ出る速度は表示動作のモードによって異
なる。表示装置が画素につき4ビットを要するグレース
ケールモードで動作していれば、表示FIFOは高速では排
水しない。一方、ユーザがカラーモードで表示装置を動
作させていれば、表示の画素毎に8ビット、あるいは16
ビット、もしくは恐らく16ビット以上の情報を要する場
合があるので、表示FIFOは相対的に早くなる。
【０００８】再び満たす場合、表示FIFOのリフィリング
の速度は排出速度よりはるかに速い。しかしながら、リ
フィリングはDRAMへのアクセスを要する他の活動要求を
許可するために断続的になり途中で中断されることがあ
る。さらに、FIFOがリフィルされている間、データの完
全なダブルワードはDRAMから入力されなければならない
ことを理解していなくてはならない。特定の時に表示FI
FOの上部にデータの最後の完全なダブルワードの全てを
受け入れるだけの余裕がなければ、既存のデータの中に
は上書きされて損失してしまう部分がでてくる。従来、
表示装置に送られる既存データを上書きせずに少なくと
も一つの新しいデータのダブルワードを入れられる余裕
が表示FIFOの上部に生じたら、FIFOLOの要求（優先度の
低いDRAMアクセス要求）が表示FIFOからDRAMコントロー
ラに対して発行される。
【０００９】従って、FIFOLOの要求に応じて表示FIFOに
対しDRAMへの一つ以上のアクセスが許可されることがあ
る。この要求はFIFOが一杯になるまでクリアされない。
FIFOLOの要求に対して表示FIFOが十分に満たされていな
ければ、表示FIFOが表示装置にデータの最後のダブルワ
ードの書き込みを開始すると直ちにFIFOHIのDRAMへのア
クセス要求が発行される。このFIFOHIの要求は直ちに許
可される。ここでも、FIFOが完全に一杯になるまでFIFO
HIの要求はクリアされない。従って、従来のDRAMコント
ローラは、FIFOHIの要求が発行されてからFIFOLOとFIFO
HIの両方を同時にクリアする。ここでも、これらのDRAM
アクセス要求は、FIFOが新しいデータで完全に満たされ
るまでクリアされない。
【００１０】図1のライン1は、表示FIFOとビットBLTエ
ンジン間で交互に行われるVDCのDRAMへのアクセスの理
想化されたシーケンスを表すタイミング図を示す。この
図1のライン2は、表示FIFOとCPUからのDRAMへのアクセ
スの理想のシーケンスを表す。これら理想のタイミング
図から、ビットBLTまたはCPUのいずれもDRAMにアクセス
するのに待機の必要はなく、 DRAMにはアイドル時間も
なく、また複数ページのアクセスが実現できるようにビ
ットBLTには比較的長い時間アクセスが許可されること
が分かる。従来のコンピュータシステムのグラフィック
スコントローラではこうした理想のDRAMアクセス管理は
実現できない。
【００１１】しかも、実際のコンピュータシステムのグ
ラフィックスコントローラ（即ち、VDC）においては、D
RAMへのアクセス要求の順序付けと実際許可されるDRAM
へのアクセスとは理想化されてはいない。そのため、仮
説の図2（先行技術と表示）は、実際従来のコンピュー
タシステムのグラフィックスコントローラで想定できる
タイミング図を示している。図2を見ると、このグラフ
の3本の時間の線1はCPUからのDRAMアクセス要求であ
る。その次の2本の線は表示FIFOからのアクセス要求で
ある。第1は優先度の低い順に（FIFOLO）、つまり、表
示FIFOは表示情報が十分に減っているので既存のデータ
を上書きしないで新しい情報の一つ以上のダブルワード
をこのFIFOに書き込めることを示す。次に、優先度の高
い順に（FIFOHI）、つまり、表示FIFOは情報の最後のダ
ブルワードを使っているので表示装置（例えば、CRTやL
CDなど）に表示される情報が無くなってしまう危険な状
態にあることを示す。こうしたFIFOLO及びFIFOHIの要求
は、表示FIFOにDRAMアクセスが許可されFIFOがデータで
完全に満たされるまで、クリア（即ち、除去もしくは中
断）されない。この従来のグラフィックスコントローラ
においては、CPUやコンピュータシステムの他のデバイ
スに既に許可されたアクセスを中断してでも、表示FIFO
の要求に対してDRAMへのアクセスが最優先で許可され
る。
【００１２】図2においては、時間間隔#1でCPUにDRAMア
クセスが許可されサインオフする。時間間隔#2で、DRAM
はアイドルになる。時間間隔#3の始まりは表示FIFOが空
で表示グラフィックス処理の開始とFIFOLO/FIFOHI要求
の同時発行を示す。FIFOHIの要求が認められるが、これ
ら（FIFOLO及びFIFOHI）の要求は表示FIFOが完全にデー
タで一杯になるまでクリアされない。その結果、時間間
隔#4の始まりはCPUからのDRAMアクセス要求で、FIFOHI
の要求がクリアされるまで許可されない。時間間隔#4は
CPUの待ち時間を示す。時間間隔#4の終わりはFIFOLOとF
IFOHIが共に同時にクリアされることを示し、CPUのDRAM
アクセスがやっと認められるのは時間間隔#5の始まりで
ある。時間間隔#9は、DRAMアクセスを求める表示FIFOか
らのFIFOLOの要求の発行を示す。FIFOLOの要求に対応し
て表示FIFOに供給されるデータが不十分な場合（例え
ば、ビットBLTなどのデバイスがDRAMにアクセスしてい
ることがあるので、FIFOLOの要求が十分に認められな
い）、表示FIFOは時間間隔#10の始まりにFIFOHIを発行
する。このFIFOHIの要求は時間間隔#10中直ちに許可さ
れる。但し、CPUのDRAMへのアクセスが拒否される別の
時間間隔（間隔#10）が生じる。時間間隔#10の終わりに
FIFOLOとFIFOHIの要求は共に同時にクリアされ、CPUにD
RAMアクセスが許可される。
【００１３】さらに、図2から、従来の調停スキームで
はDRAMが時々アイドル状態（時間間隔#2, 6, 8）にな
り、CPUか表示FIFOのいずれかがDRAMアクセス待ちの状
態（時間間隔#4, 9, 10）になることが分かる。一旦FIF
OHIの要求が出されたら、たとえ表示FIFOが十分なデー
タを受け取っていて表示のためのデータが無くなる危険
性は直ちにないとしても、CPUのDRAMアクセス要求が認
められる前に表示FIFOが完全に一杯になるまでCPUは待
たなければならない。この従来型のグラフィックスコン
トローラはDRAMのページモードを維持できないし、コン
ピュータシステムのスループットレートを低下させる。
【００１４】そのため、グラフィックスコントローラの
DRAMへのアクセスを調整するより効率的且つ効果的な方
法の必要性がずっと認識されている。
【００１５】さらに、伝統的なディスプレイコントロー
ラは、1992年8月11日Yuichi Tomiyasuに付与された米国
特許番号5,138,305（以降、'305特許）から知られてい
る。'305特許は、CRTを対象にVGAフォーマット信号を用
いてLCDを駆動するディスプレイコントローラを教示し
ているが、それぞれ異なる画像を有する二つの表示装置
を同時に駆動することに関する特許ではないように思わ
れる。
【００１６】また別の伝統的VGAコントローラカード
は、1992年9月22日Wayne F. Berryに付与された米国特
許番号5,150,109（以降、'109特許）から知られてい
る。'109特許は、IBM互換型コンピュータ対応のバス搭
載可能なVGAコントローラカードを開示しており、それ
によってLCDまたはCRTの駆動、さらにLCDとCRTの同時駆
動が可能になる。但し、これらの表示装置は同じ画像を
表示する。'109特許は、2つの表示装置を同時に駆動
し、表示装置はそれぞれ異なる画像を表示することには
関する特許ではないと考える。
【００１７】自動センタリング・画像圧縮機能を有する
ラスタイメージング用のさらに別のシステムは、1994年
3月8日Subas S. Patil, et al.に付与された米国特許番
号5,293,474（以降、'474特許）から知られている。'47
4特許は、メモリフレームバッファを使用せずに、表示
サイズにフィットさせる画像の圧縮の他に、ディスプレ
イに表示される画像の水平方向か垂直方向またはその両
方向のセンタリングが可能なビデオ表示制御システムに
関する特許であると考える。'474特許はそれぞれ異なる
画像を有する2つの表示装置を駆動することに関しては
いないと考える。
【００１８】
【課題を解決するための手段】本願発明は、バックグラ
ウンドグラフィックス表示データとオーバレイ表示デー
タにそれぞれ専用の2つのパイプラインを備えるグラフ
ィックスコントローラである。オーバレイ表示データは
グラフィックスメモリのオフスクリーン部分の一つ以上
のソースに格納される。オーバレイ表示データは出所の
ソース固有のフォーマットで格納されるから、フォーマ
ット変換、スケーリング、補間、境界整形の各処理に関
連するCPUの機能は従って無くなる。さらに、CPUとグラ
フィックスメモリ間の対応ローカルバストラフィックも
無くなる。
【００１９】この処理変更を補うために、グラフィック
スコントローラ内部のオーバレイFIFOパイプラインはオ
ーバレイ表示データの処理専用に当てられる。このオー
バレイFIFOパイプラインはグラフィックスメモリのオフ
スクリーン部分からオーバレイ表示データを検索し、フ
ォーマット変換や補間、スケーリングなどの処理が必要
ならば実行する。処理されたオーバレイ表示データは表
示FIFOパイプラインからオーバレイマルチプレクサに送
られ、そこで処理済みのオーバレイ表示データかバック
グラウンドグラフィックスデータのいずれかが選択され
る。
【００２０】複数のオーバレイをハードウェアで解決す
る際には、グラフィックスコントローラによってオーバ
レイ毎にレジスタセットが割り当てられる。これらのレ
ジスタはオーバレイの位置、スケーリング処理されてい
ないオーバレイのサイズ、倍率、メモリ内のオーバレイ
データのアドレス、固有フォーマット、イネーブルビッ
トを識別する。これらレジスタセットの割り当ては表示
されているオーバレイの既定位置に基づき、この割り当
てによってオーバレイデータが読み出され、オーバレイ
FIFOパイプラインによって処理される順序が決まる。さ
らに、補足のオーバレイメモリ領域を定義するイネーブ
ルビットの使用によってグラフィックスコントローラは
ダブルバッファのオーバレイ表示データを処理できるよ
うになる。最後に、グラフィックスコントローラ内部の
優先度ロジックが段階アプローチを用いるグラフィック
スメモリに対するメモリアクセス要求を調停する。この
段階アプローチによって上段（upper tier）のメモリア
クセス要求が既に存在している下段（lower tier）のメ
モリアクセス要求を中断できるようになり、そうするこ
とによってシステムのスループットを向上させる。
【００２１】
【発明の実施の形態】図3において、コンピュータシス
テム10はノートブック型コンピュータ12及び、ケーブル
を介してそのノートブック型コンピュータとインタフェ
ースさせた別の表示装置14を含む。この別の表示装置14
は伝統的なテレビとして描かれている。当業者なら、テ
レビはNTSCフォーマットで信号を受信してインタレース
画像を表示することを認識するであろう。別に、コンピ
ュータシステム10をRGB信号（水平・垂直同期信号）を
用いてノンインタレースの画像を実現する伝統的なCRT
モニタとインタフェースさせてもいい。ノートブック型
コンピュータ12はキイボード18、フロッピーディスクド
ライブ20、トラックボール22など様々な入力装置を含
む。当業者ならトラックボールは基本的に定置型マウス
入力装置であることを認識するであろう。コンピュータ
システム10はハードディスクドライブ、CD-ROM、シリア
ル入出力（I/O）ポートなどの入力装置をさらに含む。
これらの装置の中には液晶表示装置24の他にコンピュー
タシステム10の出力装置としても機能するものがいくつ
かある。以下に説明するように、表示装置24は二重パネ
ル型として描かれている。ノートブック型コンピュータ
は多重タスク動作を実行するために用いられている。例
えば、ノートブック型コンピュータ12を用いて財務分
析、LCD24に表示するデータ、CRT14に表示するグラフ作
成などを実行することができる。
【００２２】図4は、コンピュータシステム10の概略ブ
ロック図で、入力装置は全て代表的なブロック26内に含
まれている。入力装置はマイクロプロセサ28とインタフ
ェースし、ダイナミックランダムアクセスメモリ（DRA
M）を含むメモリ機能30ともインタフェースしている。
データバス32はマイクロプロセサ28とインタフェース
し、LCD及びCRTの画像表示装置14及び24など出力装置と
インタフェースしている。コンピュータシステム10の他
の出力装置は代表的なブロック14に含まれている。画像
表示装置14及び24とのインタフェースを容易にするた
め、コンピュータシステム10はバス32とインタフェース
するビデオ表示コントローラ（VDC）36を有し、LCD 24
及びCRT 14のための駆動信号を送る。VDC 36は図4に概
略ブロック38で示すDRAMとインタフェースしている。ま
た、VDC 36はコンピュータシステム10のパワー管理機能
40ともインタフェースしている。専用クロック42はVDC
36に基準クロックレートを供給する。
【００２３】図5において、VDC 36は専用クロック42か
らのクロック信号を基準にする内部クロック44を含み、
クロック信号をVDCのビデオ部46に送ることが分かる。
内部クロック44から送られるクロック信号は画素クロッ
ク（Pclk）及びメモリクロック（Mclk）を含んでいても
よい。これらについては後に説明する。ビデオ部46がバ
ス32、そしてマイクロプロセサ28とインタフェースする
ように、ビデオ部46はプログラマブルホストインタフェ
ース48を備えている。ホストインタフェース48はプログ
ラマブルだから数多くの伝統的なバスコンフィギュレー
ションとインタフェースするようにVDC 36を構成するこ
とができる。例えば、ホストインタフェース48は伝統的
なIntelの486DXローカルバス、VL-Bus、PCIインタフェ
ースバスのそれぞれとインタフェースできるように構成
することができる。ホストインタフェース48はバス32を
VDC 36のVGAコア部分50とインタフェースさせる。以下
にさらに説明するが、このVGAコア部分50はシーケンサ
及び陰極線管コントローラ（CRTC）、グラフィックスコ
ントローラ、属性コントローラ、伝統的なVGA回路を含
む。
【００２４】VGAコア50がCRT及びLCDに表示されるテキ
スト、グラフィックス、その他目に見える文字（例え
ば、カーソルやアイコンなど）を生成すると共に制御で
きるように、VGAコアはハードウェアカーソルジェネレ
ータ52、ビットBLTエンジン54、表示FIFO 56とインタフ
ェースしている。さらに２つの表示FIFO 56'及び56"もV
GAコア50とインタフェースしている。表示装置を一つだ
けしか（LCDかCRTのいずれか）サポートしないVDC 36の
別の実施例は表示FIFOを一つしか備えていない。これに
ついてはさらに後で述べる。２つの表示装置（LCD１台
とCRT１台）をサポートするまた別の実施例は２つの表
示FIFO 56及び'56を有する。言うまでもなく、この実施
例はLCDかCRT型かどちらか一つの表示装置でもサポート
する。後で説明するが、図3において説明したように、
標準的なテレビを第2の表示装置として用いて、コンピ
ュータシステム10のダブル表示動作をサポートするため
に表示FIFO 56とさらに別に２つの表示FIFO '56及び"56
を有する実施例を採用している。
【００２５】インタレース画像を実現する表示装置を用
いて通常ノンインタレースのコンピュータグラフィック
ス画像を表示する場合、画像にフリッカが多くなるのが
普通である。しかしながら、コンピュータシステム10
（VDC 36）はノンインタレースの画像の別のラインを記
憶し、画像のこれら別のラインをフリッカを抑制したイ
ンタレース画像として表示するためにテレビ24に順次供
給するのに用いられるさらに２つの別の表示FIFO '56
と"56を有する。従って、これ以降表示FIFO 56と称する
場合、それには表示FIFO '56と"56も含まれる。以下に
さらに説明するように、表示FIFOを一つしか備えていな
い本願発明の別の実施例はDRAM 38へのアクセスが許可
される時を決める簡素化された決定スキームを実現でき
る。
【００２６】ハードウェアカーソルジェネレータ52は、
マイクロプロセサ28で走行するソフトウェアプログラム
で規定した或る特定の予め選択されたカーソルの移動速
度を検出することによって選択的に拡大サイズのカーソ
ル（例えば、普通サイズの2倍大きい）を実現する。そ
うすると表示画面を横切るカーソルをもっと目で追い易
い。そのため、コンピュータシステム10のユーザがマウ
スかキーボードを使ってプログラムのカーソルを動か
し、動く速度が予め選択されたしきい値に達すれば、カ
ーソルは二倍またはそれ以上に大きくなる。先に説明し
たように、ビットBLTエンジンはCRT及びLCDの画面14及
び24上にグラフィックスやその他の目に見える文字を表
示するために生成されるビットのブロック転送を可能に
する。
【００２７】より具体的に述べれば、ビットBLTエンジ
ンは読み取り、書き込み、これらの文字を表すビットの
ブロック転送、ソリッドフィル、宛先反転、パターンフ
ィルを実行する。ビットBLTエンジンは、モノクローム
画像の書き込みを加速するテキスト拡張だけでなく、ブ
ロック転送された文字の境界でデータの位置合わせやマ
スキングを実行する。先に説明した通り、表示FIFOは、
ダブルワードのサイズの単位又はレベルの整数倍数で情
報のビットを一時的に格納し、これらのビットが表示装
置14及び24の画素に書き込まれるのを待つ。表示FIFO 5
6は8ステージのFIFOで、CRT 14及びLCD 24に送る8つの3
2ビットダブルワードの表示情報を格納するのが好まし
い。
【００２８】ハードウェアカーソルジェネレータ52、ビ
ットBLT 54、及び表示FIFO56はそれぞれDRAMコントロー
ラ58ともインタフェースしている。このDRAMコントロー
ラ58は、後に述べるように、先に一般的な用語で説明し
たDRAMコントローラ・シーケンサの機能を実行し、VDC
36の他の部分を含むコンピュータシステム10の様々な機
能ユニットからのDRAMアクセス要求を調停すると共に実
行する。図5から分かるように、DRAMコントローラ50はD
RAM 38とインタフェースしている。図を簡素化するため
に、DRAM 38は図5において一つの機能ユニットとして表
示されているが、当業者ならこのDRAMは一つ以上のDRAM
チップから構成できることを認識するであろう。表示FI
FO 56はパレットコントローラ60及び液晶表示装置（LC
D）のインタフェースコントローラ62の両方と（VGAコン
トローラ50及びDRAMコントローラ58を介して）インタフ
ェースしている。パレットコントローラ60はディジタル
・アナログ変換器(DAC) 61とインタフェースしている。
パレットコントローラは標準の256x18のVGAパレットを
実行し、一方LCDインタフェースコントローラはフレー
ム変調及びモノクロームモード動作ではグレーの64シェ
ードのためのディザリングを実行する。カラーモード動
作では全256K色の赤緑青の64Kシェード。
【００２９】図4の構造についての説明を終えるにあた
り、VDC 36はパワーダウンコントローラ64を含むことを
記しておく。このパワーダウンコントローラはパワーダ
ウンレジスタ65と相互接続され、パワーダウンレジスタ
自体はVDC 36内部で汎用的に相互接続されている。この
パワーダウンレジスタの汎用配線は図5においてレジス
タ65から複数の矢印を出して示している。 パワーダウ
ンレジスタ65のこれらの配線はVDC 36に行き渡り、VDC
36を様々な動作モードや対応する様々なパワーダウンモ
ードのための構成をすることができる。また、パワーダ
ウンコントローラ64は、コンピュータシステム10のユー
ザが設定したパラメータの制御に基づいてLCDのバック
ライト「オフ」やLCD表示装置の「オフ」など電力節約
機能を促進するためにLCD 24とインタフェースしてい
る。
【００３０】図6は表示FIFO 56を簡単なグラフで示した
ものである。この表示FIFO 56は8つの32ビットのダブル
ワード、つまり8レベルの容量を有することが好まし
い。これらのレベルは図6の左側に数字の1から8で示し
ている。本願発明の精神並びに範囲から逸脱することな
く他のメモリ容量を表示FIFOとして採用することができ
る。表示装置14又は24が活動状態にある間、この表示FI
FOの一番下から、先に説明した通り、モードに依存した
速度でデータが表示装置に継続的に流れ出る。
【００３１】一番上で、表示FIFOはDRAM 38とVDCのメモ
リクロックのスピード（及びコンピュータシステム10の
その他のパラメータ）に基づいた速度で間欠的に再び満
たされる。表示FIFOのこのリフィルは断続的で、後で説
明するように、DRAM 38が使用可能になると実行され
る。図6に示したグラフの右側に2つの移動可能なポイン
タがある。これらのポインタの一つ（ポインタ66）は、
FIFO内のデータレベルがこのポインタより下がるとDRAM
からデータの追加を求めてFIFOLOの要求が発行されてい
ることを示す。このポインタ66の許容位置は4から7であ
る。もう一方のポインタ68はDRAMからデータの追加を求
めるFIFOHI要求の発行を示す。ポインタ68の許容位置は
0から7である。いずれの場合においても、FIFOLO又はFI
FOHIの要求の発行は、FIFO 56が少なくとも一つのダブ
ルワードレベルのデータを受け入れられることを示す。
【００３２】FIFOがデータ切れになることのないようFI
FO内のデータが早くて7のレベルか遅くてゼロのレベル
になるとFIFOHIの要求が発行されるように、FIFO 56に
沿ったポインタ68の位置は、表示装置14及び24の動作モ
ード（FIFO 56から流れ出る速度を表す）及び、このFIF
Oを満たす可能な速度（VDCの画素及びメモリクロックの
時間間隔、DRAM 38のスピード、VDCの他のインタコネク
トの時間間隔及びデータ転送の時間間隔によって決ま
る）によって決まる。先に述べた通り、FIFOHIが発行さ
れると他のDRAM 38へのアクセスは中断される。従っ
て、表示FIFOがゆっくり排出してコンピュータシステム
が速くFIFOを満たすことができれば、 ポインタ68をゼ
ロに設定可能で、表示FIFOはデータ切れにならない。
【００３３】ポインタ66の位置は、コンピュータシステ
ム10の表示動作のモードや類似のパラメータによって決
まる。発行されている最低数のFIFOHIの要求でFIFOを早
く満たすと共にコンピュータシステムの他の装置がDRAM
38にベストアクセスできるように、このポインタは4か
ら7の範囲で設定される。分かるように、FIFOLO要求の
設定ポイント（ポインタ68）はFIFOHI要求ほどクリティ
カルではない。また、このFIFOLO要求のポインタのレベ
ルはDRAMコントローラ58によって実現される下段優先ス
キームに当てはまる。しかしながら、FIFOLO要求はDRAM
に十分にアクセスしようとするFIFOのレベルで発行され
るので、FIFOHI要求は発行されない、即ち、FIFOHI要求
間の時間間隔が最大限に活用される。
【００３４】後に示すように、アドレスステートマシン
はFIFO 56に入力されたデータの新たなレベル（ダブル
ワード）を継続的にカウントして、選択されたレベル数
毎のデータでFIFOを満たすと、FIFOLO又はFIFOHIの要求
を取り除くか否かの決定がなされる。FIFO 56からのデ
ータ要求はこの時以外クリアされない。FIFOLO又はFIFO
HIの要求をクリアするために表示FIFOを完全に一杯にす
る必要はない。
【００３５】図7は、DRAMコントローラ58とDRAMとコン
ピュータシステム10の様々な装置との相互接続の機能ブ
ロック図である。ブロック内の数字70はDRAMリフレッシ
ュサイクルの要求を示し、この要求はVDC 38内のクロッ
ク（図5に「DR CLOCK」で示す）によって周期的に繰り
返される時間間隔に基づいて発行される。従って、この
要求の受け取りは確実である。他の要求に対するこの要
求のタイムの順序付けは不確実である。同様に、ブロッ
ク内の数字72はLCDコントローラ62のハーフフレームバ
ッファ（図5に数字62'で示す）によって出される可能性
があるDRAMへのアクセス要求を示す。このハーフフレー
ムバッファはLCD 24のパネルに書き込まれる画素値を受
け取りDRAM 38に一時的に格納する。画素値がリフレッ
シュされなければならない時は、パネルの一方が対応す
る表示FIFOからLCDコントローラ62を介してフレッシュ
な情報を受け取る。もう一方のパネルはハーフフレーム
バッファ62'によってDRAMに一時格納された前の画素値
を繰り返し受け取る。
【００３６】LCD 24のパネルは表示FIFOとハーフフレー
ムバッファ62'から交互にフレッシュな画像データを受
け取り、ハーフフレームバッファは2つのパネルのもう
一方がフレッシュな画像データを受け取っている間表示
装置24の特定のパネルをリフレッシュするのに用いるた
めにDRAM 38にフレッシュな画素値を一時格納する。こ
のハーフフレームバッファは限られた量の内部メモリを
有する。従って、DRAM38へのメモリアクセス時に、ハー
フフレームバッファ62'は表示装置24上でいくつかの画
素のリフレッシングを実行できる程度の画素値を受け取
る。ハーフフレームバッファはLCD 24の画素のリフレッ
シングに用いるためにハーフフレームバッファの限定さ
れたメモリ容量内に残っているデータ量によってFRAMEL
O（優先度が低い）かFRAMEHI（優先度が高い）でDRAMへ
のアクセス要求を発行する。
【００３７】ブロック28内の数字74はCPU 28からDRAM 3
8へのアクセスを求めて出される要求を示す。ブロック5
4内の数字76はビットBLTエンジン54から発行されるDRAM
38へのアクセス要求を示す。一方、ブロック56内の数
字78は表示装置14又は25に送るために一時保留されてい
るフレッシュなデータを求める表示FIFO 56から発行さ
れる要求（FIFOLO又はFIFOHI）を示す。後に説明するよ
うに、FIFO要求にはFIFOの56、56'、56"のそれぞれから
来る、さらにそこから来ていることを表すFIFOLO又はFI
FOHIの要求が含まれる。一旦出された要求は満たされる
まで、即ち、FIFOLO及びFIFOHI要求の場合は他の命令に
よってクリアされるまで続けられる（保留中のままであ
る）。
【００３８】図7において、ブロック内の数字80はマウ
ス画像描画のためにDRAM 38へのアクセスを求めるマウ
スの画像生成回路（先に説明済み）から受け取る要求を
示す。ブロック内の数字82はデータ要求に応じてDRAM 3
8から表示FIFOにデータを読み出す際に用いるアドレス
を生成することによって表示FIFO 56（或いはFIFOの5
6、56'、56"）に仕えるアドレス生成器を表す。当業者
なら、複数の表示FIFOの56、56'などを有する実施例に
もこれらの表示FIFOのそれぞれに対応したアドレス生成
器が個別にあることを認識するであろう。DRAMアドレス
マルチプレクサ84はDRAM 38に生成されたアドレスを供
給する。このアドレスマルチプレクサは生成されたアド
レスがDRAM 38でページブレークがいつ必要になるかを
認識する機能も含み、このメモリの異なるページがアク
セスされるようにするためDRAM 38に必要なプリチャー
ジシーケンスを開始するのに用いられるページブレーク
信号（矢印88で示す）をSEQC 86に送る。新しいデータ
が直前のDRAM 38へのデータ入力とは異なるローアドレ
スを有しているとこのページブレーク信号で知らされ
る。新しいデータが同じローアドレスを有しているとペ
ージブレーク信号は発せられず、直前のデータ及び新し
いデータがコンピュータ10の異なる装置から来ていても
プリチャージシーケンスのための時間をロスすることな
くDRAMのページモード動作が維持される。即ち、DRAMを
アクセスする装置の変更によって必ずしもDRAM38にペー
ジブレークが生じるわけではない。
【００３９】図8及び図10に示すように、SEQC 86内には
DRAM 38へのアクセスを求める保留中の要求間における
論理選択処理を実行する優先度論理演算ユニット（prio
ritylogic unit）90がある。図8は表示FIFO 56を一つし
か有していない簡単な別のDRAMコントローラで、これに
ついて先ず説明する。後で説明するが、図8を見ると、
保留中のDRAM 38へのアクセス要求は先ず２段（上段と
下段）の一つに割り当てられることが分かる。上段の中
で、保留中の要求は優先順に（1Uから5U）並べられる。
同様に、下段の中で、保留中の要求が優先順に（1Lから
3L）並べられる。DRAM 38へのアクセスを求めるランク
が付けられた保留中の要求のこの論理構造内で、上段の
各要求はそれよりランクの低い別の上段の要求に対して
許可された既存のDRAM 38へのアクセスを中断し、また
全ての下段の要求に対して許可されたアクセスも中断す
る。従って、FIFOLOの要求（ランク1L）によって表示FI
FOを求めるDRAMへのアクセスが進行中で、SEQC（ランク
4U）がDRAMをリフレッシュする要求を受けたら、表示FI
FOアクセスは中断され、DRAMはリフレッシュされる。
【００４０】しかしながら、このDRAMのリフレッシュ中
にCPUがDRAMへのアクセスを求めて来たら（ランク5
U）、SEQCは上段であっても自分よりランクの低い要求
の割り込みは許可しないからCPUはDRAMへのアクセスを
待たなければならない。一方、DRAM 38のリフレッシュ
中にFIFOHIの要求（ランク2U）を受け取ったら、DRAMリ
フレッシュは中断され表示のための新しいデータを受け
取るために表示FIFOによるDRAMへのアクセスが許可され
る。下段の要求の中では、DRAM 38に対する既存のアク
セスの割り込みは許可されない。これらの下段の要求は
DRAMへのアクセスが単に優先順に許可され、上段の要求
によって中断される。即ち、ビットBLTの要求（ランク3
L）によって許可されたDRAM 38へのアクセスは下段の他
の要求によって中断されることはないが、上段のどの要
求によっても中断される。
【００４１】さらに、図9にレベルカウンタ92（図7を参
照）を用いてDRAMコントローラ58によって実行される別
の機能を表す。先に述べたようにFIFO 56及びDRAMコン
トローラ58は共にVDC 36内に配置され互いにインタフェ
ースしている。レベルカウンタ92はDRAM 38内のデータ
をアクセスするために生成されるアドレスを絶えず監視
し、それらは表示FIFO 56にこのデータを書き込む際に
用いられる。N番目のレベルのデータ毎に（「N」は表示
FIFO 56に供給される選択された整数複数レベルのデー
タを表す）、レベルカウンタ92はSEQC 86のフラグ又は
レジスタをリセットする。図9に示す通り、DRAMコント
ローラ58は同時且つ独立に2つの別々の問いに対する答
えをテストする。一つは表示FIFO 56のデータのレベル
がFIFOLOのポインタより下にあるか否かという問いであ
る。その答えが「ノー」なら、問いが続く。答えが「イ
エス」なら、FIFOLO要求が発行される。表示FIFO 56にN
番目のレベルのデータが書き込まれる毎に（先に説明し
たリセットフラグ又はレジスタで知らされる）再び問わ
れ、もし答えが「ノー」ならFIFOLO要求はクリアされ
る。従って、FIFOLOは表示FIFOがデータで完全に一杯で
なくてもクリアされることがある。
【００４２】同様に、別の問いは表示FIFO 56のデータ
のレベルがFIFOHIポインタより下にあるかどうかであ
る。答えが「ノー」なら問いが続く。この問いに対する
答えが「イエス」ならFIFOHI要求が発行される。先に述
べたように、FIFOHI（図8のランク2U）はマウス要求
（ランク1U）を除くDRAM 38に対する他の全てのアクセ
スを中断する。従って、FIFOHIの発行によって非常に短
時間でDRAM 38内のデータがアクセスされ、表示FIFO 56
に書き込まれることになる。表示FIFO 56にN番目のレベ
ルのデータが書き込まれる毎に（先に説明したリセット
フラグ又はレジスタで知らされる）再び問われ、答えが
「ノー」ならFIFOHI要求はクリアされる。従って、FIFO
HIは表示FIFOが完全に一杯でなくても又はFIFOLOポイン
タのレベルまで満たされなくてもクリアされることもあ
る。表示FIFO 56はＮのレベルからなるデータを表示FIF
Oに書き込み完了時にはFIFOHIポインタの上まで満たさ
れていなければならない。
【００４３】「Ｎ」の値は4が好ましい。Ｎのこの値は8
つのレベルを有する表示FIFOに都合がよく、これらのレ
ベルはそれぞれ32ビットである。VGAモードの動作によ
っては、画素毎に４ビットを要し、フレームバッファが
32画素毎にLCD表示装置をリフレッシュするので、これ
らの動作モードではフレームリフレッシュの順序付けと
Ｎのレベルからデータの表示FIFOへの書き込みの間に有
益な相互関係がある。言うまでもなく、表示FIFOは8レ
ベルまで深くなければならないというわけではないし、
Ｎは4でなければならないということでもない。Ｎは、
表示FIFOからデータが出て行く速度だけでなく、表示FI
FOのサイズとデータがアクセスされこの表示FIFOに書き
込まれる速度（DRAMスピード）との相互作用、DRAMをア
クセスする特定のシステムの他の装置の必要条件を考慮
して選択されることになる。
【００４４】図10に、2つ以上のFIFO56、56'、56"を有
するさらに複雑な別のDRAMコントローラの優先度論理演
算ユニット90によって実行される優先度論理演算スキー
ムを図式で示す。後に説明するが、図10において、DRAM
へのアクセスを求める保留中の要求は先ず３段（上段、
中段、下段）の一つに割り当てられる。上段の中で、保
留中の要求は優先度順に（1Uから3U）ランクが付けられ
る。後で説明するが、この段は一つのランクに複数の同
等の要求を有する。中段の中で要求が1Mから2Mでランク
が付けられる。同様に、下段の中で保留中の要求が1Lか
ら3Lで優先度順にランクが付けられる。このDRAM 38へ
のアクセスを求めるランク付けされた保留中の要求の論
理構造内で、上段の要求はそれぞれその段の要求のキュ
ーに入れられる。
【００４５】DRAM 38へのアクセス要求はそのキュー内
の位置の順序で許可される。上段の要求によって他の上
段の要求に応じて許可された既存のDRAM 38へのアクセ
スが中断されることはない。これらの上段の要求1U―3U
は複数の同等の要求が入ったランク（2U）を含む。即
ち、上段のランク2Uは複数のFIFOHIn要求を含み、ここ
でサブスクリプト「n」は要求を出す複数のFIFO 561-n
のうちの特定の一つを示す。図5を見ると、FIFOの56、5
6'、56"にはそれぞれ数字の識別子1―3が付いており、
この識別子は図10におけるFIFOアクセス要求の出所を確
認するのに用いられる。一方、上段の要求は中段又は下
段の要求に応じて許可された既存のDRAMへのアクセスを
中断する。中段の要求は上段の要求を中断しないが、中
段でもランクが下の要求に応じて許可されたDRAMアクセ
スだけを中断し、或いは下段の要求によって許可された
要求はどれでも中断する。下段の要求はDRAMに対する他
のアクセスを中断することはできないので、個々のサー
ビス待ちのキューに入れられる。これらの下段の要求は
複数の同等な要求が入ったランク（1L）を含む。即ち、
下段のランク1Lは複数のFIFOLOnの要求を含み、ここで
サブスクリプト「n」は要求を出す複数のFIFO 561-nの
うちの特定の一つを示す。
【００４６】図11及び図12は本願のコンピュータシステ
ムのSEQCによって実行されるDRAMに対するアクセスの２
段式調停の結果を示すタイミング図（例のみ）である。
図10に示す通り、３段式の調停スキームを用いて同様の
結果が得られる。先ず図11を見ると、時間間隔#1でビッ
トBLTがDRAMへのアクセスを要求し、この要求が許可さ
れることが分かる。時間間隔2の始まりで、表示FIFOがD
RAMへのアクセスを要求する。FIFOLOとFIFOHIとが同時
に発行されるという事実は表示FIFOは空で表示データが
ないことを示す。時間間隔#2で、表示FIFOはビットBLT
の要求（図8の優先度スキームを参照）に取って代わ
り、表示できる程度のデータを受け取ったらFIFOHIがキ
ャンセルされる（図9のフローチャートで実行されるテ
ストを参照）。時間間隔#3では、FIFOLOの要求（未だ保
留中）は保留中のビットBLTの要求より優先度が高いの
で、表示FIFOはDRAMへのアクセスを続ける。
【００４７】時間間隔#4で、FIFOLOの要求はキャンセル
され（FIFOがフルという印ではなく、FIFOのレベルがFI
FOLOポインタより上にあることを示す）、ビットBLTの
要求が許可される。時間間隔#5の始まりに、FIFOLOの要
求が発行されるが、下段の要求はお互いを中断できない
（図8を参照）のでビットBLTエンジンはDRAMへのアクセ
スを保持する。時間間隔#6で、FIFOHIが発行され、ビッ
トBLTのアクセスを中断する。時間間隔#7はFIFOHIがキ
ャンセルされたが、表示FIFOはDRAMへのアクセスを保持
していることを示す。なぜなら、ここでもまた保留中の
ビットBLT要求は下段の要求で未だ保留中のFIFOLOの要
求を中断できないからである。時間間隔#8はFIFOLOがキ
ャンセルされると保留中のビットBLTの要求が許可され
ることを示す。
【００４８】図12は同じような調停スキームの結果を表
し、今回はSEQCを使ってCPUと表示FIFO間の調停を行
う。図12に、時間間隔#1はDRAMへのアクセスを求めるCP
Uの要求を表す。この要求は許可され、CPUがサインオフ
する。時間間隔#2で、DRAMはアイドルになるが、時間間
隔#3は表示FIFOがDRAMへのアクセスを求める要求を出し
たことを示す。ここでも、FIFOLOとFIFOHIが共に同時に
発行されているという事実は表示FIFOが空で表示データ
がないことを表す。時間間隔#3で、表示FIFOはCPUの要
求に取って代わり（図8の優先度スキームを参照）、表
示できる程度のデータを受け取ったらFIFOHIはキャンセ
ルされる（ここでも、図9のフローチャートで行ったテ
ストを参照）。
【００４９】時間間隔#4で、上段の要求は下段の要求
（FIFOLOは下段の要求の一つである）に対して許可され
たアクセスのどれでも中断できるので、CPUはDRAMへの
アクセスが許可される。時間間隔#5で、CPUはDRAMから
サインオフしたので、FIFOLOの要求が許可される。時間
間隔#6はCPUがDRAMへのアクセスを求める要求を出した
ことを示し、FIFOLOのみが保留中だから表示FIFOを中断
する。CPUがDRAM（時間間隔#7）からサインオフするとD
RAMアクセスは表示FIFOに戻される。時間間隔#8の始ま
りで、FIFOHIの要求が発行され許可されるが、CPUは自
分よりランクが上の上段の要求を中断することはできな
いからこの時間間隔#8には許可されていないDRAMへのア
クセスを求めるCPUの要求の発行が入っている。時間間
隔#9は、CPUは保留中のFIFOLOの要求に基づき表示FIFO
の要求を中断できるから、FIFOHIがクリアされ、CPUに
対しアクセスが認められたことを示す。
【００５０】VDC 36がSEQC 86及び表示FIFO 56の動作を
考慮して、2つの表示装置に駆動信号を供給できるよう
になるVDC 36のアーキテクチャに関して述べる。先に説
明したように、この2つの表示装置はCRTが1台か2台、LC
Dが１台か2台、もしくはCRTとLCD1台ずつの組み合わせ
でもよく、それぞれが異なる表示画像を表示する。代わ
って、表示FIFO 56'及び56"のところで説明したよう
に、NTSCフォーマットの信号をテレビに送るインタレー
ス機能を果たす伝統的なテレビをCRTの代わりに使用し
てもいい。図13に、コンピュータシステム94の伝統的な
アーキテクチャを示す。この伝統的なアーキテクチャは
仮想メモリデスクトップスペース98が定義されたDRAM 9
6を含んでいる。デスクトップスペース98内には2つの表
示メモリスペース100と102が定義され、個々のメモリス
ペースが2つの表示装置のどちらに割り当てられるかを
示すために一方は#1、もう一方は#2と表示されている。
コンピュータシステム94のユーザはデスクトップメモリ
スペース98内で2つのメモリスペース100及び102を移動
したり選択して配置することができる。メモリスペース
100及び102はユーザが各メモリスペースの基準のコーナ
ー104及び106の位置をそれぞれ指定することによってデ
スクトップ98上に選択的に配置される。ユーザはそれぞ
れの表示サイズも指定しなければならない。メモリスペ
ースは対応する表示と同じ仮想サイズを有する。
【００５１】仮想デスクトップは、ユーザがメモリスペ
ース100及び102を例えば上下に重ねるか或いは左右隣り
合わせに置くなど相対的に配置できる大きさである。そ
のように配置すると、ユーザがメモリ100及び102の接近
しているエッジを隣合わせに置けば、画像は一つの表示
画面からもう一つの表示画面にブレークなしで広げるこ
とができ、カーソルをメモリスペース98を横切って移動
させ、例えば、一方の表示装置を出て直ちにもう一方の
表示装置の中に現れるようにすることができる。しかし
ながら、伝統的なアーキテクチャでこのダブル表示機能
がどのようにして実現されるかを考えれば、DRAM 96へ
のアクセスを許可し、一対の専用表示処理チャネル、即
ち、大まかに110と112の参照番号で示したパイプライン
に表示データを送るシーケンサがコンピュータシステム
に含まれていることが分かる。従来、これらの表示パイ
プラインはそれぞれ表示FIFO 114と表示プロセサ116を
含み、それぞれが参照番号118で示した2つの表示装置の
それぞれに表示駆動信号を送る。
【００５２】容易に分かるように、コンピュータシステ
ムのこの伝統的なアーキテクチャはコンピュータシステ
ムの相当数の回路及び構成要素を重複さえなければなら
ない。例えば、過去において伝統的には、2つの表示装
置を用いて、特定のカードで駆動する特定の表示装置専
用の個別のビデオコントローラカード（モノクロームま
たはカラー）を有するコンピュータシステムを動作させ
ていた。従って、コンピュータシステムの構成を容易に
変更できないことが分かる。さらに、コンピュータシス
テムが一つの表示装置（普通LCDフラットパネル型）を
有するノートブック型かポータブルの構成の場合、その
コンピュータシステムのダブル表示機能を活用するため
に、タイプはさて置き何らかのCRT、モニタ、或いはテ
レビなど或る特定の場所で使えるものとインタフェース
させるのは容易ではない。
【００５３】図14において、VDCの内部アーキテクチャ
の別の部分をコンピュータシステム10の関連装置への配
線に沿って描いている。図14から図18に示した構造を説
明するのに用いる参照番号を付けるために、構造的に又
は機能的に同じか同等な構造、先に説明した構造は先に
使った同じ番号を付け、混同しないようにする必要があ
る場合はプライム符号（'）を加えてある。この例にお
いて、2つの表示装置には14/24、14/24'の参照番号を付
けて、それぞれがCRTかLCDのいずれでもいいことを示し
ている。図14におけるコンピュータシステムの構成はCR
Tに代えて伝統的なテレビを駆動することを意図してい
ない。しかしながら、先に説明したように、インタレー
ス画像信号を伝統的なテレビに送れるようにSEQCは3つ
の（2つだけでなく）表示FIFO 56（つまり、56'及び5
6"）を含むことができる。さらに、重複した構成要素は
同じ番号を使用し、少なくとも一つのプライム符号を加
えてある。従って、当業者なら、図14に関して述べるア
ーキテクチャは伝統的なテレビを駆動するためにさらに
増やして拡張できることが分かるであろう。
【００５４】図14から、VDC 36は一対の表示FIFO（参照
番号56、56'）を含み、それぞれは対応する表示FIFOカ
ウンタ92、92'並びにアドレス生成器82、82'を有するこ
とが分かる。図を簡素化するために、ホストインタフェ
ース48は図14においては単に破線で境界をつけるだけに
した。先に図13において説明したように、DRAM 38内で
仮想デスクトップが生成される。仮想デスクトップには
それぞれが2つの表示装置14/24の一つに割り当てられる
別個のメモリスペース100'、102'がある。DRAMコントロ
ーラ58のSEQC 86に関して先に説明した通り、このSEQC
は仮想デスクトップ、メモリスペース100'及び102'を含
め、DRAM 38へのアクセスを求める要求を調停する。表
示FIFO 56はメモリスペース100'から表示データをアク
セスして、対応する表示装置14/24に送るためこのデー
タを表示データ処理パイプライン（以降、「当該パイプ
ライン」もしくは単に「パイプライン」）に届ける。こ
れは一般的に参照番号120で示してある。後で説明する
が、当業者ならパイプライン120はパイプではなく、複
雑な表示データ処理回路（DDPC）であることを認識する
であろう。同様に、表示FIFO 56'は同じ処理パイプライ
ン120を介して対応する表示装置14/24に送るためにメモ
リスペース102'から表示データをアクセスする。
【００５５】処理パイプライン（DDPC）120は表示FIFO
56、56'の特定の一つから送られてくる表示データを受
け取り、対応する表示装置14/24、14/24'を駆動する信
号を送る。先に述べたように、VDCは一つ以上の表示FIF
Oを有するから、SEQC 86は先に説明した3段式の優先度
スキームを用いてDRAM 38へのアクセスを調停する。し
かしながら、特定のメモリスペース100'及び102'から来
ている表示データが無くなってFIFOが空にならない程度
に表示FIFO 56及び56'に対してDRAMへのアクセスが許さ
れる。従って、表示FIFO 56及び56'それぞれのDRAM 38
へのアクセスは断続的ではあるが、表示装置14/24及び1
4/24'はそれぞれに異なるデータが同時に供給される。
即ち、コンピュータシステム10のユーザは表示装置14、
24に表示される異なる画像を見る。様々なCRTで動作す
るように表示パイプライン120の可変型構成の一部を制
御するため、VDC 36は陰極線管カウンタ（CRTCNTR）122
を含む。コンピュータシステム10とインタフェースする
特定のCRTの機能によっては、CRTCNTR 122はモニタが実
現できる解像度の線の数を読むことができる。このデー
タを読める通信バスを有していないモニタがコンピュー
タ10とインタフェースされている場合には、ユーザがこ
の情報を入力しなければならない。
【００５６】図15は表示処理パイプライン（DDPC）120
のハイレベルの機能ブロック図である。この表示処理パ
イプラインは２つの別々の処理チャネルがありそれぞれ
が表示FIFO 56又は56'のどちらか一つに対応するように
見えるが、処理チャネルは複雑で可変構成可能な回路の
機能的に組み入れる素子として定義される。即ち、処理
チャネル120は動作モードの処理要件とインターフェー
スする表示装置のタイプにマッチするように様々に構成
可能である。一般的な言い方をすれば、表示パイプライ
ン120は表示FIFO 56及び56'のそれぞれのために少なく
とも一対からなる専用でしかも様々に構成可能なデータ
デコード・オーバースキャンサイト（DDOS）124又は12
4'を備える。
【００５７】表示FIFO 56の動作に関して先に説明した
通り、表示データは32ビットのダブルワード単位で送ら
れる。この後さらに説明するが、DDOS 124はそれぞれ32
ビットダブルワードのデータを受け取り、このデータを
操作してそれぞれ対応するメモリスペース100'又は102'
からの画像を表示する特定のタイプの表示装置14/24に
とって認識可能且つ受理可能な形にする。例えば、表示
装置14/24の一つが16色モードで動作している場合、画
素は各々DRAM 38の表示メモリスペース100'又は102'か
ら4ビットのデータを必要とする。この場合、32ビット
ダブルワードのデータはそれぞれが8画素値を表し、各
々は4ビットである。一方、表示装置が256色モードで動
作していれば、画素毎に8ビットの表示データを要す
る。この場合、32ビットダブルワードのデータはそれぞ
れが4画素値を表し、各々は8ビットである。16色及び25
6色の両モードで、画素データ値はカラーパレットの指
標を表す。従って、カラーパレットの色の値は表示装置
に画素データを送る前に検索される。
【００５８】代わって、64K色モードでは、各画素は18
ビット（16＋２）を要し、32ビットダブルワードは2画
素値を表し、それぞれが16ビットである。64K（或いは3
2K）色モードでは、画素値は実際の色の値を表す。従っ
て、カラーパレットルックアップは不要である。画素毎
の余剰の2ビットの加算については以下に説明する。
【００５９】各DDOS 124又は124'は、表示装置がLCD 14
ならばLCDインタフェース62に、表示装置がCRTならばDA
C 61に、データを送るフリップフロップ126又は126'に
画素値を送る。図16はパイプライン120内のDDOS 124の
考えられる別の可変型構成の一つを示す。この構成で、
ダブルワードのデータは8チャネルのデマルチプレクサ1
28の各場所（図16の番号0―7）に入力される。デマルチ
プレクサ128から、8ビットワードの最下位の4ビットと
して現れるようにフリップフロップを介して一回に4ビ
ット取られる。残る4ビット（即ち、最上位のビット）
は全てゼロの値としてレジスタ132によって加算され
る。これは表示動作の16色モードに必要なビットワード
フォーマットである。表示装置は16色モードで動作す
る。従って、DDOSは、先に説明したように、LCDインタ
フェース62'に8ビットワードの表示データを送る。カウ
ンタ134はデマルチプレクサ128の入力対出力を監視し、
対応する表示FIFO 56又は56'から追加の32ビットワード
の表示データを送れるようになると要求生成器136に信
号を送る。
【００６０】図17はパイプライン120のDDOS 124'の別の
可変型構成を示す図である。この場合、表示装置は256
色モードで動作する。デマルチプレクサ128'は4チャネ
ルの構成になっている。その結果、ビット値はフリップ
フロップ130を介して一度に8ビットが表示装置に送られ
る。ここでも、LCDインタフェース62'は8ビットワード
の表示データを受け取り、今回は256色モード動作を実
現する。
【００６１】最後に、図18はパイプライン120内のDDOS
124"のまた別の可変型構成の機能ブロック図である。こ
の場合、表示FIFO 56又は56'からの表示データは64Kモ
ードの画像にデコードされる。従って、画素値毎に18ビ
ットが必要である。2チャネルのデマルチプレクサ128'
の対応する場所から最下位の16ビットを得る。レジスタ
132"は表示データワード毎に必要な追加の最上位ビット
を送る。18ビットの表示データワードがDAC 61'に、従
ってCRTに送られる。
【００６２】上記に鑑み、当業者ならDDOS 124、124'、
及び124"は互いに多くの類似性を有していることを認識
するであろう。これらのDDOS構成で最も大きな違いがあ
るのはデマルチプレクサ128、128'及び128"に用いられ
ているチャネル数である。デマルチプレクサ128で使用
されているチャネル数に基づいて対応するカウント値が
各カウンタ134、134'及び134"で用いられる。従って、
表示パイプライン120の内部DDOSの構成は、図16―図18
から分かるように、概して同じ構成を保ちながら構成の
詳細が異なる表示装置のタイプだけでなく、特定の表示
装置の動作モードに対応する。このように、一つの可変
構成可能な表示処理パイプラインを用いると、先に図13
で説明した専用の表示パイプライン回路の構成よりはる
かに柔軟性が高くなりまた費用もより低コストに抑える
ことができる。
【００６３】それぞれ対応する表示装置を有する一対の
表示FIFOを含むVDC 36を説明したが、ここで、単一の表
示装置14/24におけるオーバレイ表示用の一対の表示FIF
Oを用いる実施例を説明する。一般的に、オーバレイは
アニメーション、ビデオ映画、或いはそれに類するもの
が入った既存のグラフィックスのバックグラウンドの上
のウィンドウである。オーバレイデータのソースにはビ
デオカメラ、CD-ROM、ハードディスク、ネットワーク、
モデムなどがある。このオーバレイデータは16ビットRB
G、24ビットRBG、422 YUV、MPEGなどの様々なフォーマ
ットで定義できる。
【００６４】単一或いは複数のオーバレイをサポートす
る伝統的なマルチメディアシステムはソフトウェアによ
る解法に頼ってきた。伝統的なソフトウェアによる解法
の一例を図19に示す。このソフトウェア解法では、ビデ
オストリーム「A」はソース1910で生成され、先ずシス
テムメモリ1920に格納される。画像データ「A」1922を
バックグラウンド表示データ「b」1962のフォーマット
にするために、CPU 1930は画像データ「A」1922を変換
しシステムメモリ1970に新しい画像データ「a」を書き
込む。この変換過程で、CPU 1930は画像データ「A」192
2に対するスケーリング、補間、及び境界整形の各処理
を行うこともできる。
【００６５】CPU 1930はその後システムメモリ1970から
画像データ「a」1924を検索し、それを直接グラフィッ
クスメモリ1960に書き込む。画像データ「a」1924は次
にバックグラウンド表示データ1962上にオーバレイされ
る。最後に、グラフィックスコントローラ1950が組み合
わせた画像とバックグラウンドデータをグラフィックス
メモリ1960で表示装置14/24に合わせてラスタ化され
る。
【００６６】この伝統的なソフトウェア解法の欠点の一
つは性能である。CPU 1930が実行するスケーリング、補
間、境界整形、データフォーマット変換などの処理はプ
ロセサ集約型の作業である。従って、一つのオーバレイ
の処理中、システムのスループットは、動画ビデオに必
要な一秒につき30フレームをサポートできなくなるまで
に低下する。容易に分かるように、一つ以上のソースで
作られる複数のオーバレイが存在する場合にはシステム
スループットはさらに低下する。
【００６７】
【発明の効果】本願発明はソフトウェアベースの解法に
要するCPU処理を軽減することによってシステム性能を
向上させる。具体的には、本願発明は一つ以上のオーバ
レイのための表示データの処理専用のパスウェイ（もし
くはパイプライン）を設けるハードウェアベースの解法
である。このパスウェイはバックグラウンドグラフィッ
クスのための表示データの処理専用のパイプラインとは
全く別のものである。
【００６８】システム動作のハイレベルの概要を図20に
示す。表示されているように、ソース2002及び2004、20
06はオーバレイ表示データをローカルバス1920を介して
グラフィックスコントローラ2050に送る。グラフィック
スコントローラは次にそのオーバレイ表示データをグラ
フィックスメモリ1960に送る。代わって、オーバレイデ
ータはローカルバス2020をバイパスしてグラフィックス
コントローラ2050内に組み込まれたディレクトビデオポ
ート（未表示）を通るようにすることもできる。
【００６９】図20にさらに示すように、オーバレイ表示
データ2062及び2064、2066、2068はグラフィックスメモ
リ2060のオフスクリーン部分に固有のフォーマットで格
納される。この過程は変換されたオーバレイ表示データ
1924をグラフィックスメモリ1960のオンスクリーン部分
に格納する伝統的な解法とは全く別である。以下にさら
に詳細に説明するが、オーバレイ表示データ2062及び20
64、2066、2068は検索されグラフィックスコントローラ
2050内のオーバレイパイプラインによって処理されて最
終的に表示装置14/24に合わせてラスタ化される。オー
バレイパイプラインは、オーバレイデータ2062及び206
4、2066、2068に関してスケーリング、補間、境界整
形、データフォーマット変換の全ての処理を実行して表
示画像2072及び2074、2076、2078をそれぞれ生成する。
【００７０】グラフィックスコントローラ2050内にこう
した機能を組み込むことによって、CPUは全てのオーバ
レイ動作から開放される。その上、ソース1910とシステ
ムメモリ1970との間のトラフィックが無くなるからロー
カルバス1920上のトラフィックが軽減する。このバンド
幅が付加されることによって複数のソース2002及び200
4、2006からのオーバレイデータに対応できる。
【００７１】本願発明のアーキテクチャの更なる利点は
オーバレイのためのハードウェア支援型ダブルバッファ
リングのサポートである。ダブルバッファリングは1990
年アディソン・ウェズリィ出版社（Addison-Wesley Pub
lishing）発行のJ. D. Foleyet al.著「コンピュータグ
ラフィックス：原理と実践（Computer Graphics: Princ
iples and Practice）」第２版に詳細に亘って述べられ
ている。本書を参照することにより本願明細書の一部を
構成するものとする。一般的に、ダブルバッファリング
はスムーズなアニメーションがクリティカルな場合によ
く用いられる。この過程で、アプリケーションはメモリ
の第1エリアに描き、それに対して寸法が同じ第2エリア
は表示ソースの役割を果たす。アプリケーションがメモ
リの第1エリアで描画の過程を終えると、グラフィック
スコントローラとアプリケーションがメモリロケーショ
ンを交代する。今度はアプリケーションがメモリの第2
エリアに描き、その間メモリの第1エリアは表示の新し
いソースとして機能する。次にこのダブルバッファリン
グの特徴の実現をさらに詳細に説明する。
【００７２】一般的な機能を説明したが、グラフィック
スコントローラ2050をさらに詳細に表したのが図21であ
る。先に述べたように、グラフィックスコントローラ20
50は別々のパイプラインを用いてグラフィックスメモリ
1960からオーバレイデータとバックグラウンドデータの
両方を表示装置14/24に転送する。グラフィックスコン
トローラ2050は、メモリコントローラ2102と表示FIFOパ
イプライン2104、オーバレイFIFOパイプライン2106、CR
TC 2108、オーバレイマルチプレクサ2110から構成され
ている。メモリコントローラ2102は図7において説明し
た要求を含むメモリアクセス要求を受け取る。好適な実
施例においては、図10に明らかにした優先度スキームを
使用して複数のFIFO（即ち、FIFOパイプライン2104及び
オーバレイFIFOパイプライン2106）から受け取る要求を
調停する。
【００７３】先に述べたように、表示FIFOパイプライン
2104はグラフィックスメモリ1960のバックグラウンド
（未表示）からグラフィックスバックグラウンドデータ
を読み込み、テレビ表示装置2140のフォーマット（例え
ば、24ビットRGB）でそのバックグラウンド表示データ
を出力する従来のパイプラインである。図21に示すよう
に、表示FIFOパイプライン2104はグラフィックスメモリ
1960からメモリコントローラ2102及びパス2124を介して
バックグラウンド表示データを検索する。バックグラウ
ンド表示データは表示FIFOパイプライン2104からパス21
28を介してオーバレイマルチプレクサ2110に出力され
る。
【００７４】一方、オーバレイFIFOパイプライン2106は
オーバレイデータ専用のパイプラインである。オーバレ
イFIFOパイプライン2106はグラフィックスメモリ1960か
らメモリコントローラ2102及びパス2122を介してオーバ
レイ表示データを検索する。オーバレイ表示データはオ
ーバレイFIFOパイプライン2106からパス2126を介してオ
ーバレイマルチプレクサ2110に出力される。
【００７５】オーバレイFIFOパイプライン2106の実施例
を図28に示す。オーバレイFIFO2802はオフスクリーング
ラフィックスメモリからオーバレイデータ（未表示）を
読み込み、表示装置のフォーマットでオーバレイデータ
を出力する。オーバレイデータは固有のフォーマットで
格納されるから、フォーマット変換器2804は必要に応じ
てフォーマット変換を実行する責任者である。先に述べ
たように、オーバレイFIFOパイプライン2106は必要なら
スケーリング処理及び補間処理を行う責任もある。これ
らの機能はスケーリング・補間処理ユニット2806によっ
て実行される。オーバレイFIFOパイプライン2106の入出
力信号の機能並びに定義については以下にCRTC 2108に
関連して述べる。
【００７６】オーバレイマルチプレクサ2110は表示FIFO
パイプライン2104及びオーバレイFIFOパイプライン2106
からパス2128及び2126をそれぞれ介してデータストリー
ムを受け取り、そのデータストリームを選択して表示装
置に出力する。適切なデータストリームの選択はCRTC 2
108からの制御信号（未表示）に基づく。 CRTC 2108は
表示FIFOパイプライン2104及びオーバレイFIFOパイプラ
イン2106内のデータの進捗具合の制御もする。
【００７７】図21に示す実施例において、オーバレイマ
ルチプレクサ2110はノンインタレースの表示データをテ
レビコンバータ2130に出力する。テレビコンバータ2130
の機能には（1）ノンインタレース表示データのインタ
レース表示データへの変換処理と、（2）RGBデータのYI
Q（NTSC標準）もしくはYUV（PAL標準）への変換処理が
ある。変換されたデータは次にテレビ表示装置2410に出
力される。他の実施例において、オーバレイマルチプレ
クサ2110はDAC 61'及びLCD I/F 62'をそれぞれ介して表
示データをCRT又はLCDに送ることができる。
【００７８】オーバレイマルチプレクサ2110の動作の概
要を図22に関連して説明する。図22は表示2200の生成に
用いられる走査線2220を示す。走査線2220はオーバレイ
マルチプレクサ2110によって生成され、バックグラウン
ド表示2202に対応する表示データと、「a」のオーバレ
イデータ2204、「d」のオーバレイデータ2208を含む。
通常動作では、表示FIFOパイプライン2104からのデータ
ストリームを用いてラスタ様式（即ち、走査線単位で）
でバックグラウンド表示2202を描く。このデータストリ
ームは表示FIFOパイプライン2104によって生成され、元
々グラフィックスメモリ1960のバックグラウンド部分19
62から来ている。
【００７９】しかしながら、CRTC 2108が現走査線内に
一つ以上のオーバレイストリップ2232、2234があると判
断したら、CRTC 2108はグラフィックスメモリ1960から
オーバレイデータをダウンロードするようオーバレイFI
FOパイプライン2106に命令を出す。走査線2220のコンテ
キストにおいて、CRTC 2108は先ずグラフィックスメモ
リ1960から「A」のオーバレイ表示データ2062をダウン
ロードするよう命令する。フォーマット変換及び関連の
処理（例えば、スケーリング）を行った後、「a」のオ
ーバレイストリップ2232のためのデータが生成され、パ
ス2126を介してオーバレイマルチプレクサ2110に送られ
る。走査線2220の点2222に達すると「a」のオーバレイ
ストリップ2232のためのデータがオーバレイマルチプレ
クサ2110によって選択される。走査線2220の点2224に達
すると、オーバレイマルチプレクサ2110はバックグラウ
ンド表示データを表示装置14/24に渡す通常のルーチン
を再開する。
【００８０】図22にさらに示すように、走査線2220には
「d」のオーバレイストリップ2234も入っている。同様
に、CRTC 2108はグラフィックスメモリ1960から「D」の
オーバレイ表示データ2068をダウンロードするようにオ
ーバレイFIFOパイプライン2106に命令を出す。フォーマ
ット変換後、「d」のオーバレイストリップ2234のため
のデータが生成され、パス2126を介してオーバレイマル
チプレクサ2110に送られる。走査線2220の点2226に達す
ると「d」のオーバレイストリップ2234のためのデータ
がオーバレイマルチプレクサ2110によって選択される。
点2228に達すると、オーバレイマルチプレクサ2110はバ
ックグラウンド表示データを表示装置14/24に渡す動作
を再開する。バックグラウンド表示データ2202とオーバ
レイ表示データ2204或いは2206、2208、2210のいずれか
を選択するこの過程が表示2200の各走査線2220に対して
繰り返される。
【００８１】図22に例としてあげた表示において述べた
ように、本願発明は複数のオーバレイをサポートする。
可能なオーバレイ数はインプリメンテーションによって
異なる。一般的に、本願発明のハードウェアアーキテク
チャではオーバレイ毎にオーバレイレジスタのセットが
割り当てられる。図23に関連して表1に定義したオーバ
レイレジスタを説明する。
【００８２】図23に示すように、レジスタRegOf<#>Heig
htとRegOf<#>Widthにはソース2002及び2004、2006、200
8から出力されるスケーリング処理されていないオーバ
レイ画像2302の寸法が入っている。スケーリング処理さ
れていないオーバレイ画像2302データがオーバレイFIFO
パイプライン2106にダウンロードされた後、補間・スケ
ーリング処理ユニット2806はレジスタRegOf<#>ScaleXと
RegOf<#>ScaleYの値に基づいてスケーリング処理されて
いないオーバレイ画像2302の寸法を調整できる。具体的
には、スケーリング処理されていないオーバレイ画像23
02の寸法を倍率ScaleX及びScaleYを用いて乗算すること
によって表示装置14/24上のスケーリング処理されたオ
ーバレイ画像2304の寸法が生成される。さらにスケーリ
ング処理されたオーバレイ画像2304に関して、表示装置
14/24上の位置は起点（例えば、左上の角）で定義され
る。この起点のX座標、Y座標はレジスタRegOf<#>StartX
とRegOf<#>StartYで定義される。
【００８３】
【表１】
【００８４】最後に、レジスタRegOf<#>StartAdrの開始
アドレスによってグラフィックスメモリ1960のスケーリ
ング処理されていないオーバレイ画像2302の位置が定義
される。レジスタRegOf<#>Offsetはスケーリング処理さ
れていないオーバレイ画像2302の線と線の間のアドレス
オフセットを定義する。具体的には、オーバレイ<#>の
ラインnの第1画素のアドレスはRegOf<#>StartAdr+(n*Re
gOf<#>Offset)である。これらの計算によって、オーバ
レイFIFOパイプライン2106はある特定の走査線のために
どのデータをダウンロードするかを知る。
【００８５】表1に定義したレジスタを用いて、本願発
明はダブルバッファリング機能を容易にサポートでき
る。先に述べたように、ダブルバッファリングは単一の
オーバレイの表示のためにメモリの2つのエリアを使用
することになる。この過程において、アプリケーション
はメモリの第1と第2のエリアに交互に描画し、その間グ
ラフィックスコントローラはメモリの第1及び第2のエリ
アを交互に表示のソースとして用いる。図24A及び24Bは
この機能をサポートするレジスタの割り当てを例として
示したものである。
【００８６】図24Aはオーバレイに対するレジスタの標
準的な割り当てを示す。具体的に、ソース2402、2404の
一つから来ている4つのオーバレイ2422及び2424、242
6、2428にはそれぞれ一つのレジスタセットが割り当て
られる（即ち、<#>=0、１、２或いは3）。表2はこの特
定のレジスタ割り当ての考えられるレジスタ値を示す。
【００８７】
【表2】
【００８８】表2に示すように、イネーブルのレジスタ
セットはそれぞれ一意のX, Yの開始座標、開始アドレ
ス、高さ、幅、メモリ領域2412及び2414、2416、2418に
格納されたオーバレイデータ用の倍率を定義する。グラ
フィックスメモリ1960内のオーバレイデータ2412及び24
14、2416、2418は表示装置14/24上でオーバレイ2422及
び2424、2426、2428とそれぞれ一対一で対応する。
【００８９】一方、図24Bはダブルバッファリングの特
徴をサポートするレジスタ割り当ての例を示す。ここ
で、メモリ領域2412及び2414はオーバレイ2432と対応
し、メモリ領域2416及び2418はオーバレイ2434と対応し
ている。この双対割り当てによって、ソース2402、2404
は一つのオーバレイに対応する2つのメモリ領域の一つ
に交互に表示データを書き込むことができる。例えば、
ソース2402はメモリ領域2412及び2414に交互に書き込
む。次に、メモリ領域2412と2414が交互にオーバレイ24
32のソースの働きをする。表3はこのダブルバッファリ
ングのレジスタ割り当ての考えられるレジスタ値を示
す。
【００９０】
【表3】
【００９１】表3に示すように、X,Yの開始座標、高さ、
幅、倍率が同じレジスタ値で表されている通り2つの補
足のメモリ領域はサイズ的には全く同じである。2つの
メモリ領域は全く別個の存在だから、それぞれが一意の
開始アドレスをもつ。イネーブルレジスタのビットに関
して、一度に2つの補足のメモリ領域の一つだけを設定
できる。言い換えれば、メモリ領域の一つだけが特定の
時にいつでも表示のソースの働きをすることができる。
【００９２】さらにレジスタ割り当てに関して、本願発
明の一つの実施例では表示されているオーバレイの近接
度に基づいてオーバレイにレジスタを割り当てる。具体
的に、2つ以上のオーバレイが表示されていれば、一番
左のオーバレイが一番下のオーバレイレジスタセットの
中にプログラムされる。例えば、4つのオーバレイが表
示されていれば、一番左のオーバレイにはレジスタセッ
ト０（ゼロ）が割り当てられ、中間の左のオーバレイに
はレジスタセット1が割り当てられ、中間の右のオーバ
レイにはレジスタセット2が割り当てられ、そして一番
右のオーバレイにはレジスタセット3が割り当てられ
る。こうした割り当てはオーバレイ毎のレジスタの値Re
gOf<#>StartXに基づく。
【００９３】一般的に、この割り当て法によって、或る
特定の走査線のためにどのオーバレイデータをオーバレ
イFIFO 2106にダウンロードするべきかを決定するのに
必要なCRTC 2108ハードウェア処理の量を軽減すること
ができる。例えば、オーバレイがオーバラップするのを
許されないシナリオを考えてみよう。このシナリオにお
いて、CRTC 2108は先ず或る特定の走査線上に存在する
のはどのオーバレイかを判断する。この決定はY座標と
高さ、倍率だけに基づいて行われる。この特定の走査線
上に存在するオーバレイのセットでは、CRTC 2108はオ
ーバレイデータをオーバレイFIFOパイプライン2106にダ
ウンロードする順序を決定する。この順序は単純にレジ
スタ番号の順序に基づく。
【００９４】例えば、図22に戻り、「a」及び「d」のオ
ーバレイ2204、2208を含む表示2200の走査線2220を考え
てみよう。X開始座標の一番左の位置に基づいて、「a」
のオーバレイ2204にはレジスタ0が、「d」のオーバレイ
2208にはレジスタ2が割り当てられる。単純にレジスタ
のこの順序に基づいて、CRTC 2108は「a」のオーバレイ
2204を「d」のオーバレイ2208より先に処理しなければ
ならないことを知る。
【００９５】容易に分かるように、オーバレイのオーバ
ラップが許される場合は、CRTC 2108にはオーバレイFIF
Oパイプライン2106がオーバレイデータをダウンロード
する順序を決定する別のソフトウェア処理が必要にな
る。具体的には、当業者には分かるように、オーバラッ
プするオーバレイ（つまり、ウィンドウズ）は画面所有
権のあるエリア間の関係を表す優先度メカニズムに基づ
いて区別できる。従って、画面の所有権を考慮すること
によって座標レジスタデータのCRTCの使用を補うことが
できるであろう。
【００９６】一般的には、先に述べたように、CRTC 210
8はグラフィックスコントローラの調整役である。CRTC
2108は表示FIFOパイプライン2104とオーバレイFIFOパイ
プライン2106の機能を調整する。より具体的には、CRTC
2108の機能には（1）表示FIFOパイプライン2104とオー
バレイFIFOパイプライン2106がそれぞれバックグラウン
ドデータとオーバレイデータをいつ読み込むべきか、
（2）表示FIFOパイプライン2104とオーバレイFIFOパイ
プライン2106がダウンロードされたデータの処理をいつ
開始すべきかの調整が含まれる。CRTC 2108の機能には
オーバレイマルチプレクサ2110がどの表示データ（バッ
クグラウンド或いはオーバレイ）を選択すべきかの調整
も入る。
【００９７】図25はCRTC 2108の制御部分のハイレベル
のブロック図である。CRTC 2108の基礎は2つのカウンタ
である。つまり、新しい表示フレームが始まる度にトリ
ガされる水平カウンタ2502と垂直カウンタ2504である。
カウンタ2502、2504の値は表示の座標を表す。これらの
座標は起点（例えば、左上の角）に関連して生成され
る。
【００９８】図26に示すように、水平カウンタ2502と垂
直カウンタ2504は非表示エリアの座標も表している。こ
れら非表示エリアの座標は水平方向非表示期間（HNDP）
及び垂直方向非表示期間（VNDP）と称する。水平カウン
タ2502はゼロから線毎にカウントし、表示の幅プラスHN
DPマージンに達するまで連続する画素毎にインクリメン
トされる。同様に、垂直カウンタ2504はゼロから第1の
走査線をカウントし、表示の高さプラスVNDPマージンに
達するまで連続する走査線毎にインクリメントされる。
【００９９】一般的に、VNDP内に入っていない線が開始
される前に、CRTC 2108は表示FIFOパイプライン2104に
バックグラウンドグラフィックスデータの読み込みを開
始するよう命令する。水平カウンタ2502がHNDP内にない
時は、CRTC 2108は表示FIFOパイプライン2104にバック
グラウンドグラフィックスデータを処理するよう命令す
る。CRTC 2108は処理が発生する前に表示FIFOパイプラ
イン2104がバックグラウンドデータをロードするのに十
分な時間を与えなければならない。
【０１００】オーバレイFIFOパイプライン2106に関し
て、同様な原理が用いられる。或る特定のオーバレイを
表示する前に、CRTC 2108はオーバレイFIFOパイプライ
ン２１０６に対して特定のオーバレイデータを読み込む
よう命令を出さなければならない。その後すぐに、ＣＲ
ＴＣ ２１０８はオーバレイFIFOパイプライン2106に最
終的になされる表示のためのオーバレイデータの準備を
開始するよう命令を出す。図22の走査線2220のコンテキ
ストにおいて、CRTCは先ずオーバレイFIFOパイプライン
2106にオーバレイ「a」2204のためのデータを読み出す
よう命令する。CRTC 2108は、オーバレイFIFOパイプラ
イン2106がCRTC 2108にオーバレイ走査線2232の読み込
みが完了したことを知らせるまで、オーバレイFIFO2106
に対してオーバレイ「d」のためのデータの読み出しを
命令することはできない。好適な実施例において、この
複数のオーバレイ間の処理の調整は双方向ハンドシェイ
クによって容易になる。具体的に、オーバレイFIFOパイ
プライン2106はCRTC 2108に対して、オーバレイFIFOパ
イプライン2106が一つのオーバレイライン全体を読み終
えて次のオーバレイラインの読み出し開始の要求を受け
入れる準備ができていることを示すOfMemLoadDone信号
を送る。
【０１０１】双方向ハンドシェイクはオーバレイFIFOパ
イプライン2106のオーバレイスケーリング処理の特徴に
対処するためにも用いられる。例えば、オーバレイFIFO
パイプライン2106に水平方向の拡大を要するオーバレイ
データがあると仮定しよう。スケーリング処理はオーバ
レイFIFOパイプライン2106内で実行されるから、CRTC21
08は前もって最終的なオーバレイ画像の寸法を決定する
ことはできない。従って、オーバレイラインが描画され
る度毎の終わりに、オーバレイFIFOパイプライン2106は
そのオーバレイラインの最後の画素の処理が完了したこ
とを示すVpCTCDone信号をCRTC 2108に送る。同様に、垂
直方向の拡大において、オーバレイFIFOパイプライン21
06はCRTC 2108に対して次にオーバレイを描画する時同
じオーバレイラインが必要かそれともスケーリング処理
されていないオーバレイ画像の新たなオーバレイライン
が必要かを知らせるVpCTCNewLine信号を送る。
【０１０２】図25に示す通り、これらのハンドシェイク
信号OfMemLoadDone及びVpCTCDone、VpCTCNewLineはCRTC
2108への入力として送られる。ここで、CRTC 2108の残
りの制御部分の動作を説明する。
【０１０３】先に述べたように、CtcVCounter 2504は或
る特定の走査線のための垂直座標を供給する。この垂直
座標はCtcOfVDE 2506に送られる。CtcOfVDE 2506はオー
バレイのそれぞれに関する垂直表示イネーブル信号を生
成する。具体的に、CtcOfSel2508に送られる信号CtcOf<
#>VDEは、アクティブハイなら、現在描画されている走
査線上でオーバレイ<#>が可視であることを示す。図22
の走査線2220の例では、CtcOf<0>VDEとCtcOf<2>VDEがハ
イで、CtcOf<1>VDEとCtcOf<3>VDEがローである。
【０１０４】CtcOf<#>VDE信号を受け取ると、CtcOfSel
2508はオーバレイFIFOパイプライン2106にロードされる
オーバレイの順序を決める。オーバレイのオーバラップ
が許されない場合、この決定は単純にイネーブルされた
オーバレイの番号順になる。走査線2220では、オーバレ
イ「0」が先ずロードされ、次にオーバレイ「2」がロー
ドされる。先に述べたように、オーバレイがオーバラッ
プしてもいい場合は、この決定はその走査線に関する画
面の所有権の優先度の関係を考慮に入れるもっと複雑な
ハードウェア処理が必要になるかもしれない。
【０１０５】双方向ハンドシェイクを容易にするため、
CtcOfSel 2508はCtcOfMemLoad信号とCtcOfSelの信号を
出力する。CtcOfMemLoadはオーバレイFIFOパイプライン
2106に対してメモリからオーバレイデータを読み込み始
めるよう命令を出す。CtcOfSelはオーバレイFIFOパイプ
ライン2106がメモリから読み込む特定のオーバレイを定
義する。加えて、CtcOfLoadAdr 2512はメモリから読み
込まれるオーバレイの開始アドレスを定義するCtcOfLoa
dAdrを出力する。
【０１０６】処理されるオーバレイの順序に基づき、Ct
cOfHDEはオーバレイFIFOパイプラインがいつ最終のオー
バレイのためのオーバレイデータを準備し始めるべきか
決める。CtcHCounter 2502からの入力に基づき、CtcOfH
DE 2510はオーバレイデータ処理を開始する時をオーバ
レイFIFOパイプライン2106に知らせるCtcOfHdeを出力す
る。CtcOfHDE 2510は準備進行中の現在のオーバレイを
定義するCtcDpOfSelも出力する。
【０１０７】説明したように、CtcOfMemLoad及びCtcOfS
el、CtcOfLoadAdr、OfMemLoadDoneは全てメモリからオ
ーバレイFIFOパイプライン2108に読み込まれるデータの
読み出しに関する信号である。一方、CtcOfHde及びCtcD
pOfSel、VpCtcDone、VpCtcNewLineはオーバレイデータ
の処理に関する信号である。これらの信号の相互作用は
図27のタイミング図に示されている。
【０１０８】一般的に、CtcOfMemLoadのアサートはCtcO
fHdeの立ち上がりエッジ前に起きる。言い換えれば、オ
ーバレイデータは処理される前にロードされる。図27に
おいて、「t1」の立ち上がりエッジ2702と「t2」の立ち
上がりエッジ2710との間の時間の遅れ及び「t6」の立ち
上がりエッジ2704と「t7」の立ち上がりエッジ2712との
間の時間の遅れは共にオーバレイFIFOパイプライン2106
がグラフィックスメモリ1960から指定のオーバレイの第
1データを読み込むのに十分な時間である。
【０１０９】CtcOfSelで示すように、1回目のロードの
ための指定オーバレイはオーバレイ「0」で、2回目のロ
ードのための指定オーバレイはオーバレイ「2」であ
る。開始アドレスはCtcOfLoadAdrによってそれぞれADR
0、ADR2と指定される。
【０１１０】先に述べたように、オーバレイデータの処
理はCtcOfHdeのアサートで開始される。オーバレイ
「0」では、処理は「t2」の立ち上がりエッジ2710で始
まる。オーバレイ「2」では、処理は「t7」の立ち上が
りエッジ2712で始まる。また、VpCtcDoneは概してOfMem
LoadDoneの後に起きる。具体的に、「t5」の立ち上がり
エッジ2714は概して「t3」の立ち上がりエッジ2706の後
に起きる。立ち上がりエッジ2714が立ち上がりエッジ27
06より先に起きると、オーバレイFIFOパイプライン2106
がオーバレイライン全体を読み込むより前に最後のオー
バレイ画素が描画される可能性がある。従って、FIFOの
破局的アンダフロー状態が生じる可能性がある。
【０１１１】本願発明を好適な実施例にあげて具体的に
表示すると共に説明をしてきたが、当業者なら本願発明
の精神並びに範囲から逸脱することなく形式及び詳細に
おいて様々な変更ができることが分かるあろう。
【図面の簡単な説明】
【図１】ビットブロック転送（ビットBLT）エンジン及
び中央処理装置（CPU）によるダイナミックランダムア
クセスメモリへの理想とされるアクセスを図式で表した
ものである。
【図２】伝統的グラフィックスコントローラを有する先
行技術のコンピュータシステムで考えられる仮説的なタ
イミング図である。
【図３】第1画像を表示するLCDディスプレイを有するノ
ートブック型コンピュータと、異なる第2画像を表示す
るコンピュータシステム10用の表示装置として用いられ
ているテレビとを備えるコンピュータシステムを絵で表
したものである。
【図４】図1に示したコンピュータシステムの機能ブロ
ックの概略図である。
【図５】前述の図に示したコンピュータシステムのビデ
オ表示コントローラ（VDC）の機能ブロックの概略図で
ある。
【図６】前述の図に示したコンピュータシステムの先入
れ先出し表示メモリを図式で表したものである。
【図７】本コンピュータシステムのシーケンサ・コント
ローラ（SEQC）の機能ブロックの概略図である。
【図８】本コンピュータシステムのDRAMへのアクセスを
許可するために実現される優先順位が決められた2段構
成の調停スキームを表にしたものである。
【図９】DRAMへのアクセス調整において本願発明の表示
FIFOに実現される同時実行を表す2つのフローチャート
である。
【図１０】本コンピュータシステムの別の実施例のDRAM
へのアクセスを許可するために実現される優先順位が決
められた3段構成の調停スキームを表にしたものであ
る。
【図１１】本コンピュータシステムのSEQCによって実行
されるDRAMへのアクセスを調停した結果を図解したタイ
ミング図である。
【図１２】本コンピュータシステムのSEQCによって実行
されるDRAMへのアクセスを調停した結果を図解したタイ
ミング図である。
【図１３】異なる画像を表示する２台の表示装置を駆動
する機能を有し、コンピュータシステムのDRAMから表示
装置への画像情報を処理するチャネルを別々に有する従
来のコンピュータシステムの機能ブロック図である。
【図１４】本願発明を具体化するコンピュータシステム
のVDC部分の機能ブロック図である。
【図１５】図14に示したVDC部分の機能ブロック図であ
る。
【図１６】図14及び図15に示したVDC部分の機能ブロッ
ク図である。
【図１７】図14及び図15に示したVDC部分の機能ブロッ
ク図である。
【図１８】図14及び図15に示したVDC部分の機能ブロッ
ク図である。
【図１９】オーバレイ処理に対するソフトウェアによる
解法を示す図である。
【図２０】オーバレイ処理に対するハードウェアによる
解法を示す図である。
【図２１】オーバレイ処理用のグラフィックスコントロ
ーラの好適な実施例を示す。
【図２２】表示を生成するのに用いられる走査線を示
す。
【図２３】オーバレイ毎に割り当てられるレジスタ値の
意味を示す。
【図２４】Ａ、Ｂともダブルバッファ機能の実行におけ
るレジスタの割り当てを示す。
【図２５】グラフィックスコントローラの制御部分の実
施例を示す。
【図２６】水平カウンタ及び垂直カウンタが表す非表示
領域を示す。
【図２７】コントローラとオーバレイFIFOパイプライン
間の制御信号のタイミング図を示す。
【図２８】オーバレイFIFOパイプラインの実施例を示
す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 3/153 ３３６ Ｇ０６Ｆ 3/153 ３３６Ｂ Ｇ０９Ｇ 5/36 ５２０ Ｇ０９Ｇ 5/36 ５２０Ｎ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】バックグラウンドグラフィックス表示デー
    タ及びオーバレイデータを格納するグラフィックスメモ
    リを有するコンピュータシステムにおいて、グラフィッ
    クスコントローラは、 グラフィックスメモリからバックグラウンドグラフィッ
    クス表示データを読み込む表示FIFOパイプラインと、 前記グラフィックスメモリからオーバレイ表示データを
    読み込むオーバレイFIFOパイプラインを含み、オーバレ
    イ表示データはそのオーバレイ表示データを生成するソ
    ース固有のフォーマットで前記グラフィックスメモリの
    オフスクリーン部分に格納され、 現走査線のために、バックグラウンドグラフィックス表
    示データ及びオーバレイ表示データの一つを選択的に表
    示装置に出力するオーバレイマルチプレクサをさらに含
    むことを特徴とするグラフィックスコントローラ。
  2. 【請求項２】前記オーバレイFIFOパイプラインが、 グラフィックスメモリの前記オフスクリーン部分からオ
    ーバレイ表示データを受け取るFIFOと、 オーバレイ表示データを生成する前記ソース固有の前記
    フォーマットから前記表示装置が表示可能なフォーマッ
    トにオーバレイ表示データを変換するフォーマット変換
    器を含むことを特徴とする請求項1に記載のコントロー
    ラ。
  3. 【請求項３】前記オーバレイFIFOパイプラインが前記フ
    ォーマット変換器に結合され、オーバレイ表示データを
    スケーリング処理するユニットをさらに含むことを特徴
    とする請求項2に記載のコントローラ。
  4. 【請求項４】前記オーバレイFIFOパイプラインが前記フ
    ォーマット変換器に結合され、オーバレイ表示データを
    補間処理するユニットをさらに含むことを特徴とする請
    求項2に記載のコントローラ。
  5. 【請求項５】さらに制御ユニットを含み、当該制御ユニ
    ットが、 垂直カウンタと、 前記垂直カウンタに結合され、オーバレイの部分集合が
    前記現走査線上で可視であるかどうかを判断する垂直表
    示イネーブルユニットと、 前記垂直表示イネーブルユニットに結合され、前記オー
    バレイの部分集合のためのオーバレイデータが前記オー
    バレイFIFOパイプラインに書き込まれる順序を決定し、
    メモリロード及びオーバレイ選択、開始アドレスの各信
    号を前記オーバレイFIFOパイプラインに送るオーバレイ
    選択ユニットと、 前記オーバレイ選択ユニットに結合され、いつ前記オー
    バレイ表示データの処理を開始するかを前記オーバレイ
    FIFOパイプラインに命令する水平表示イネーブルユニッ
    トを含むことを特徴とする請求項1に記載のコントロー
    ラ。
  6. 【請求項６】さらに複数段階方式（multi-tiered appro
    ach）を用いて前記グラフィックスメモリへのメモリア
    クセス要求を調停する優先度論理演算ユニット（priori
    ty logic unit）を含み、上段（upper tier）のメモリ
    アクセス要求は既に存在している下段（lower tier）の
    メモリアクセス要求を中断できることを特徴とする請求
    項1に記載のコントローラ。
  7. 【請求項７】オーバレイ表示データを処理する方法であ
    って、（１）オーバレイ表示データをグラフィックスメ
    モリのオフスクリーン部分に格納し、当該オーバレイ表
    示データは少なくとも一つのソース固有のフォーマット
    で格納されるステップと、（２）表示FIFOパイプライン
    によって、前記グラフィックスメモリのオンスクリーン
    部分からバックグラウンドグラフィックス表示データを
    検索するステップと、（３）オーバレイFIFOパイプライ
    ンによって、ソースのためにオーバレイ表示データを検
    索するステップと、（４）前記オーバレイFIFOパイプラ
    インによって、前記検索されたオーバレイ表示データを
    表示装置が表示可能なフォーマットに変換するステップ
    と、（５）オーバレイマルチプレクサによって、前記バ
    ックグラウンドグラフィックス表示データ及び前記変換
    されたオーバレイ表示データの一つを前記表示装置に送
    るステップを含むことを特徴とする方法。
  8. 【請求項８】さらに（６）どのオーバレイ表示データが
    現走査線上で可視であるか判断するステップを含むこと
    を特徴とする請求項7に記載の方法。
  9. 【請求項９】さらに（７）前記オーバレイFIFOパイプラ
    インが前記グラフィックスメモリからオーバレイ表示デ
    ータを読み出す順序を決定するステップを含むことを特
    徴とする請求項8に記載の方法。
  10. 【請求項１０】前記ステップ（7）はレジスタの割り当
    て関係に基づいて前記順序を決定するステップを含むこ
    とを特徴とする請求項9に記載の方法。
  11. 【請求項１１】ダブルバッファ式オーバレイ表示データ
    を処理する方法であって、（１）グラフィックスメモリ
    の2つのオフスクリーン部分の一つにオーバレイ表示デ
    ータを交互に格納するステップを含み、当該オーバレイ
    表示データはソース固有のフォーマットで格納され、
    （２）オーバレイFIFOパイプラインによって、前記グラ
    フィックスメモリの前記2つのオフスクリーン部分の一
    つから前記オーバレイ表示データを交互に検索するステ
    ップをさらに含み、交互に検索する当該ステップは前記
    グラフィックスメモリの2つのオフスクリーン部分に対
    応するイネーブルビットレジスタの相補関係に基づくこ
    とを特徴とする方法。
  12. 【請求項１２】コンピュータシステムであって、 マイクロプロセサと、 前記マイクロプロセサに結合されたデータバスと、 バックグラウンドグラフィックス表示データ及びオーバ
    レイデータを格納するグラフィックスメモリを含み、当
    該オーバレイ表示データを生成するソース固有のフォー
    マットで前記オーバレイ表示データが当該グラフィック
    スメモリのオフスクリーン部分に格納され、 さらに前記データバスに結合されたグラフィックスコン
    トローラを含み、当該グラフィックスコントローラは、 前記グラフィックスメモリからバックグラウンド表示デ
    ータを読み込む表示FIFOパイプラインと、 前記グラフィックスメモリから前記オーバレイ表示デー
    タを読み込むオーバレイFIFOパイプラインと、 現走査線のために、表示装置によって用いられる前記バ
    ックグラウンドグラフィックス表示データ及び前記オー
    バレイ表示データの一つを選択的に出力するオーバレイ
    マルチプレクサを含むことを特徴とするコンピュータシ
    ステム。
  13. 【請求項１３】前記オーバレイFIFOパイプラインが、 グラフィックスメモリの前記オフスクリーン部分からオ
    ーバレイ表示データを受け取るFIFOと、 オーバレイ表示データを生成する前記ソース固有のフォ
    ーマットから前記表示装置が表示可能なフォーマットに
    オーバレイ表示データを変換するフォーマット変換器を
    含むことを特徴とする請求項12に記載のコンピュータシ
    ステム。
  14. 【請求項１４】前記オーバレイFIFOパイプラインが前記
    フォーマット変換器に結合され、オーバレイ表示データ
    のスケーリング処理を行うユニットをさらに含むことを
    特徴とする請求項13に記載のコンピュータシステム。
  15. 【請求項１５】前記オーバレイFIFOパイプラインが前記
    フォーマット変換器に結合され、オーバレイ表示データ
    の補間処理を行うユニットをさらに含むことを特徴とす
    る請求項13に記載のコンピュータシステム。
  16. 【請求項１６】さらに制御ユニットを含み、当該制御ユ
    ニットが、 垂直カウンタと、 前記垂直カウンタに結合され、前記現走査線上で可視の
    オーバレイの部分集合があるかどうかを判断する垂直表
    示イネーブルユニットと、 前記垂直表示イネーブルユニットに結合され、前記オー
    バレイの部分集合のためのオーバレイデータが前記オー
    バレイFIFOパイプラインに書き込まれる順序を決定し、
    メモリロード及びオーバレイ選択、開始アドレスの各信
    号を前記オーバレイFIFOパイプラインに送るオーバレイ
    選択ユニットと、 前記オーバレイ選択ユニットに結合され、前記オーバレ
    イ表示データの処理をいつ開始するかを前記オーバレイ
    FIFOパイプラインに命令する水平表示イネーブルユニッ
    トを含むことを特徴とする請求項12のコンピュータシス
    テム。
  17. 【請求項１７】さらに複数段階方式（multi-tiered app
    roach）を用いて前記グラフィックスメモリへのメモリ
    アクセス要求を調停する優先度論理演算ユニット（prio
    rity logic unit）を含み、上段のメモリアクセス要求
    は既に存在している下段のメモリアクセス要求を中断で
    きることを特徴とする請求項12に記載のコンピュータシ
    ステム。
  18. 【請求項１８】前記オーバレイマルチプレクサは表示デ
    ータをTVコンバータに出力し、当該TVコンバータは前記
    表示装置に結合されていることを特徴とする請求項12に
    記載のコンピュータシステム。
  19. 【請求項１９】前記オーバレイマルチプレクサは表示デ
    ータをLCDインタフェースに出力し、当該LCDインタフェ
    ースは前記表示装置に結合されていることを特徴とする
    請求項12に記載のコンピュータシステム。
  20. 【請求項２０】前記オーバレイマルチプレクサは表示デ
    ータをディジタル・アナログ変換器に出力し、当該ディ
    ジタル・アナログ変換器は前記表示装置に結合されてい
    ることを特徴とする請求項12に記載のコンピュータシス
    テム。
JP9102316A 1996-04-19 1997-04-18 オーバレイパスウェイを実現するシステム及び方法 Withdrawn JPH1049125A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/632,543 1996-04-19
US08/632,543 US5877741A (en) 1995-06-07 1996-04-19 System and method for implementing an overlay pathway

Publications (1)

Publication Number Publication Date
JPH1049125A true JPH1049125A (ja) 1998-02-20

Family

ID=24535928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9102316A Withdrawn JPH1049125A (ja) 1996-04-19 1997-04-18 オーバレイパスウェイを実現するシステム及び方法

Country Status (6)

Country Link
US (1) US5877741A (ja)
EP (1) EP0802519B1 (ja)
JP (1) JPH1049125A (ja)
KR (1) KR970071254A (ja)
CN (1) CN1126039C (ja)
DE (1) DE69735975T2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002513253A (ja) * 1998-04-29 2002-05-08 カナル プラス ソシエテ アノニム レシーバ／デコーダおよびビデオデータの処理方法
JP2002230580A (ja) * 2000-08-23 2002-08-16 Nintendo Co Ltd 再構成可能なピクセルフォーマットを有する組み込みフレームバッファを有するグラフィックスシステム
JP2005055891A (ja) * 2003-08-06 2005-03-03 Seiko Epson Corp 表示装置に画像データを伝送するためのシステムの伝送要件を軽減するための方法及び装置
JP2007114489A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 画像表示装置およびその制御方法

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6098084A (en) * 1996-11-12 2000-08-01 Sun Microsystem, Inc. Method and apparatus for visually indicating status of a dataset when presenting portions of the dataset
US6604242B1 (en) 1998-05-18 2003-08-05 Liberate Technologies Combining television broadcast and personalized/interactive information
US5991799A (en) 1996-12-20 1999-11-23 Liberate Technologies Information retrieval system using an internet multiplexer to focus user selection
US6381741B1 (en) 1998-05-18 2002-04-30 Liberate Technologies Secure data downloading, recovery and upgrading
US6441812B1 (en) * 1997-03-31 2002-08-27 Compaq Information Techniques Group, L.P. Hardware system for genlocking
US6513116B1 (en) 1997-05-16 2003-01-28 Liberate Technologies Security information acquisition
US6326970B1 (en) 1997-05-16 2001-12-04 Liberate Technologies TV centric layout
US7631188B2 (en) * 1997-05-16 2009-12-08 Tvworks, Llc Hierarchical open security information delegation and acquisition
US6400371B1 (en) 1997-05-16 2002-06-04 Liberate Technologies Television signal chrominance adjustment
US6075545A (en) * 1997-10-29 2000-06-13 Microsoft Corporation Methods and apparatus for storing, accessing and processing images through the use of row and column pointers
US6177946B1 (en) * 1997-11-14 2001-01-23 Ati Technologies, Inc. Method and apparatus for processing video data and graphics data by a graphic controller
DE69825393T2 (de) * 1997-11-19 2005-08-11 Sharp K.K. Schaltung zum simultanen Ansteuern eines Flüssigkristall-Bildschirms und eines Fernsehbildschirms
US6091431A (en) * 1997-12-18 2000-07-18 Intel Corporation Method and apparatus for improving processor to graphics device local memory performance
US6192428B1 (en) * 1998-02-13 2001-02-20 Intel Corporation Method/apparatus for dynamically changing FIFO draining priority through asynchronous or isochronous DMA engines in response to packet type and predetermined high watermark being reached
TW475140B (en) 1998-04-29 2002-02-01 Samsung Electronics Co Ltd Analog/digital display adapter and a computer system having the same
US6577351B1 (en) 1998-05-18 2003-06-10 Liberate Technologies Anti-aliasing television signals for display
US6563506B1 (en) * 1998-12-14 2003-05-13 Ati International Srl Method and apparatus for memory bandwith allocation and control in a video graphics system
US6621499B1 (en) * 1999-01-04 2003-09-16 Ati International Srl Video processor with multiple overlay generators and/or flexible bidirectional video data port
GB2345988B (en) * 1999-01-21 2000-12-20 John Quentin Phillipps Portable electronic apparatus
AU3712300A (en) 1999-06-11 2001-01-02 Liberate Technologies Hierarchical open security information delegation and acquisition
US8434113B1 (en) 1999-10-06 2013-04-30 Tvworks, Llc Electronic commerce using streaming media
US6618048B1 (en) 1999-10-28 2003-09-09 Nintendo Co., Ltd. 3D graphics rendering system for performing Z value clamping in near-Z range to maximize scene resolution of visually important Z components
US6717577B1 (en) 1999-10-28 2004-04-06 Nintendo Co., Ltd. Vertex cache for 3D computer graphics
US7441014B1 (en) 2000-02-09 2008-10-21 Tvworks, Llc Broadcast distribution using low-level objects and locator tables
JP2001255862A (ja) * 2000-03-10 2001-09-21 Seiko Epson Corp オーバレイ画像処理装置およびオーバレイ画像表示装置
US6774912B1 (en) * 2000-03-16 2004-08-10 Matrox Graphics Inc. Multiple display device display controller with video overlay and full screen video outputs
US6897874B1 (en) * 2000-03-31 2005-05-24 Nvidia Corporation Method and apparatus for providing overlay images
JP2001282218A (ja) * 2000-03-31 2001-10-12 Pioneer Electronic Corp 画像処理装置
US6700586B1 (en) 2000-08-23 2004-03-02 Nintendo Co., Ltd. Low cost graphics with stitching processing hardware support for skeletal animation
US7196710B1 (en) * 2000-08-23 2007-03-27 Nintendo Co., Ltd. Method and apparatus for buffering graphics data in a graphics system
US6636214B1 (en) 2000-08-23 2003-10-21 Nintendo Co., Ltd. Method and apparatus for dynamically reconfiguring the order of hidden surface processing based on rendering mode
US7576748B2 (en) * 2000-11-28 2009-08-18 Nintendo Co. Ltd. Graphics system with embedded frame butter having reconfigurable pixel formats
US6707458B1 (en) 2000-08-23 2004-03-16 Nintendo Co., Ltd. Method and apparatus for texture tiling in a graphics system
US6980218B1 (en) * 2000-08-23 2005-12-27 Nintendo Co., Ltd. Method and apparatus for efficient generation of texture coordinate displacements for implementing emboss-style bump mapping in a graphics rendering system
EP1182617A3 (en) * 2000-08-23 2004-01-02 Nintendo Co., Limited Graphics system with reconfigurable embedded frame buffer and copy out conversions between embedded frame buffer and main memory
US6811489B1 (en) 2000-08-23 2004-11-02 Nintendo Co., Ltd. Controller interface for a graphics system
US7538772B1 (en) * 2000-08-23 2009-05-26 Nintendo Co., Ltd. Graphics processing system with enhanced memory controller
US6937245B1 (en) * 2000-08-23 2005-08-30 Nintendo Co., Ltd. Graphics system with embedded frame buffer having reconfigurable pixel formats
FR2820925A1 (fr) * 2001-02-13 2002-08-16 Koninkl Philips Electronics Nv Systeme de traitement de motifs graphiques
IL159232A0 (en) * 2001-06-07 2004-06-01 Genoa Technologies Ltd Device, system and method for displaying graphics in mixed formats on a monitor
EP1288891A1 (en) 2001-08-27 2003-03-05 Hewlett-Packard Company Process and apparatus for displaying data in a specific area of the display in a computer or in an interactive terminal under control of the LAN card and independently on the operating system
US20030189581A1 (en) * 2002-04-08 2003-10-09 Nasoff David G. Content based window filtering for simultaneous display of multiple high-quality video and graphics windows
JP2004070148A (ja) * 2002-08-08 2004-03-04 Oki Electric Ind Co Ltd 液晶表示制御装置
US20040160384A1 (en) * 2003-02-18 2004-08-19 Eric Jeffrey Hardware method for arranging dual-STN display data in a single memory bank to eliminate a half frame buffer
US7681112B1 (en) 2003-05-30 2010-03-16 Adobe Systems Incorporated Embedded reuse meta information
US7852405B1 (en) * 2003-06-27 2010-12-14 Zoran Corporation Method and apparatus for high definition capture
US8159440B2 (en) 2003-06-30 2012-04-17 Advanced Micro Devices, Inc. Controller driver and display apparatus using the same
JP4046078B2 (ja) * 2003-12-10 2008-02-13 ソニー株式会社 入力装置及び入力方法、並びに電子機器
US7102645B2 (en) * 2003-12-15 2006-09-05 Seiko Epson Corporation Graphics display controller providing enhanced read/write efficiency for interfacing with a RAM-integrated graphics display device
US7221407B2 (en) * 2004-01-06 2007-05-22 Sharp Laboratories Of America, Inc. Television having a java engine and a removable device port
US7746357B2 (en) * 2004-01-06 2010-06-29 Sharp Laboratories Of America, Inc. Dual-plane graphics
US7248265B2 (en) * 2004-04-16 2007-07-24 Apple Inc. System and method for processing graphics operations with graphics processing unit
US8134561B2 (en) * 2004-04-16 2012-03-13 Apple Inc. System for optimizing graphics operations
US7231632B2 (en) 2004-04-16 2007-06-12 Apple Computer, Inc. System for reducing the number of programs necessary to render an image
US8704837B2 (en) * 2004-04-16 2014-04-22 Apple Inc. High-level program interface for graphics operations
US7847800B2 (en) * 2004-04-16 2010-12-07 Apple Inc. System for emulating graphics operations
US8130237B2 (en) * 2004-06-24 2012-03-06 Apple Inc. Resolution independent user interface design
US8068103B2 (en) * 2004-06-24 2011-11-29 Apple Inc. User-interface design
US7490295B2 (en) 2004-06-25 2009-02-10 Apple Inc. Layer for accessing user interface elements
US8302020B2 (en) * 2004-06-25 2012-10-30 Apple Inc. Widget authoring and editing environment
US7652678B2 (en) * 2004-06-25 2010-01-26 Apple Inc. Partial display updates in a windowing system using a programmable graphics processing unit
US7546543B2 (en) 2004-06-25 2009-06-09 Apple Inc. Widget authoring and editing environment
US7761800B2 (en) * 2004-06-25 2010-07-20 Apple Inc. Unified interest layer for user interface
US8239749B2 (en) 2004-06-25 2012-08-07 Apple Inc. Procedurally expressing graphic objects for web pages
US20050285866A1 (en) * 2004-06-25 2005-12-29 Apple Computer, Inc. Display-wide visual effects for a windowing system using a programmable graphics processing unit
US8453065B2 (en) * 2004-06-25 2013-05-28 Apple Inc. Preview and installation of user interface elements in a display environment
US8566732B2 (en) * 2004-06-25 2013-10-22 Apple Inc. Synchronization of widgets and dashboards
US20060044328A1 (en) * 2004-08-26 2006-03-02 Rai Barinder S Overlay control circuit and method
US8140975B2 (en) * 2005-01-07 2012-03-20 Apple Inc. Slide show navigation
US8773328B2 (en) 2005-02-12 2014-07-08 Broadcom Corporation Intelligent DMA in a mobile multimedia processor supporting multiple display formats
WO2006100532A1 (en) * 2005-03-22 2006-09-28 Nokia Corporation Processing device, system and method for multi-processor implementation with common content visualization
US8543931B2 (en) 2005-06-07 2013-09-24 Apple Inc. Preview including theme based installation of user interface elements in a display environment
TWI285837B (en) * 2005-09-21 2007-08-21 Quanta Comp Inc Display controller capable of reducing cache memory and frame adjusting method thereof
US20070080971A1 (en) * 2005-10-06 2007-04-12 Sung Chih-Ta S Method and apparatus of image buffer compression for display device
US7752556B2 (en) * 2005-10-27 2010-07-06 Apple Inc. Workflow widgets
US9104294B2 (en) * 2005-10-27 2015-08-11 Apple Inc. Linked widgets
US7954064B2 (en) * 2005-10-27 2011-05-31 Apple Inc. Multiple dashboards
US7743336B2 (en) * 2005-10-27 2010-06-22 Apple Inc. Widget security
US8543824B2 (en) * 2005-10-27 2013-09-24 Apple Inc. Safe distribution and use of content
US20070101279A1 (en) * 2005-10-27 2007-05-03 Chaudhri Imran A Selection of user interface elements for unified display in a display environment
US7707514B2 (en) 2005-11-18 2010-04-27 Apple Inc. Management of user interface elements in a display environment
US7492371B2 (en) * 2005-12-02 2009-02-17 Seiko Epson Corporation Hardware animation of a bouncing image
US20070162850A1 (en) * 2006-01-06 2007-07-12 Darin Adler Sports-related widgets
US8155682B2 (en) * 2006-05-05 2012-04-10 Research In Motion Limited Handheld electronic device including automatic mobile phone number management, and associated method
US8869027B2 (en) * 2006-08-04 2014-10-21 Apple Inc. Management and generation of dashboards
CN101523481B (zh) * 2006-10-13 2012-05-30 飞思卡尔半导体公司 用于使显示具有不同帧速率的视频数据的窗口迭加的图像处理设备
US20080168367A1 (en) * 2007-01-07 2008-07-10 Chaudhri Imran A Dashboards, Widgets and Devices
TWI397899B (zh) * 2007-04-30 2013-06-01 Mstar Semiconductor Inc 多視窗顯示控制器及相關方法
US20090005071A1 (en) * 2007-06-28 2009-01-01 Apple Inc. Event Triggered Content Presentation
US8954871B2 (en) 2007-07-18 2015-02-10 Apple Inc. User-centric widgets and dashboards
US20090021486A1 (en) * 2007-07-19 2009-01-22 Apple Inc. Dashboard Surfaces
US8667415B2 (en) * 2007-08-06 2014-03-04 Apple Inc. Web widgets
US8156467B2 (en) * 2007-08-27 2012-04-10 Adobe Systems Incorporated Reusing components in a running application
US8176466B2 (en) 2007-10-01 2012-05-08 Adobe Systems Incorporated System and method for generating an application fragment
US9619304B2 (en) 2008-02-05 2017-04-11 Adobe Systems Incorporated Automatic connections between application components
US8656293B1 (en) 2008-07-29 2014-02-18 Adobe Systems Incorporated Configuring mobile devices
US8698823B2 (en) * 2009-04-08 2014-04-15 Nvidia Corporation System and method for deadlock-free pipelining
US8356071B2 (en) * 2010-05-14 2013-01-15 Mitel Networks Corporation Presentational system and method for IP telephones and other devices
US9256316B2 (en) 2013-05-04 2016-02-09 Nvidia Corporation Power gating a display of a data processing device during cloning thereof across an external display while retaining touch-sensibility thereof
JP6843581B2 (ja) * 2016-10-24 2021-03-17 キヤノン株式会社 画像形成装置、その制御方法及びプログラム
US20220254321A1 (en) * 2019-08-01 2022-08-11 Sony Interactive Entertainment Inc. Display control apparatus, display control method, and program
US11662798B2 (en) * 2021-07-30 2023-05-30 Advanced Micro Devices, Inc. Technique for extended idle duration for display to improve power consumption

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4009470A (en) * 1975-02-18 1977-02-22 Sperry Rand Corporation Pre-emptive, rotational priority system
US4317114A (en) * 1980-05-12 1982-02-23 Cromemco Inc. Composite display device for combining image data and method
GB2130855B (en) * 1982-11-03 1986-06-04 Ferranti Plc Information display system
JPS6061794A (ja) * 1983-09-14 1985-04-09 シャープ株式会社 画面分割表示装置
JPS61213896A (ja) * 1985-03-19 1986-09-22 株式会社　アスキ− デイスプレイコントロ−ラ
JPH0736104B2 (ja) * 1985-03-27 1995-04-19 株式会社アスキ− デイスプレイコントロ−ラ
JP2557828B2 (ja) * 1985-09-11 1996-11-27 株式会社東芝 画像処理システム
JPS62276673A (ja) * 1986-05-26 1987-12-01 Toshiba Corp マルチウインドウ表示装置
FR2610160B1 (fr) * 1987-01-27 1989-03-24 Radiotechnique Compelec Dispositif synthetiseur d'images
US4933877A (en) * 1987-03-30 1990-06-12 Kabushiki Kaisha Toshiba Bit map image processing apparatus having hardware window function
EP0295689B1 (en) * 1987-06-19 1995-03-29 Kabushiki Kaisha Toshiba Display controller for CRT/plasma display apparatus
JPS6410322A (en) * 1987-07-03 1989-01-13 Sharp Kk Display device for picture information
JPS6459426A (en) * 1987-08-31 1989-03-07 Toshiba Corp Bit map display device
US4907086A (en) * 1987-09-04 1990-03-06 Texas Instruments Incorporated Method and apparatus for overlaying a displayable image with a second image
JPH01248185A (ja) * 1988-03-30 1989-10-03 Toshiba Corp ディスプレィコントローラ
US4954970A (en) * 1988-04-08 1990-09-04 Walker James T Video overlay image processing apparatus
US5216413A (en) * 1988-06-13 1993-06-01 Digital Equipment Corporation Apparatus and method for specifying windows with priority ordered rectangles in a computer video graphics system
US5001469A (en) * 1988-06-29 1991-03-19 Digital Equipment Corporation Window-dependent buffer selection
US5293485A (en) * 1988-09-13 1994-03-08 Kabushiki Kaisha Toshiba Display control apparatus for converting color/monochromatic CRT gradation into flat panel display gradation
US5222212A (en) * 1988-09-16 1993-06-22 Chips And Technologies, Inc. Fakeout method and circuitry for displays
US5043923A (en) * 1988-10-07 1991-08-27 Sun Microsystems, Inc. Apparatus for rapidly switching between frames to be presented on a computer output display
US5150109A (en) * 1989-02-13 1992-09-22 Touchstone Computers, Inc. VGA controller card
US5293474A (en) * 1989-04-10 1994-03-08 Cirrus Logic, Inc. System for raster imaging with automatic centering and image compression
US5091717A (en) * 1989-05-01 1992-02-25 Sun Microsystems, Inc. Apparatus for selecting mode of output in a computer system
JPH07105914B2 (ja) * 1990-05-23 1995-11-13 三菱電機株式会社 画像出力制御装置
US5327156A (en) * 1990-11-09 1994-07-05 Fuji Photo Film Co., Ltd. Apparatus for processing signals representative of a computer graphics image and a real image including storing processed signals back into internal memory
EP0513451B1 (en) * 1991-05-16 1997-07-23 International Business Machines Corporation Memory device
US5406306A (en) * 1993-02-05 1995-04-11 Brooktree Corporation System for, and method of displaying information from a graphics memory and a video memory on a display monitor
US5463422A (en) * 1993-10-13 1995-10-31 Auravision Corporation Data processing technique for limiting the bandwidth of data to be stored in a buffer
DE69518778T2 (de) * 1994-03-16 2001-02-01 Brooktree Corp Multimedia graphische Systeme mit andauernd hoher Taktrate
US5598525A (en) * 1995-01-23 1997-01-28 Cirrus Logic, Inc. Apparatus, systems and methods for controlling graphics and video data in multimedia data processing and display systems
US5767866A (en) * 1995-06-07 1998-06-16 Seiko Epson Corporation Computer system with efficient DRAM access

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002513253A (ja) * 1998-04-29 2002-05-08 カナル プラス ソシエテ アノニム レシーバ／デコーダおよびビデオデータの処理方法
JP2002230580A (ja) * 2000-08-23 2002-08-16 Nintendo Co Ltd 再構成可能なピクセルフォーマットを有する組み込みフレームバッファを有するグラフィックスシステム
JP4683760B2 (ja) * 2000-08-23 2011-05-18 任天堂株式会社 再構成可能なピクセルフォーマットを有する組み込みフレームバッファを有するグラフィックスシステム
JP2005055891A (ja) * 2003-08-06 2005-03-03 Seiko Epson Corp 表示装置に画像データを伝送するためのシステムの伝送要件を軽減するための方法及び装置
JP2007114489A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 画像表示装置およびその制御方法
US7975081B2 (en) 2005-10-20 2011-07-05 Fujitsu Semiconductor Limited Image display system and control method therefor

Also Published As

Publication number Publication date
CN1173670A (zh) 1998-02-18
DE69735975D1 (de) 2006-07-06
EP0802519B1 (en) 2006-05-31
US5877741A (en) 1999-03-02
DE69735975T2 (de) 2006-10-26
EP0802519A1 (en) 1997-10-22
KR970071254A (ko) 1997-11-07
CN1126039C (zh) 2003-10-29

Similar Documents

Publication Publication Date Title
JPH1049125A (ja) オーバレイパスウェイを実現するシステム及び方法
JP3728754B2 (ja) 異なった画像を表示する２台の同時表示装置を持つコンピュータ・システム
US5500654A (en) VGA hardware window control system
US5345552A (en) Control for computer windowing display
USRE39898E1 (en) Apparatus, systems and methods for controlling graphics and video data in multimedia data processing and display systems
US5025249A (en) Pixel lookup in multiple variably-sized hardware virtual colormaps in a computer video graphics system
JP3557619B2 (ja) ディスプレイを有するコンピュータシステム
EP0422298B1 (en) Display system
US5216413A (en) Apparatus and method for specifying windows with priority ordered rectangles in a computer video graphics system
US6204864B1 (en) Apparatus and method having improved memory controller request handler
US5754170A (en) Transparent blocking of CRT refresh fetches during video overlay using dummy fetches
EP0279225B1 (en) Reconfigurable counters for addressing in graphics display systems
US20010022587A1 (en) Display device and image displaying method on display device
EP0182454B1 (en) Video system controller with a row address override circuit
US5058041A (en) Semaphore controlled video chip loading in a computer video graphics system
US4691289A (en) State machine standard cell that supports both a Moore and a Mealy implementation
US5812150A (en) Device synchronization on a graphics accelerator
JP3017882B2 (ja) 表示制御システム
JP2000035778A (ja) メモリ制御システム、メモリ制御方法及びメモリ制御装置
JPH0631927B2 (ja) 表示データ転送方法及びディスプレイシステム
US20050030319A1 (en) Method and apparatus for reducing the transmission requirements of a system for transmitting image data to a display device
JPH04344385A (ja) 半導体記憶装置
KR19990044196A (ko) 오프-스크린 영역을 포함하는 프레임 버퍼의 리프레시를 제어하기 위한 회로 및 방법
JPH07110674A (ja) 多重画面表示制御装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040608

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20040806