JPH104326A - 利得制御回路 - Google Patents
利得制御回路Info
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- JPH104326A JPH104326A JP15581596A JP15581596A JPH104326A JP H104326 A JPH104326 A JP H104326A JP 15581596 A JP15581596 A JP 15581596A JP 15581596 A JP15581596 A JP 15581596A JP H104326 A JPH104326 A JP H104326A
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Abstract
(57)【要約】
【課題】 出力ＤＣ電位が制御電圧により変動すること
を防止する。 【解決手段】 利得制御電圧によって電流配分比が変え
られるエミッタ結合の差動回路を構成するトランジスタ
１の一方のコレクタに電流増幅を利用した定電流回路
を、もう一方のトランジスタ２のコレクタに信号入力に
対して差動増幅動作をするようトランジスタ対のエミッ
タ結合部を接続する。信号入力に対して差動増幅動作を
するトランジスタ６，７，８，９のおのおのコレクタ
に、前記定電圧回路の２つのコレクタを接続し前記トラ
ンジスタ６，７，８，９に接続された抵抗１１、１２に
流れる電流を一定にする。
を防止する。 【解決手段】 利得制御電圧によって電流配分比が変え
られるエミッタ結合の差動回路を構成するトランジスタ
１の一方のコレクタに電流増幅を利用した定電流回路
を、もう一方のトランジスタ２のコレクタに信号入力に
対して差動増幅動作をするようトランジスタ対のエミッ
タ結合部を接続する。信号入力に対して差動増幅動作を
するトランジスタ６，７，８，９のおのおのコレクタ
に、前記定電圧回路の２つのコレクタを接続し前記トラ
ンジスタ６，７，８，９に接続された抵抗１１、１２に
流れる電流を一定にする。
Description
【０００１】
【発明の属する技術分野】本発明は印加電圧の大きさに
よって利得の変化する利得制御回路に属する。
よって利得の変化する利得制御回路に属する。
【０００２】
【従来の技術】従来の利得制御回路は、図５に示すよう
に、差動対をなす第１及び第２のトランジスタ（ｎｐｎ
トランジスタ）１１１，１１２、それぞれ第１及び第２
のトランジスタ１１１，１１２のベースに互いに接続さ
れた第１及び第２の信号入力端子１１３，１１４、第１
及び第２のトランジスタ１１１，１１２のエミッタは互
いに接続され、その接続点と接地点との間に電流源５が
接続されている。
に、差動対をなす第１及び第２のトランジスタ（ｎｐｎ
トランジスタ）１１１，１１２、それぞれ第１及び第２
のトランジスタ１１１，１１２のベースに互いに接続さ
れた第１及び第２の信号入力端子１１３，１１４、第１
及び第２のトランジスタ１１１，１１２のエミッタは互
いに接続され、その接続点と接地点との間に電流源５が
接続されている。
【０００３】差動対をなす第３及び第４のトランジスタ
１１６，１１７は、両者のエミッタが共通に第１のトラ
ンジスタ１のコレクタに接続されている。差動対をなす
第５及び第６のトランジスタ１１８，１１９は、両者の
エミッタは共通に第２のトランジスタ２のコレクタに接
続されている。第４及び第５のトランジスタ１１７，１
１８のコレクタは電源端子１７１に接続され、第３のト
ランジスタ１１６及び第６のトランジスタ１１９のコレ
クタはそれぞれ第１の抵抗１２１および第２の抵抗１２
２を介して、電源端子１７１に接続されている。
１１６，１１７は、両者のエミッタが共通に第１のトラ
ンジスタ１のコレクタに接続されている。差動対をなす
第５及び第６のトランジスタ１１８，１１９は、両者の
エミッタは共通に第２のトランジスタ２のコレクタに接
続されている。第４及び第５のトランジスタ１１７，１
１８のコレクタは電源端子１７１に接続され、第３のト
ランジスタ１１６及び第６のトランジスタ１１９のコレ
クタはそれぞれ第１の抵抗１２１および第２の抵抗１２
２を介して、電源端子１７１に接続されている。
【０００４】第３及び第６のトランジスタ１１６，１１
９のベースは第１の制御電圧端子１３１に接続されてい
る。第３及び第６のトランジスタ１１６，１１９のベー
スは共通に第１の制御電圧端子１３１に接続され、第４
及び第５のトランジスタ１１７，１１８のベースは共通
に第２の制御電圧端子１３４に接続されている。そして
第３のトランジスタ１１６のコレクタからは第１の出力
端子１５１が、第６のトランジスタ１１９のコレクタか
らは第２の出力端子１６１が引き出されている。
９のベースは第１の制御電圧端子１３１に接続されてい
る。第３及び第６のトランジスタ１１６，１１９のベー
スは共通に第１の制御電圧端子１３１に接続され、第４
及び第５のトランジスタ１１７，１１８のベースは共通
に第２の制御電圧端子１３４に接続されている。そして
第３のトランジスタ１１６のコレクタからは第１の出力
端子１５１が、第６のトランジスタ１１９のコレクタか
らは第２の出力端子１６１が引き出されている。
【０００５】次に、この従来例の動作について説明す
る。第１及び第２のトランジスタ１１１、１１２並びに
電流源１５０で構成される差動増幅部の相互コンダクタ
ンスをｇm とし、第１の制御電圧端子１３１に印加され
る直流電圧をＶ1 、第２の制御電圧端子１３４に印加さ
れる直流電圧をＶ2 第１および第２の抵抗値をＲL とす
れば、利得制御回路の利得はＶ1 −Ｖ2 の値によって図
６の実線に示すように変化する。ここで示した利得の最
大値ｇm ＲL は、実験的に２０〜３０ｄＢの値をとる。
このためこの値より大きい利得を得るには、次段に増幅
回路を接続する必要があった。ところが出力端子１５で
の出力ＤＣ電位は電源端子１７に印加されるＤＣ電源電
圧をＶccとすればＶ1 −Ｖ2 の値によって図６の破線で
示すように変化する。このため次の増幅段への接続が困
難であった。
る。第１及び第２のトランジスタ１１１、１１２並びに
電流源１５０で構成される差動増幅部の相互コンダクタ
ンスをｇm とし、第１の制御電圧端子１３１に印加され
る直流電圧をＶ1 、第２の制御電圧端子１３４に印加さ
れる直流電圧をＶ2 第１および第２の抵抗値をＲL とす
れば、利得制御回路の利得はＶ1 −Ｖ2 の値によって図
６の実線に示すように変化する。ここで示した利得の最
大値ｇm ＲL は、実験的に２０〜３０ｄＢの値をとる。
このためこの値より大きい利得を得るには、次段に増幅
回路を接続する必要があった。ところが出力端子１５で
の出力ＤＣ電位は電源端子１７に印加されるＤＣ電源電
圧をＶccとすればＶ1 −Ｖ2 の値によって図６の破線で
示すように変化する。このため次の増幅段への接続が困
難であった。
【０００６】上記出力端子のＤＣ電位が制御電圧により
変動するという問題点を解決する方策として、特開昭５
８−１８１３１０号公報には、図７に示すような電圧利
得制御増幅装置回路が提案されている。
変動するという問題点を解決する方策として、特開昭５
８−１８１３１０号公報には、図７に示すような電圧利
得制御増幅装置回路が提案されている。
【０００７】この電圧利得制御増幅装置回路において、
図５と同じ部分には同じ符号を付して説明を省略する。
図５と同じ部分には同じ符号を付して説明を省略する。
【０００８】電圧利得制御増幅装置回路は、第６のトラ
ンジスタ１１９のコレクタ回路には、電源端子１７１と
第２の抵抗１２２との間に第７のトランジスタ１２０が
挿入され、そのコレクタは電源端子１７１に、エミッタ
は第２の抵抗１２２に接続されている。第５及び第６の
トランジスタ１１８、１１９のコレクタは共通に接続さ
れているが直接に電源端子１７１へは接続されておら
ず、第１の抵抗１２１を介して電源端子１７１に接続さ
れており、かつこの共通接続コレクタは第７のトランジ
スタ１２０のベースに接続されている。
ンジスタ１１９のコレクタ回路には、電源端子１７１と
第２の抵抗１２２との間に第７のトランジスタ１２０が
挿入され、そのコレクタは電源端子１７１に、エミッタ
は第２の抵抗１２２に接続されている。第５及び第６の
トランジスタ１１８、１１９のコレクタは共通に接続さ
れているが直接に電源端子１７１へは接続されておら
ず、第１の抵抗１２１を介して電源端子１７１に接続さ
れており、かつこの共通接続コレクタは第７のトランジ
スタ１２０のベースに接続されている。
【０００９】
【発明が解決しようとする課題】しかし、従来の利得制
御回路では、制御電圧により第１及び第２の抵抗１１，
１２を流れる電流が変動するために、第１及び第２の出
力端子１５１、１６１のＤＣ電位が制御電圧により変動
し、次の増幅段への接続が困難である。
御回路では、制御電圧により第１及び第２の抵抗１１，
１２を流れる電流が変動するために、第１及び第２の出
力端子１５１、１６１のＤＣ電位が制御電圧により変動
し、次の増幅段への接続が困難である。
【００１０】それ故に、本発明の課題は、出力端子のＤ
Ｃ電位が制御電圧による変動をなくして、次の増幅段へ
の接続を容易にする利得制御回路を提供することにあ
る。
Ｃ電位が制御電圧による変動をなくして、次の増幅段へ
の接続を容易にする利得制御回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の利得制御回路
は、利得制御電圧によって電流配合比が変えられるエミ
ッタ結合の差動回路を構成する第１および第２のトラン
ジスタと、信号入力に対して差動増幅動作をするととも
に該エミッタ結合部が前記第１のトランジスタのコレク
タに接続され前記第１のトランジスタにコレクタ電流を
供給する第３および第４のトランジスタと、エミッタが
前記第２のトランジスタのコレクタに接続されコレクタ
が前記第３のトラジスタのコレクタに接続された第５の
トランジスタと、エミッタが前記第２のトランジスタの
コレクタに接続され、コレクタが前記第４のトランジス
タのコレクタに接続されベースが前記第５のトランジス
タのベースに接続された第６のトランジスタと、エミッ
タが前記第５および第６のトランジスタのベース結合部
に接続されベースが前記第３および第５のトランジスタ
のコレクタに接続された第７のトランジスタと、前記第
３および第５のトランジスタのコレクタならびに第７の
トランジスタのベースに共通に接続された第１の抵抗
と、前記第４および第６のトランジスタのコレクタに共
通に接続された第２の抵抗とを備えている。
は、利得制御電圧によって電流配合比が変えられるエミ
ッタ結合の差動回路を構成する第１および第２のトラン
ジスタと、信号入力に対して差動増幅動作をするととも
に該エミッタ結合部が前記第１のトランジスタのコレク
タに接続され前記第１のトランジスタにコレクタ電流を
供給する第３および第４のトランジスタと、エミッタが
前記第２のトランジスタのコレクタに接続されコレクタ
が前記第３のトラジスタのコレクタに接続された第５の
トランジスタと、エミッタが前記第２のトランジスタの
コレクタに接続され、コレクタが前記第４のトランジス
タのコレクタに接続されベースが前記第５のトランジス
タのベースに接続された第６のトランジスタと、エミッ
タが前記第５および第６のトランジスタのベース結合部
に接続されベースが前記第３および第５のトランジスタ
のコレクタに接続された第７のトランジスタと、前記第
３および第５のトランジスタのコレクタならびに第７の
トランジスタのベースに共通に接続された第１の抵抗
と、前記第４および第６のトランジスタのコレクタに共
通に接続された第２の抵抗とを備えている。
【００１２】
【作用】第３のトランジスタと第４のトランジスタのコ
レクタ電流は著しく、第５のトランジスタと第６のトラ
ンジスタのコレクタ電流は等しい。また第７のトランジ
スタのベース電流は無視できるほど小さい。このため第
１の抵抗と第２の抵抗を流れる電流は等しくなる。
レクタ電流は著しく、第５のトランジスタと第６のトラ
ンジスタのコレクタ電流は等しい。また第７のトランジ
スタのベース電流は無視できるほど小さい。このため第
１の抵抗と第２の抵抗を流れる電流は等しくなる。
【００１３】
【発明の実施の形態】次に本発明について図面を用いて
説明する。図１は本発明の利得制御回路の一実施の形態
例を示す回路構成図である。
説明する。図１は本発明の利得制御回路の一実施の形態
例を示す回路構成図である。
【００１４】図１を参照して、本発明の一実施の形態例
における利得制御回路は、利得制御電圧によって電流配
合比が変えられるエミッタ結合の差動回路を構成する第
１のトランジスタ１および第２のトランジスタ２、信号
入力に対して差動増幅動作をするとともにエミッタ結合
部が第１のトランジスタ１のコレクタに接続され第１の
トランジスタ１にコレクタ電流を供給する第３のトラン
ジスタ６および第４のトランジスタ７、エミッタが第２
のトランジスタ２のコレクタに接続されコレクタが第３
のトラジスタ６のコレクタに接続された第５のトランジ
スタ８、エミッタが第２のトランジスタ２のコレクタに
接続されコレクタが第４のトランジスタ７のコレクタに
接続されベースが第５のトランジスタ８のベースに接続
された第６のトランジスタ９を備えている。
における利得制御回路は、利得制御電圧によって電流配
合比が変えられるエミッタ結合の差動回路を構成する第
１のトランジスタ１および第２のトランジスタ２、信号
入力に対して差動増幅動作をするとともにエミッタ結合
部が第１のトランジスタ１のコレクタに接続され第１の
トランジスタ１にコレクタ電流を供給する第３のトラン
ジスタ６および第４のトランジスタ７、エミッタが第２
のトランジスタ２のコレクタに接続されコレクタが第３
のトラジスタ６のコレクタに接続された第５のトランジ
スタ８、エミッタが第２のトランジスタ２のコレクタに
接続されコレクタが第４のトランジスタ７のコレクタに
接続されベースが第５のトランジスタ８のベースに接続
された第６のトランジスタ９を備えている。
【００１５】さらに、利得制御回路は、エミッタが第５
のトランジスタ８および第６のトランジスタ９のベース
結合部に接続されベースが第３のトランジスタ６および
第５のトランジスタ６のコレクタに接続された第７のト
ランジスタ１０を備えている。
のトランジスタ８および第６のトランジスタ９のベース
結合部に接続されベースが第３のトランジスタ６および
第５のトランジスタ６のコレクタに接続された第７のト
ランジスタ１０を備えている。
【００１６】また、この利得制御回路は、第３トランジ
スタ６および第５のトランジスタ８のコレクタならびに
第７のトランジスタ１０のベースに共通に接続された第
１の抵抗１１、第４のトランジスタ７および第６のトラ
ンジスタ１０のコレクタに共通に接続された第２の抵抗
１２を備えている。
スタ６および第５のトランジスタ８のコレクタならびに
第７のトランジスタ１０のベースに共通に接続された第
１の抵抗１１、第４のトランジスタ７および第６のトラ
ンジスタ１０のコレクタに共通に接続された第２の抵抗
１２を備えている。
【００１７】差動対をなす第１及び第２のトランジスタ
１，２には、それぞれトランジスタ１及び２のベースに
接続された第１の制御電圧端子３及び第２の制御電圧端
子４に接続されている。第１及び第２のトランジスタ
１，２のエミッタは、互いに接続され、その接続点と接
地点との間に電流源５が接続されている。
１，２には、それぞれトランジスタ１及び２のベースに
接続された第１の制御電圧端子３及び第２の制御電圧端
子４に接続されている。第１及び第２のトランジスタ
１，２のエミッタは、互いに接続され、その接続点と接
地点との間に電流源５が接続されている。
【００１８】第７のトランジスタ１０のコレクタは電源
端子１７に接続され、第３のトランジスタ６および第４
のトランジスタ７のコレクタはそれぞれ第１の抵抗１１
および第２の抵抗１２を介して電源端子１７に接続され
ている。第３のトランジスタ６および第４のトランジス
タ７のベースはそれぞれ第１の信号入力端子１３、およ
び第２の信号入力端子１４に接続されている。そして第
３のトランジスタ６のコレクタからは第１の出力端子１
５が引き出されている。第４のトランジスタ７のコレク
タからは第２の出力端子１６が引き出されている。
端子１７に接続され、第３のトランジスタ６および第４
のトランジスタ７のコレクタはそれぞれ第１の抵抗１１
および第２の抵抗１２を介して電源端子１７に接続され
ている。第３のトランジスタ６および第４のトランジス
タ７のベースはそれぞれ第１の信号入力端子１３、およ
び第２の信号入力端子１４に接続されている。そして第
３のトランジスタ６のコレクタからは第１の出力端子１
５が引き出されている。第４のトランジスタ７のコレク
タからは第２の出力端子１６が引き出されている。
【００１９】次に、本発明の実施の形態例の動作につい
て図１を参照して詳細に説明する。
て図１を参照して詳細に説明する。
【００２０】電流源５が流す電流をＩ0 、第１のトラン
ジスタ１のコレクタ電流をＩc1、第２のトランジスタ２
のコレクタ電流をＩc2とする。第１の信号入力端子１３
および第２の信号入力端子１４の直流バイアス電圧が等
しいとすれば、第３のトランジスタ６のコレクタ電流Ｉ
c6と、第４のトランジスタ７のコレクタ電流Ｉc7とは等
しくなる。ここでＩc1＝Ｉc6＋Ｉc7なのでＩc6＝Ｉc7＝
Ｉc1／２となる。
ジスタ１のコレクタ電流をＩc1、第２のトランジスタ２
のコレクタ電流をＩc2とする。第１の信号入力端子１３
および第２の信号入力端子１４の直流バイアス電圧が等
しいとすれば、第３のトランジスタ６のコレクタ電流Ｉ
c6と、第４のトランジスタ７のコレクタ電流Ｉc7とは等
しくなる。ここでＩc1＝Ｉc6＋Ｉc7なのでＩc6＝Ｉc7＝
Ｉc1／２となる。
【００２１】次に第５のトランジスタ８のコレクタ電流
をＩc8、第６のトランジスタ９のコレクタ電流をＩc9と
する。第５のトランジスタ８と、第６のトランジスタ９
が同じサイズで特性が同じならば、Ｉc8＝Ｉc9となる。
をＩc8、第６のトランジスタ９のコレクタ電流をＩc9と
する。第５のトランジスタ８と、第６のトランジスタ９
が同じサイズで特性が同じならば、Ｉc8＝Ｉc9となる。
【００２２】一方、第７のトランジスタ１０のエミッタ
電流ＩE10 は（２／ＢF ）・Ｉc8と表せ、ＢF は順方向
電流利得でほぼ１００程度の値なのでＩE10 は無視でき
る程小さい値となる。以上のことよりＩc2＝Ｉc8＋Ｉc9
と考えることができてＩc8＝Ｉc9なのでＩc8＝Ｉc9＝Ｉ
c2／２となる。電源端子１５での出力ＤＣ電位Ｖ01は電
源端子１７に印加された電圧をＶcc、第１の抵抗１１の
値をＲL 、第７のトランジスタ１０のベース電流をＩ
B10 とすると以下のように示される。
電流ＩE10 は（２／ＢF ）・Ｉc8と表せ、ＢF は順方向
電流利得でほぼ１００程度の値なのでＩE10 は無視でき
る程小さい値となる。以上のことよりＩc2＝Ｉc8＋Ｉc9
と考えることができてＩc8＝Ｉc9なのでＩc8＝Ｉc9＝Ｉ
c2／２となる。電源端子１５での出力ＤＣ電位Ｖ01は電
源端子１７に印加された電圧をＶcc、第１の抵抗１１の
値をＲL 、第７のトランジスタ１０のベース電流をＩ
B10 とすると以下のように示される。
【００２３】Ｖ01＝Ｖcc−ＲL （Ｉc6＋Ｉc8＋ＩB10 ） ここでＩB10 ＝１／ＢF （ＢF ＋１）・Ｉc8なのでＩ
B10 は無視できる。また前述したようにＩc6＝Ｉc1／
２、Ｉc8＝Ｉc2／２であるのでＶ01は以下のように示さ
れる。
B10 は無視できる。また前述したようにＩc6＝Ｉc1／
２、Ｉc8＝Ｉc2／２であるのでＶ01は以下のように示さ
れる。
【００２４】Ｖ01＝Ｖcc−ＲL （Ｉc1＋Ｉc2）／２ ここでＩc1＋Ｉc2＝Ｉ0 なので上記の式は以下のように
なる。
なる。
【００２５】Ｖ01＝Ｖcc−ＲL ・Ｉ0 ／２ 同様に第２の抵抗１２の値をＲL とすると第２の出力端
子１６での出力ＤＣ電位Ｖ02は Ｖ02＝Ｖcc−ＲL （Ｉc7＋Ｉc9）／２ となりＩc7＝Ｉc1／２、Ｉc9＝Ｉc2／２、Ｉ0 ＝Ｉc1＋
Ｉc2なのでＶ02は以下のように示される。
子１６での出力ＤＣ電位Ｖ02は Ｖ02＝Ｖcc−ＲL （Ｉc7＋Ｉc9）／２ となりＩc7＝Ｉc1／２、Ｉc9＝Ｉc2／２、Ｉ0 ＝Ｉc1＋
Ｉc2なのでＶ02は以下のように示される。
【００２６】Ｖ02＝Ｖcc−ＲL ・Ｉ0 ／２ 以上のことより第１の出力端子１５および第２の出力端
子１６の出力ＤＣ電位Ｖ01およびＶ02は制御電圧の値に
関係なく一定の値となる。この様子を図２に破線で示
す。このため、増幅回路を容易に接続できるようになっ
たので２段以上差動増幅器をつなげて、より大きい利得
を得ることができる。例えば図３のように３段差動増幅
器３０をつなげば３倍の利得を得ることができる。
子１６の出力ＤＣ電位Ｖ01およびＶ02は制御電圧の値に
関係なく一定の値となる。この様子を図２に破線で示
す。このため、増幅回路を容易に接続できるようになっ
たので２段以上差動増幅器をつなげて、より大きい利得
を得ることができる。例えば図３のように３段差動増幅
器３０をつなげば３倍の利得を得ることができる。
【００２７】なお、上記実施の形態例ではｎｐｎトラン
ジスタで構成される電圧利得制御増幅装置について示し
たがｐｎｐトランジスタによって構成してもよい。
ジスタで構成される電圧利得制御増幅装置について示し
たがｐｎｐトランジスタによって構成してもよい。
【００２８】また、上記実施の形態例では制御電圧をＤ
Ｃ電圧に限って説明したが、交流電圧でもよく、さらに
また、この増幅器の出力信号を整流した信号で制御すれ
ば、自動利得制御（ＡＧＣ）増幅器ともなる。
Ｃ電圧に限って説明したが、交流電圧でもよく、さらに
また、この増幅器の出力信号を整流した信号で制御すれ
ば、自動利得制御（ＡＧＣ）増幅器ともなる。
【００２９】次に本発明の第２の実施の形態について図
面を参照して説明する。図４は本発明の第２の実施の形
態例を示す回路構成図である。
面を参照して説明する。図４は本発明の第２の実施の形
態例を示す回路構成図である。
【００３０】本発明の第２の実施の形態例では、第１の
実施の形態例で説明した利得制御回路が２つ並列に接続
されている。即ち、第１の実施の形態例で説明した利得
制御回路の他に、第１の実施の形態例の利得制御回路と
同様に、差動対をなす第１のトランジスタ１８、第２の
トランジスタ１９、第３のトランジスタ２０、第４のト
ランジスタ２１、第５のトランジスタ２２、第６のトラ
ンジスタ２３、第７のトランジスタ２４、第３のトラン
ジスタ２５、及び第４のトランジスタ２６を備えてい
る。
実施の形態例で説明した利得制御回路が２つ並列に接続
されている。即ち、第１の実施の形態例で説明した利得
制御回路の他に、第１の実施の形態例の利得制御回路と
同様に、差動対をなす第１のトランジスタ１８、第２の
トランジスタ１９、第３のトランジスタ２０、第４のト
ランジスタ２１、第５のトランジスタ２２、第６のトラ
ンジスタ２３、第７のトランジスタ２４、第３のトラン
ジスタ２５、及び第４のトランジスタ２６を備えてい
る。
【００３１】差動対をなす第１及び第２のトランジスタ
１８，１９には、それぞれトランジスタ１８及び１９の
ベースに接続された第１の制御電圧端子３及び第２の制
御電圧端子４に接続されている。第１及び第２のトラン
ジスタ１８，１９のエミッタは、互いに接続され、その
接続点と接地点との間に電流源２７が接続されている。
１８，１９には、それぞれトランジスタ１８及び１９の
ベースに接続された第１の制御電圧端子３及び第２の制
御電圧端子４に接続されている。第１及び第２のトラン
ジスタ１８，１９のエミッタは、互いに接続され、その
接続点と接地点との間に電流源２７が接続されている。
【００３２】第７のトランジスタ２４のコレクタは電源
端子１７に接続され、第３のトランジスタ２０および第
４のトランジスタ２１のコレクタはそれぞれ第１の抵抗
１１および第２の抵抗１２を介して電源端子１７に接続
されている。第３のトランジスタ２０および第４のトラ
ンジスタ２１のベースはそれぞれ第１の信号入力端子１
３、および第２の信号入力端子１４に接続されている。
そして第３のトランジスタ２０のコレクタからは第１の
出力端子１５が引き出されている。第４のトランジスタ
２１のコレクタからは第２の出力端子１６が引き出され
ている。
端子１７に接続され、第３のトランジスタ２０および第
４のトランジスタ２１のコレクタはそれぞれ第１の抵抗
１１および第２の抵抗１２を介して電源端子１７に接続
されている。第３のトランジスタ２０および第４のトラ
ンジスタ２１のベースはそれぞれ第１の信号入力端子１
３、および第２の信号入力端子１４に接続されている。
そして第３のトランジスタ２０のコレクタからは第１の
出力端子１５が引き出されている。第４のトランジスタ
２１のコレクタからは第２の出力端子１６が引き出され
ている。
【００３３】差動対をなす第３のトランジスタ２５およ
び第４のトランジスタ２６のコレクタのそれぞれは、第
３のトランジスタ６及び第４のトランジスタ７のコレク
タに接続し、ベースをそれぞれ第１の信号入力端子１３
および第２の信号入力端子１４に接続し、エミッタは互
いに接続され、その接続点と接地点との間に電流源２８
が接続されている。
び第４のトランジスタ２６のコレクタのそれぞれは、第
３のトランジスタ６及び第４のトランジスタ７のコレク
タに接続し、ベースをそれぞれ第１の信号入力端子１３
および第２の信号入力端子１４に接続し、エミッタは互
いに接続され、その接続点と接地点との間に電流源２８
が接続されている。
【００３４】この様な回路構成をとることにより図４に
示された利得制御回路は図１で示された回路の２倍の利
得が得られる。同様に利得制御回路を３つ、４つ、５つ
…と並列に接続することにより利得も３、４、５…倍に
なる。
示された利得制御回路は図１で示された回路の２倍の利
得が得られる。同様に利得制御回路を３つ、４つ、５つ
…と並列に接続することにより利得も３、４、５…倍に
なる。
【００３５】
【発明の効果】異常、実施の形態例によって説明したよ
うに、本発明の利得制御回路によると、第７のトランジ
スタのベース電流は無視できるほど小さいため、第１の
抵抗と第２の抵抗を流れる電流は等しくなり、抵抗を流
れる電流がともにＩ6 ／２で一定となることから出力電
位が一定となり、次の増幅段への接続が容易にできるよ
うになる。
うに、本発明の利得制御回路によると、第７のトランジ
スタのベース電流は無視できるほど小さいため、第１の
抵抗と第２の抵抗を流れる電流は等しくなり、抵抗を流
れる電流がともにＩ6 ／２で一定となることから出力電
位が一定となり、次の増幅段への接続が容易にできるよ
うになる。
【図１】本発明の利得制御回路の第１の実施の形態例を
示す回路構成図である。
示す回路構成図である。
【図２】図１で示した回路の利得制御電圧と利得および
出力ＤＣ電位との関係を示す特性図である。
出力ＤＣ電位との関係を示す特性図である。
【図３】本発明の利得制御回路により実現できた増幅回
路のブロック図である。
路のブロック図である。
【図４】本発明の第２の実施の形態例を示す回路構成図
である。
である。
【図５】従来の利得制御回路を示す回路構成図である。
【図６】図５で示した回路の利得制御電圧と利得および
出力ＤＣ電位との関係を示す特性図である。
出力ＤＣ電位との関係を示す特性図である。
【図７】図５で示した回路での問題を解決しようとして
考察された従来の回路構成図である。
考察された従来の回路構成図である。
１，１１１ 第１のトランジスタ ２，１１２ 第２のトランジスタ ３，１１３ 第１の制御電圧端子 ４，１１４ 第２の制御電圧端子 ５，２７，２８，１５０ 電流源 ６，２０，２５，１１６ 第３のトランジスタ ７，２１，２６，１１７ 第４のトランジスタ ８，２２，１１８ 第５のトランジスタ ９，２３，１１９ 第６のトランジスタ １０，２４，１２０ 第７のトランジスタ １１，１２１ 第１の抵抗 １２，１２２ 第２の抵抗 １３，１１３ 第１の信号入力端子 １４，１１４ 第２の信号入力端子 １５，１３１ 第１の信号出力端子 １６，１３４ 第２の信号出力端子 １７，１７１ 電源端子
Claims (4)
- 【請求項１】 利得制御電圧によって電流配分比が変え
られるエミッタ結合の差動回路を構成するトランジスタ
対と、該トランジスタの一方のコレクタに電流増幅を利
用した定電流手段を、もう一方のトランジスタのコレク
タに信号入力に対して差動増幅動作をするようトランジ
スタ対のエミッタ結合部を接続し、信号入力に対して差
動増幅動作をするトランジスタのおのおのコレクタに前
記定電圧手段の２つのコレクタを接続し前記トランジス
タに接続された抵抗に流れる電流を一定にすることを特
徴とする利得制御回路。 - 【請求項２】 利得制御電圧によって電流配合比が変え
られるエミッタ結合の差動回路を構成する第１および第
２のトランジスタと、信号入力に対して差動増幅動作を
するとともに該エミッタ結合部が前記第１のトランジス
タのコレクタに接続され前記第１のトランジスタにコレ
クタ電流を供給する第３および第４のトランジスタと、
エミッタが前記第２のトランジスタのコレクタに接続さ
れコレクタが前記第３のトラジスタのコレクタに接続さ
れた第５のトランジスタと、エミッタが前記第２のトラ
ンジスタのコレクタに接続されコレクタが前記第４のト
ランジスタのコレクタに接続されベースが前記第５のト
ランジスタのベースに接続された第６のトランジスタ
と、エミッタが前記第５および第６のトランジスタのベ
ース結合部に接続されベースが前記第３および第５のト
ランジスタのコレクタに接続された第７のトランジスタ
と、前記第３および第５のトランジスタのコレクタなら
びに第７のトランジスタのベースに共通に接続された第
１の抵抗と、前記第４および第６のトランジスタのコレ
クタに共通に接続された第２の抵抗とを備えたことを特
徴とする利得制御回路。 - 【請求項３】 請求項２記載の利得制御回路において、
前記第１及び第２のトランジスタには、それぞれ前記第
１及び第２のトランジスタのベースに接続された第１及
び第２の制御電圧端子に接続されており、前記第１及び
第２のトランジスタのエミッタは互いに接続され、その
接続点と接地点との間に電流源が接続されていることを
特徴とする利得制御回路。 - 【請求項４】 請求項２記載の利得制御回路において、
前記第７のトランジスタのコレクタは電源端子に接続さ
れ、前記第３及び第４のトランジスタのコレクタはそれ
ぞれ前記第１及び第２の抵抗を介して前記電源端子に接
続されており、前記第３及び第４のトランジスタのベー
スはそれぞれ第１及び第２の信号入力端子に接続され、
前記第３のトランジスタのコレクタからは第１の出力端
子が引き出されて、前記第４のトランジスタのコレクタ
からは第２の出力端子が引き出されていることを特徴と
する利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581596A JPH104326A (ja) | 1996-06-17 | 1996-06-17 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581596A JPH104326A (ja) | 1996-06-17 | 1996-06-17 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104326A true JPH104326A (ja) | 1998-01-06 |
Family
ID=15614087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15581596A Pending JPH104326A (ja) | 1996-06-17 | 1996-06-17 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010154246A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Ltd | 可変利得増幅回路 |
-
1996
- 1996-06-17 JP JP15581596A patent/JPH104326A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010154246A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Ltd | 可変利得増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990804 |