JPH10340208A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH10340208A JPH10340208A JP9165339A JP16533997A JPH10340208A JP H10340208 A JPH10340208 A JP H10340208A JP 9165339 A JP9165339 A JP 9165339A JP 16533997 A JP16533997 A JP 16533997A JP H10340208 A JPH10340208 A JP H10340208A
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- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- svi
- signal
- level
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】スーパバイザ割り込み（ＳＶＩ）を受け付ける
マイクロプロセッサにおいてＳＶＩ処理中も特定レベル
の割り込みを指定して選択的に割り込みを受け付けるこ
とにより、効率的でユーザプログラムの実行環境や応答
性能を損なわないデバグを可能とするマイクロプロセッ
サの提供。 【解決手段】マスカブル割り込み許可回路において、Ｓ
ＶＩ中に特定割り込みを受け付けるか否か、また受け付
ける割り込みレベルを任意に選択する手段を備える。
マイクロプロセッサにおいてＳＶＩ処理中も特定レベル
の割り込みを指定して選択的に割り込みを受け付けるこ
とにより、効率的でユーザプログラムの実行環境や応答
性能を損なわないデバグを可能とするマイクロプロセッ
サの提供。 【解決手段】マスカブル割り込み許可回路において、Ｓ
ＶＩ中に特定割り込みを受け付けるか否か、また受け付
ける割り込みレベルを任意に選択する手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、特に、複数のマスカブル割り込みマスク回路
とＳＶＩ（スーパバイザインタラプト）を受け付ける回
路を有するマイクロプロセッサにおいて、ＳＶＩ中に選
択的にマスカブル割り込みを実行することが可能なハー
ドウェアを有するマイクロプロセッサに関する。
サに関し、特に、複数のマスカブル割り込みマスク回路
とＳＶＩ（スーパバイザインタラプト）を受け付ける回
路を有するマイクロプロセッサにおいて、ＳＶＩ中に選
択的にマスカブル割り込みを実行することが可能なハー
ドウェアを有するマイクロプロセッサに関する。
【０００２】
【従来の技術】この種のマイクロプロセッサの従来技術
について、以下では、特開平１−１８４５４５号公報に
記載のマイクロプロセッサを例に説明する。図４に、上
記特開平１−１８４５４５号公報の記載の割り込み禁止
回路の構成を示す。
について、以下では、特開平１−１８４５４５号公報に
記載のマイクロプロセッサを例に説明する。図４に、上
記特開平１−１８４５４５号公報の記載の割り込み禁止
回路の構成を示す。
【０００３】図４に示すように、ＳＶＩ中に割り込みを
許可するか否かを設定するレジスタ３２と、ＳＶＩ中に
他割り込みが発生した場合、その割り込みの復帰命令実
行終了までの割込みモード信号発生回路３６と、ＳＶＩ
中は、“１”を出力するＳＶＭＯＤＥ信号と、レジスタ
３２の出力及び割り込みモード信号発生回路３６の出力
を受けて、割り込み発生を禁止する割り込み発生禁止回
路３１と、を有している。
許可するか否かを設定するレジスタ３２と、ＳＶＩ中に
他割り込みが発生した場合、その割り込みの復帰命令実
行終了までの割込みモード信号発生回路３６と、ＳＶＩ
中は、“１”を出力するＳＶＭＯＤＥ信号と、レジスタ
３２の出力及び割り込みモード信号発生回路３６の出力
を受けて、割り込み発生を禁止する割り込み発生禁止回
路３１と、を有している。
【０００４】次に動作について説明する。まず、レジス
タ３２に“１”が設定された場合の動作について説明す
る。
タ３２に“１”が設定された場合の動作について説明す
る。
【０００５】レジスタ３２の出力が“１”であるため、
２入力ＯＲゲート３３の出力は常に“１”となり、Ｒ−
Ｓフリップフロップ回路３５の出力は常に“１”とな
る。ＳＶＩが発生していない時点では、ＳＶＭＯＤＥ信
号は“０”であり、２入力ＡＮＤゲート３６の出力は
“０”となり、割り込み禁止回路３１においては、割り
込み禁止が発生しない。従って、一般割り込み許可状態
である。
２入力ＯＲゲート３３の出力は常に“１”となり、Ｒ−
Ｓフリップフロップ回路３５の出力は常に“１”とな
る。ＳＶＩが発生していない時点では、ＳＶＭＯＤＥ信
号は“０”であり、２入力ＡＮＤゲート３６の出力は
“０”となり、割り込み禁止回路３１においては、割り
込み禁止が発生しない。従って、一般割り込み許可状態
である。
【０００６】ここで、ＳＶＩが発生すると、ＳＶＭＯＤ
Ｅ信号が“１”となり、２入力ＡＮＤゲート３６の出力
は“１”となり、割り込み禁止回路３１は、割り込み禁
止状態となる。
Ｅ信号が“１”となり、２入力ＡＮＤゲート３６の出力
は“１”となり、割り込み禁止回路３１は、割り込み禁
止状態となる。
【０００７】次に、レジスタ３２に“０”が設定された
場合の動作について説明する。レジスタ３２の出力が
“０”であるため、２入力ＡＮＤゲート３４の出力は常
に“０”となり、ＳＶＭＯＤＥ信号の他にかかわりな
く、割り込み禁止回路３１は、割り込み許可状態とな
る。
場合の動作について説明する。レジスタ３２の出力が
“０”であるため、２入力ＡＮＤゲート３４の出力は常
に“０”となり、ＳＶＭＯＤＥ信号の他にかかわりな
く、割り込み禁止回路３１は、割り込み許可状態とな
る。
【０００８】この時、Ｒ−Ｓフリップフロップ３５は、
レジスタ３２の出力Ｑが“１”から“０”となり、２入
力ＯＲゲート３３の出力が“０”となっても、出力Ｑは
“１”を保持している。
レジスタ３２の出力Ｑが“１”から“０”となり、２入
力ＯＲゲート３３の出力が“０”となっても、出力Ｑは
“１”を保持している。
【０００９】ＳＶＩ中に、割り込み信号ＩＮＴがＲ−Ｓ
フリップフロップ３５に入力されると、Ｒ−Ｓフリップ
フロップ３５はリセットされ、その出力Ｑは“０”とな
り、２入力ＡＮＤゲート３６の出力、即ち外部端子ＳＶ
ＭＯＤＥの出力は“０”となって、ＳＶＩが中断された
ことを示す。
フリップフロップ３５に入力されると、Ｒ−Ｓフリップ
フロップ３５はリセットされ、その出力Ｑは“０”とな
り、２入力ＡＮＤゲート３６の出力、即ち外部端子ＳＶ
ＭＯＤＥの出力は“０”となって、ＳＶＩが中断された
ことを示す。
【００１０】割り込みが終了し、内部ＲＥＴＩ信号（割
込みからの復帰信号）が、Ｒ−Ｓフリップフロップ３５
に入力されると、出力Ｑは“１”となり、２入力ＡＮＤ
ゲート３６の出力、即ち外部端子ＳＶ−ＭＯＤＥの出力
は“１”となって、再び、ＳＶＩモードに入ったことを
外部に示す。
込みからの復帰信号）が、Ｒ−Ｓフリップフロップ３５
に入力されると、出力Ｑは“１”となり、２入力ＡＮＤ
ゲート３６の出力、即ち外部端子ＳＶ−ＭＯＤＥの出力
は“１”となって、再び、ＳＶＩモードに入ったことを
外部に示す。
【００１１】なお、上記公報に記載の実施例２では多重
割り込みも許可している。
割り込みも許可している。
【００１２】
【発明が解決しようとする課題】通常、ＳＶＩを受け付
けるマイクロプロセッサにおいては、ＳＶＩ中は、他の
割り込みは受け付けないように設計されているため、割
り込み依存型のシステム等において、本来のユーザプロ
グラムによるＣＰＵの割り込み処理動作を妨げずに、イ
ンサーキット・エミュレータの目的であるユーザプログ
ラムのデバグやトレースなどを行うことは不可能であっ
た。
けるマイクロプロセッサにおいては、ＳＶＩ中は、他の
割り込みは受け付けないように設計されているため、割
り込み依存型のシステム等において、本来のユーザプロ
グラムによるＣＰＵの割り込み処理動作を妨げずに、イ
ンサーキット・エミュレータの目的であるユーザプログ
ラムのデバグやトレースなどを行うことは不可能であっ
た。
【００１３】また、割り込みにより短周期ＤＲＡＭ（ダ
イナミックランダムアクセスメモリ）のリフレッシュ等
を行っているシステム等においては、デバグ中には、Ｄ
ＲＡＭのフレッシュができず、ＤＲＡＭの値を値を保持
できなくなる等のシステムに対する弊害が生じる可能性
もある。このため、上記した従来技術のような改善が試
みられて来た。
イナミックランダムアクセスメモリ）のリフレッシュ等
を行っているシステム等においては、デバグ中には、Ｄ
ＲＡＭのフレッシュができず、ＤＲＡＭの値を値を保持
できなくなる等のシステムに対する弊害が生じる可能性
もある。このため、上記した従来技術のような改善が試
みられて来た。
【００１４】現在のマイクロプロセッサを使用したシス
テムにおいては、短時間に複数の割り込みが多様な依存
関係で入るシステムが多く存在する。また、組み込み型
マイクロプロセッサを必要とするシステムにおいては、
特にその処理速度、応答性能、実装面積の少なさ（これ
は即ち消費電力のコストの低減につながる）が問われる
ことが多い。このような傾向の中で、リアルタイム制御
を目的としたものや、高い応答性能を要求されるシステ
ム等においては、割り込み応答性能向上などのために割
り込み依存関係をハードウェアで行うように設計された
マイクロプロセッサを使用することも多い。
テムにおいては、短時間に複数の割り込みが多様な依存
関係で入るシステムが多く存在する。また、組み込み型
マイクロプロセッサを必要とするシステムにおいては、
特にその処理速度、応答性能、実装面積の少なさ（これ
は即ち消費電力のコストの低減につながる）が問われる
ことが多い。このような傾向の中で、リアルタイム制御
を目的としたものや、高い応答性能を要求されるシステ
ム等においては、割り込み応答性能向上などのために割
り込み依存関係をハードウェアで行うように設計された
マイクロプロセッサを使用することも多い。
【００１５】しかしながら、従来技術においては、マイ
クロプロセッサは、割り込み許可モードにおいては、い
かなる割り込みであろうとも、ＳＶＩによる中断を許可
しており、またそれが多重に起こることも容認してい
る。即ち、マスカブル割り込み（マスク可能な割り込
み）は、一本で、割り込み許可／不許可のみが選択でき
るものである。
クロプロセッサは、割り込み許可モードにおいては、い
かなる割り込みであろうとも、ＳＶＩによる中断を許可
しており、またそれが多重に起こることも容認してい
る。即ち、マスカブル割り込み（マスク可能な割り込
み）は、一本で、割り込み許可／不許可のみが選択でき
るものである。
【００１６】このように、ユーザプログラムのデバグ中
に、一律な割り込み許可・不許可の設定しか行えない場
合、前記のような、処理速度・高い応答性能・リアルタ
イム性を要求されるシステムにおいては、従来技術で問
題となったような、必要不可欠な割り込みだけでなく、
不要な割り込みを大量に受け付けることによって、イン
サーキットエミュレータへのメモリダンプ速度低下・多
数の割り込みによりデバグ中にユーザプログラムの状況
が変化することによるシステムの実稼働状態で発生する
バグの忠実な再現の阻害・リアルタイム制御の阻害・割
り込み応答性の低下等が発生する。
に、一律な割り込み許可・不許可の設定しか行えない場
合、前記のような、処理速度・高い応答性能・リアルタ
イム性を要求されるシステムにおいては、従来技術で問
題となったような、必要不可欠な割り込みだけでなく、
不要な割り込みを大量に受け付けることによって、イン
サーキットエミュレータへのメモリダンプ速度低下・多
数の割り込みによりデバグ中にユーザプログラムの状況
が変化することによるシステムの実稼働状態で発生する
バグの忠実な再現の阻害・リアルタイム制御の阻害・割
り込み応答性の低下等が発生する。
【００１７】これにより、忠実にユーザプログラムをデ
バグするという本来の目的を果たすことが不可能とな
る。
バグするという本来の目的を果たすことが不可能とな
る。
【００１８】また、従来技術のような構造のマイクロプ
ロセッサにおいて、前述したような、短時間に複数の割
り込みが割り込み依存で入るシステムを構築しようとす
るならば、（１）従来技術の割り込み回路を複数個内部
に持ち、複数のマスカブル割り込みを受け付けるマイク
ロプロセッサを作成することも、上記従来技術から類推
可能であり、また、（２）ソフトウェアのみで割り込み
依存を制御する、（３）外部ハードウェアで割り込み調
停を行う、等の手段（方式）も存在する。
ロセッサにおいて、前述したような、短時間に複数の割
り込みが割り込み依存で入るシステムを構築しようとす
るならば、（１）従来技術の割り込み回路を複数個内部
に持ち、複数のマスカブル割り込みを受け付けるマイク
ロプロセッサを作成することも、上記従来技術から類推
可能であり、また、（２）ソフトウェアのみで割り込み
依存を制御する、（３）外部ハードウェアで割り込み調
停を行う、等の手段（方式）も存在する。
【００１９】この場合、上記（１）の方式では、同じ回
路を複数チップ回路に設けることによる面積の増大・チ
ップの製造コスト上昇・消費電力増大及びシステム毎に
カスタマイズしなければならないことによるコスト・Ｔ
ＡＴ（ターンアラウンドタイム）の増加する。
路を複数チップ回路に設けることによる面積の増大・チ
ップの製造コスト上昇・消費電力増大及びシステム毎に
カスタマイズしなければならないことによるコスト・Ｔ
ＡＴ（ターンアラウンドタイム）の増加する。
【００２０】上記（２）の方式では、リアルタイム制御
性・応答性能・デバグ性能の低下・ユーザプログラム作
成ＴＡＴ増加、上記（３）の方式では、実装面積、実装
部品の増加による製品コストの増大、消費電力増大等が
問題となる。
性・応答性能・デバグ性能の低下・ユーザプログラム作
成ＴＡＴ増加、上記（３）の方式では、実装面積、実装
部品の増加による製品コストの増大、消費電力増大等が
問題となる。
【００２１】このように、高い処理性能・応答性能・リ
アルタイム性を損なわない形で複数の割り込み依存シス
テムを構築し、その効率的なデバグを行うことは従来例
では困難であった。
アルタイム性を損なわない形で複数の割り込み依存シス
テムを構築し、その効率的なデバグを行うことは従来例
では困難であった。
【００２２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、スーパバイザ割
り込み（ＳＶＩ）を受け付けるマイクロプロセッサにお
いて、ＳＶＩ処理中も、特定レベルの割り込みを指定し
て選択的に割り込みを受け付けることにより、効率的で
ユーザプログラムの実行環境や応答性能を損なわないデ
バグを可能とするマイクロプロセッサを提供することに
ある。
てなされたものであって、その目的は、スーパバイザ割
り込み（ＳＶＩ）を受け付けるマイクロプロセッサにお
いて、ＳＶＩ処理中も、特定レベルの割り込みを指定し
て選択的に割り込みを受け付けることにより、効率的で
ユーザプログラムの実行環境や応答性能を損なわないデ
バグを可能とするマイクロプロセッサを提供することに
ある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマイクロプロセッサは、複数のマスカブル
割り込み信号を受け付けることのできる割り込み制御回
路と、インサーキット・エミュレータ等によるデバグを
目的としたスーパバイザ割り込み（「ＳＶＩ」と略記す
る）を受け付ける回路と、を有するマイクロプロセッサ
において、マスカブル割り込み制御回路の一部に、ＳＶ
Ｉ実行によるマスカブル割り込み禁止状態においても、
特定レベルの割り込みについてのみ、マスク解除を行う
ことを可能とする回路手段を備え、ＳＶＩ中の特定レベ
ルのマスカブル割り込みの実行の許可／不許可を制御す
る手段を備える、ことを特徴とする。
め、本発明のマイクロプロセッサは、複数のマスカブル
割り込み信号を受け付けることのできる割り込み制御回
路と、インサーキット・エミュレータ等によるデバグを
目的としたスーパバイザ割り込み（「ＳＶＩ」と略記す
る）を受け付ける回路と、を有するマイクロプロセッサ
において、マスカブル割り込み制御回路の一部に、ＳＶ
Ｉ実行によるマスカブル割り込み禁止状態においても、
特定レベルの割り込みについてのみ、マスク解除を行う
ことを可能とする回路手段を備え、ＳＶＩ中の特定レベ
ルのマスカブル割り込みの実行の許可／不許可を制御す
る手段を備える、ことを特徴とする。
【００２４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のマイクロプロセッサは、その好ま
しい実施の形態において、複数のマスカブル割り込み信
号を受け付けることのできる割り込み制御回路と、ＳＶ
Ｉを受け付ける回路とを有するマイクロプロセッサにお
いて、マスカブル割り込み制御回路の一部に、ＳＶＩ実
行によるマスカブル割り込み禁止状態においても特定レ
ベルの割り込みについてのみマスク解除を行うことを可
能とするハードウェア回路を有し、ＳＶＩ中の特定レベ
ルのマスカブル割り込みを選択的に実行することを可能
とするマスク解除手段を有する。
に説明する。本発明のマイクロプロセッサは、その好ま
しい実施の形態において、複数のマスカブル割り込み信
号を受け付けることのできる割り込み制御回路と、ＳＶ
Ｉを受け付ける回路とを有するマイクロプロセッサにお
いて、マスカブル割り込み制御回路の一部に、ＳＶＩ実
行によるマスカブル割り込み禁止状態においても特定レ
ベルの割り込みについてのみマスク解除を行うことを可
能とするハードウェア回路を有し、ＳＶＩ中の特定レベ
ルのマスカブル割り込みを選択的に実行することを可能
とするマスク解除手段を有する。
【００２５】本発明のマイクロプロセッサは、その好ま
しい実施の形態において、上記ハードウェア回路は、特
定レベルの割り込みについてのマスク解除の実行／非実
行及びその割り込みレベルを設定するシステム・レジス
タ・ユニットと、システム・レジスタで設定された割り
込みレベルをＳＶＩ信号でラッチするテンポラリ・レジ
スタ（図１の１４）と、外部より入力された割り込み信
号の割り込みレベルをマスカブル割り込み信号でラッチ
するテンポラリ・レジスタ（図１の１３）と、両テンポ
ラリ・レジスタを比較し一致信号を出力する比較回路
（図１の１６）と、一致信号により内部ＳＶＩ信号をマ
スクするマスク制御回路から構成される。
しい実施の形態において、上記ハードウェア回路は、特
定レベルの割り込みについてのマスク解除の実行／非実
行及びその割り込みレベルを設定するシステム・レジス
タ・ユニットと、システム・レジスタで設定された割り
込みレベルをＳＶＩ信号でラッチするテンポラリ・レジ
スタ（図１の１４）と、外部より入力された割り込み信
号の割り込みレベルをマスカブル割り込み信号でラッチ
するテンポラリ・レジスタ（図１の１３）と、両テンポ
ラリ・レジスタを比較し一致信号を出力する比較回路
（図１の１６）と、一致信号により内部ＳＶＩ信号をマ
スクするマスク制御回路から構成される。
【００２６】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００２７】以下では、複数のマスカブル割り込み入力
を持つ既知のマイクロプロセッサｕＰＤ７０７３２の割
り込みマスク回路に本発明を適用した実施例について説
明する。
を持つ既知のマイクロプロセッサｕＰＤ７０７３２の割
り込みマスク回路に本発明を適用した実施例について説
明する。
【００２８】図１は、本発明の一実施例における割り込
みマスク回路の概略構成を示す図である。図２は、ＰＳ
Ｗ（プログラム・ステータス・ワード）、システムレジ
スタＩＣＥＭＲの概要を示す図である、図３は、ＳＶＩ
マスク回路の状態表を示す図である。
みマスク回路の概略構成を示す図である。図２は、ＰＳ
Ｗ（プログラム・ステータス・ワード）、システムレジ
スタＩＣＥＭＲの概要を示す図である、図３は、ＳＶＩ
マスク回路の状態表を示す図である。
【００２９】図１を参照すると、本実施例マイクロプロ
セッサ１は、デバグのために設けられた、ユーザ非公開
なデバグ目的の割り込みであるスーパバイザ割り込み
（特権割り込み、以下「ＳＶＩ」と略記する）を要求す
る外部入力端子ＢＲＫＩＮＴと、命令実行の結果やプロ
セッサ自身の状態を示すフラグ群を格納してあるプログ
ラム・ステータス・ワード・レジスタ（「ＰＳＷ」とい
う）１１（以上の構成は既存製品ｕＰＤ７０７３２に存
在する）を有し、また、新たに設けた割り込み可能レベ
ルフラグＭＩ（Ｍａｓｋ Ｉｎｅｒｒｕｐｔ Ｌｅｖｅ
ｌ）とマスク解除モードフラグＭＥ（Ｍａｓｋ Ｅｎａ
ｂｌｅ、“０”でマスク解除ＯＦＦ、“１”でマスク解
除ＯＮ）を持つシステム・レジスタＩＣＥＭＲ１２、そ
のＭＩビット及びＭＥビットの値を受けてＰＳＷ１１の
ＮＰ（ＮＭＩ Ｐｅｎｄｉｎｇ）ビットからの出力をマ
スクするＳＶＩマスク回路７を内蔵するマスカブル割り
込み許可回路６を有する。
セッサ１は、デバグのために設けられた、ユーザ非公開
なデバグ目的の割り込みであるスーパバイザ割り込み
（特権割り込み、以下「ＳＶＩ」と略記する）を要求す
る外部入力端子ＢＲＫＩＮＴと、命令実行の結果やプロ
セッサ自身の状態を示すフラグ群を格納してあるプログ
ラム・ステータス・ワード・レジスタ（「ＰＳＷ」とい
う）１１（以上の構成は既存製品ｕＰＤ７０７３２に存
在する）を有し、また、新たに設けた割り込み可能レベ
ルフラグＭＩ（Ｍａｓｋ Ｉｎｅｒｒｕｐｔ Ｌｅｖｅ
ｌ）とマスク解除モードフラグＭＥ（Ｍａｓｋ Ｅｎａ
ｂｌｅ、“０”でマスク解除ＯＦＦ、“１”でマスク解
除ＯＮ）を持つシステム・レジスタＩＣＥＭＲ１２、そ
のＭＩビット及びＭＥビットの値を受けてＰＳＷ１１の
ＮＰ（ＮＭＩ Ｐｅｎｄｉｎｇ）ビットからの出力をマ
スクするＳＶＩマスク回路７を内蔵するマスカブル割り
込み許可回路６を有する。
【００３０】ＳＶＩマスク回路７内には、リセット後の
初期値が０であるテンポラリ・レジスタ１３、リセット
後の初期値がＦであるテンポラリ・レジスタ１４、テン
ポラリ・レジスタ１３、１４の値を、ｎ、ｌと比較し
て、ｎ＝ｌならば、“１”を出力する比較回路１６等を
有している。
初期値が０であるテンポラリ・レジスタ１３、リセット
後の初期値がＦであるテンポラリ・レジスタ１４、テン
ポラリ・レジスタ１３、１４の値を、ｎ、ｌと比較し
て、ｎ＝ｌならば、“１”を出力する比較回路１６等を
有している。
【００３１】ＩＣＥＭＲ１２等は、既存レジスタの未定
義フィールドを使用してもよい。
義フィールドを使用してもよい。
【００３２】まず、ＩＣＥＭＲ１２のＭＥ（Ｍａｓｋ
Ｅｎａｂｌｅ）ビットに、“０”を設定した場合、２入
力ＮＡＮＤ１７の出力は常に“１”である。
Ｅｎａｂｌｅ）ビットに、“０”を設定した場合、２入
力ＮＡＮＤ１７の出力は常に“１”である。
【００３３】この実施例のマイクロプロセッサ１におい
ては、割り込みは１６本まで許可されている。外部入力
端子２２より割り込み信号ＩＮＴが割り込みマスク回路
６に入力されると、システム・レジスタ・ユニット内の
ＰＳＷ１１の割り込み許可レベルフラグＩ３−Ｉ０の値
ｍと、外部入力端子２１から入力された割り込みレベル
信号ＩＮＴＶ（３−０）の割り込みレベルｎが、比較回
路１５で比較され、ｎ≧ｍであれば、割り込み許可を示
す値“１”が比較回路１５より出力される。
ては、割り込みは１６本まで許可されている。外部入力
端子２２より割り込み信号ＩＮＴが割り込みマスク回路
６に入力されると、システム・レジスタ・ユニット内の
ＰＳＷ１１の割り込み許可レベルフラグＩ３−Ｉ０の値
ｍと、外部入力端子２１から入力された割り込みレベル
信号ＩＮＴＶ（３−０）の割り込みレベルｎが、比較回
路１５で比較され、ｎ≧ｍであれば、割り込み許可を示
す値“１”が比較回路１５より出力される。
【００３４】比較回路１５より“１”が出力されている
間に、他の割り込み条件（ステータスフラグＮＰ、Ｅ
Ｐ、ＡＥ、ＩＤがそれぞれ“０”である）が揃えば、割
り込み有効信号ＩＮＴvalidが“１”（すなわちアクテ
ィブ）となり、マスカブル割り込み処理が開始される。
間に、他の割り込み条件（ステータスフラグＮＰ、Ｅ
Ｐ、ＡＥ、ＩＤがそれぞれ“０”である）が揃えば、割
り込み有効信号ＩＮＴvalidが“１”（すなわちアクテ
ィブ）となり、マスカブル割り込み処理が開始される。
【００３５】ここで、ＮＰ（ＮＭＩ Ｐｅｎｄｉｎｇ）
は、マスク不可割り込み処理中であることを示すフラ
グ、ＥＰ（Ｅｘｃｅｐｔｉｏｎ Ｐｅｎｄｉｎｇ）は、
例外／トラップ／割り込み処理中であることを示すフラ
グ、ＡＥ（Ａｄｄｒｅｓｓ Ｔｒａｐ Ｅｎａｂｌｅ）
はアドレス・トラップ機能が活性化中であることを示す
フラグ、ＩＤ（Ｉｎｔｅｒｒｕｐｔ Ｄｉｓａｂｌｅ）
は外部からの割り込み要求を受け付けるかどうかを示す
フラグである（図２参照）。
は、マスク不可割り込み処理中であることを示すフラ
グ、ＥＰ（Ｅｘｃｅｐｔｉｏｎ Ｐｅｎｄｉｎｇ）は、
例外／トラップ／割り込み処理中であることを示すフラ
グ、ＡＥ（Ａｄｄｒｅｓｓ Ｔｒａｐ Ｅｎａｂｌｅ）
はアドレス・トラップ機能が活性化中であることを示す
フラグ、ＩＤ（Ｉｎｔｅｒｒｕｐｔ Ｄｉｓａｂｌｅ）
は外部からの割り込み要求を受け付けるかどうかを示す
フラグである（図２参照）。
【００３６】これらいずれかのフラグが“１”であれ
ば、割り込みはマスクされ、受け付けられない。
ば、割り込みはマスクされ、受け付けられない。
【００３７】外部入力端子２３から入力されるＢＲＫＩ
ＮＴ（−）信号がアクティブになり、ＳＶＩ処理が行わ
れている時は、ＮＰビットは“１”にセットされている
ため、ＩＮＴvalid信号は、インアクティブとなり、マ
スカブル割り込みは許可されない。
ＮＴ（−）信号がアクティブになり、ＳＶＩ処理が行わ
れている時は、ＮＰビットは“１”にセットされている
ため、ＩＮＴvalid信号は、インアクティブとなり、マ
スカブル割り込みは許可されない。
【００３８】次に、ＩＣＥＭＲ１２のＭＥビットに、
“１”を設定した場合について説明する。まず、ＩＣＥ
ＭＲ１２中のＭＩビットにＳＶＩ中でも割り込み許可し
たい割り込みレベルの値ｌを設定する。
“１”を設定した場合について説明する。まず、ＩＣＥ
ＭＲ１２中のＭＩビットにＳＶＩ中でも割り込み許可し
たい割り込みレベルの値ｌを設定する。
【００３９】比較回路１６の初期出力は“０”であるた
め、ＳＶＩ要求を示す外部入力信号ＢＲＫＩＮＴ（−）
がアクティブになるまでは、２入力ＮＡＮＤ１７の出力
は必ず“１”である。
め、ＳＶＩ要求を示す外部入力信号ＢＲＫＩＮＴ（−）
がアクティブになるまでは、２入力ＮＡＮＤ１７の出力
は必ず“１”である。
【００４０】従って、ＥＰ、ＩＤ、ＡＥがそれぞれ
“０”、かつ、割り込みレベルが許可レベル以上であれ
ばマスカブル割り込みは受け付けられる。
“０”、かつ、割り込みレベルが許可レベル以上であれ
ばマスカブル割り込みは受け付けられる。
【００４１】ＳＶＩ要求が発生して、ＢＲＫＩＮＴ
（−）信号がアクティブになるとテンポラリ・レジスタ
１４には、ＩＣＥＭＲ１２のＭＩビットの値ｌがセット
されるが、この時点では、比較回路１６の出力は“０”
のままである。
（−）信号がアクティブになるとテンポラリ・レジスタ
１４には、ＩＣＥＭＲ１２のＭＩビットの値ｌがセット
されるが、この時点では、比較回路１６の出力は“０”
のままである。
【００４２】ＳＶＩ処理が終了すると、ＳＶＩからの内
部復帰命令ＢＲＫＲＥＴ信号がテンポラリ・レジスタ１
３、１４をリセットする。
部復帰命令ＢＲＫＲＥＴ信号がテンポラリ・レジスタ１
３、１４をリセットする。
【００４３】ＳＶＩ中に、マスカブル割り込み要求信号
ＩＮＴがアクティブになると、テンポラリ・レジスタ１
３に割り込み要求レベルの値ｎがセットされ、比較回路
１６において、テンポラリ・レジスタ１３の値ｎとテン
ポラリ・レジスタ１４の値ｌの比較が行われる。
ＩＮＴがアクティブになると、テンポラリ・レジスタ１
３に割り込み要求レベルの値ｎがセットされ、比較回路
１６において、テンポラリ・レジスタ１３の値ｎとテン
ポラリ・レジスタ１４の値ｌの比較が行われる。
【００４４】ｎ≠ｌならば比較回路１６の出力は“０”
のまま変化せず、マスカブル割り込みは許可されない。
ｎ＝ｌならば比較回路１６の出力は、“１”となり、２
入力ＮＡＮＤ１７の出力は“０”となって、ＮＰフラグ
をマスクし、ＳＶＩによる割り込み禁止は解除され、他
の条件が揃えば、ＩＮＴvalid信号が“１”になり、マ
スカブル割り込みを実行することが可能になる。
のまま変化せず、マスカブル割り込みは許可されない。
ｎ＝ｌならば比較回路１６の出力は、“１”となり、２
入力ＮＡＮＤ１７の出力は“０”となって、ＮＰフラグ
をマスクし、ＳＶＩによる割り込み禁止は解除され、他
の条件が揃えば、ＩＮＴvalid信号が“１”になり、マ
スカブル割り込みを実行することが可能になる。
【００４５】以上本発明の実施例を説明した。ここでは
１レベルのみについて割り込み可能としたが、ＭＩビッ
トに割り込み許可レベルフラグを複数セットすること等
により、任意レベルの割り込みを任意の本数許可するこ
とが可能となる。
１レベルのみについて割り込み可能としたが、ＭＩビッ
トに割り込み許可レベルフラグを複数セットすること等
により、任意レベルの割り込みを任意の本数許可するこ
とが可能となる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ＳＶＩ時に特定レベルのマスカブル割り込みをハードウ
ェアで選択的に実行することが可能であるため、特に割
り込み依存のシステムにおいてリアルタイム制御性や応
答性の低下を招くことなく、ユーザ・プログラムの期待
する本来の動作を妨げることを最小限に抑えたシステム
のデバグ等を可能とする、という効果を奏する。
ＳＶＩ時に特定レベルのマスカブル割り込みをハードウ
ェアで選択的に実行することが可能であるため、特に割
り込み依存のシステムにおいてリアルタイム制御性や応
答性の低下を招くことなく、ユーザ・プログラムの期待
する本来の動作を妨げることを最小限に抑えたシステム
のデバグ等を可能とする、という効果を奏する。
【００４７】また、本発明においては、システム構築の
際には、従来方式に比べ、ユーザプログラムや外部ハー
ドウェアに負担をかけることなく、チップ内の少ない面
積において容易かつ確実かつフレキシブルに、処理速度
・高い応答性能・リアルタイム性を損なうことなく多数
の割り込み処理を行う割り込み依存システムを構築でき
るという利点を有する。
際には、従来方式に比べ、ユーザプログラムや外部ハー
ドウェアに負担をかけることなく、チップ内の少ない面
積において容易かつ確実かつフレキシブルに、処理速度
・高い応答性能・リアルタイム性を損なうことなく多数
の割り込み処理を行う割り込み依存システムを構築でき
るという利点を有する。
【００４８】即ち、チップ及びシステムの面積増大抑
制、コスト、消費電力の低減、ユーザ・プログラム作成
ＴＡＴ短縮、高い応答性能及び処理速度及びリアルタイ
ム制御性と、システムの稼働状態に忠実な動作の再現・
デバグを同時に実行することができる。
制、コスト、消費電力の低減、ユーザ・プログラム作成
ＴＡＴ短縮、高い応答性能及び処理速度及びリアルタイ
ム制御性と、システムの稼働状態に忠実な動作の再現・
デバグを同時に実行することができる。
【図１】本発明の一実施例を説明するブロック図であ
る。
る。
【図２】本発明の一実施例におけるＰＳＷ、ＩＣＥＭＲ
の概略図である。
の概略図である。
【図３】本発明の一実施例を説明する状態表である。
【図４】従来技術を説明する概略図である。
１、２ マイクロプロセッサ ３ システム・レジスタ・ユニット ４ 他ユニット ５ 割り込みマスク回路 ６ ＳＶＩマスク回路 １１ プログラム・ステータス・レジスタ（ＰＳＷ） １２ システム・レジスタ（ＩＣＥＭＲ） １３、１４ テンポラリ・レジスタ １５、１６ 比較回路 １７、１８ ２入力ＮＡＮＤ ３１ 割り込み禁止回路 ３２ レジスタ ３３ ２入力ＯＲ ３４、３６ ２入力ＡＮＤ ３５ Ｒ−Ｓフリップフロップ
Claims (3)
- 【請求項１】複数のマスカブル割り込み信号を受け付け
るとともに、インサーキット・エミュレータ等によるデ
バグを目的としたスーパバイザ割り込み（「ＳＶＩ」と
略記する）を受け付けるように構成されてなるマイクロ
プロセッサにおいて、 ＳＶＩ実行によるマスカブル割り込み禁止状態において
も、特定レベルの割り込みについてはマスク解除を行う
手段を備え、 これにより、ＳＶＩ処理中であっても前記特定レベルの
マスカブル割り込みを選択的に受け付け可能としたこと
を特徴とするマイクロプロセッサ。 - 【請求項２】複数のマスカブル割り込み信号を受け付け
ることのできる割り込み制御回路と、インサーキット・
エミュレータ等によるデバグを目的としたスーパバイザ
割り込み（「ＳＶＩ」と略記する）を受け付ける回路
と、を有するマイクロプロセッサにおいて、 マスカブル割り込み制御回路の一部に、ＳＶＩ実行によ
るマスカブル割り込み禁止状態においても、特定レベル
の割り込みについてのみ、マスク解除を行うことを可能
とする回路手段を備え、 ＳＶＩ中の特定レベルのマスカブル割り込みの実行の許
可／不許可を制御する手段を備える、ことを特徴とする
マイクロプロセッサ。 - 【請求項３】前記回路手段が、特定レベルの割り込みに
ついてのマスク解除の実行／非実行、及びその割り込み
レベルを設定するシステム・レジスタと、 前記システム・レジスタで設定された割り込みレベルを
ＳＶＩ信号でラッチする第１のテンポラリ・レジスタ
と、 外部より入力された割り込み信号の割り込みレベルをマ
スカブル割り込み信号でラッチする第２のテンポラリ・
レジスタと、 前記第１、第２のテンポラリ・レジスタを比較し、一致
信号を出力する比較回路と、 前記比較回路からの一致信号により内部ＳＶＩ信号をマ
スクするマスク制御回路と、 を備える、ことを特徴とする請求項１記載のマイクロプ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16533997A JP3209144B2 (ja) | 1997-06-06 | 1997-06-06 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16533997A JP3209144B2 (ja) | 1997-06-06 | 1997-06-06 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340208A true JPH10340208A (ja) | 1998-12-22 |
| JP3209144B2 JP3209144B2 (ja) | 2001-09-17 |
Family
ID=15810469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16533997A Expired - Fee Related JP3209144B2 (ja) | 1997-06-06 | 1997-06-06 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209144B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5561294B2 (ja) | 2012-03-13 | 2014-07-30 | 株式会社デンソー | マイクロコンピュータ |
| JP5561295B2 (ja) | 2012-03-13 | 2014-07-30 | 株式会社デンソー | マイクロコンピュータ |
-
1997
- 1997-06-06 JP JP16533997A patent/JP3209144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3209144B2 (ja) | 2001-09-17 |
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