JP2755205B2

JP2755205B2 - データ処理装置の低消費電力化方式

Info

Publication number: JP2755205B2
Application number: JP7063553A
Authority: JP
Inventors: 一男安江
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1998-05-20
Anticipated expiration: 2013-05-20
Also published as: JPH08234862A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置の低消費
電力化方式に関し、特にプロセッサ動作中における低消
費電力化方式に関するものである。

【０００２】

【従来の技術】従来、低消費電力にするために、マイク
ロプロセッサのＬＳＩへのクロックの供給を止める方法
として、クロック供給停止の専用の命令を使う方法が知
られている。しかし、クロックを止めるタイミングが難
しく、その解決のために種々の方式が考えられてきた。
例えば、ＡＣ電源又はバッテリの電源供給を持つデータ
処理装置に於いて、ある一定時間ＣＰＵへの処理動作の
有無の監視を行い、なければクロック供給を行わない方
式や、キー入力装置からのキー入力待ち時間に於いて、
クロック制御を行う方式があった。また、クロックの周
波数を変える方式としては、特開昭５９−９５６２４号
公報に開示されているように、アイドリング状態を検出
する回路を設け、ハードウェア割込の有無を常に監視し
て割込みの有無によりＣＰＵへのクロックの周波数を切
り替える（割込み待ち状態のときはクロック周期数を下
げ、割込みがあったときはクロック周期数を上げる）方
式があった。

【０００３】

【発明が解決しようとする課題】しかし、上記のような
ＣＰＵへの処理動作の有無の監視方式又はキー入力待ち
時間方式は、本来のデータ処理装置の性能を活かすよう
な通常動作中にＣＰＵがタスク処理をしないで通常のク
ロック動作で遊んでいるという時間が生ずるため、消費
電力が思った以上に減らないという欠点があった。ま
た、特開昭５９−９５６２４公報の方式では、アイドリ
ング検出回路を設けてハードウェア割込みの有無を常に
監視し、割込みの有無によりクロックの周波数を変える
だけであるため、余分にアイドリング検出回路を必要と
する上に、クロックの周波数を変えるという中途半端な
クロック制御であるため、これも思った以上に消費電力
が減らないという欠点があった。特に、これらの従来方
式では、クロックを止めるタイミングが必ずしもＣＰＵ
がフリーになった直後になっていないため、バッテリの
電源で動作するデータ処理装置（例えば、ＣＭＯＳのプ
ロセッサを用いた装置）は、高速のクロックでプロセッ
サを動作させるとバッテリの寿命を縮めるという欠点が
あった。本発明の目的は、このような従来の問題点に鑑
み、従来よりも確実かつ効率的に低消費電力化が図れる
ようにすることにある。

【０００４】

【課題を解決するための手段】本発明は、プロセッサが
プログラム実行中にハードウェア割込を期待したアイド
ル状態、又は次のタスク処理への移行待ちが必ずあるこ
とに着目し、このようなアイドル時又はタスク移行時に
プロセッサへのクロック供給を中断することにより上記
の目的を達成するもので、その特徴は次のとおりであ
る。

【０００５】本発明の第１の低消費電力化方式は、クロ
ック発生回路と、記憶部と、この記憶部に格納されたプ
ログラムを実行するプロセッサと、周辺制御回路とを含
むデータ処理装置に於いて、プロセッサがプログラムの
特定のアイドルルーチンを実行しない場合にはクロック
発生回路からのクロックをプロセッサへ供給するクロッ
ク供給手段と、プロセッサが特定のアイドルルーチンに
入ってから起動して所定時間後にタイマー割込信号を発
生するタイマーと、プロセッサが特定のアイドルルーチ
ンに入ったときからプロセッサへのクロックの供給を中
断するクロック中断手段と、アイドルルーチンに入った
ときプロセッサをハードウエア割込許可状態にするハー
ドウエア割込マスク解除手段と、ハードウエアマスク解
除手段によるハードウエア割込許可状態において、タイ
マー割込信号又は周辺制御回路からの外部割込信号を受
けてから、プロセッサへのクロックの供給を再開するク
ロック供給再開手段と、タイマー割込信号を受けてプロ
セッサをハードウエア割込抑制状態にするハードウエア
割込マスク手段とを備えたものである。

【０００６】本発明の第２の低消費電力化方式は、クロ
ック発生回路と、記憶部と、該記憶部に格納されたプロ
グラムのタスク処理ルーチンに従ったタスク処理を行う
プロセッサと、周辺制御回路とを含むデータ処理装置に
於いて、タスク処理ルーチンの１つのタスク処理終了時
に、クロック発生回路からプロセッサへのクロックの供
給を中断するクロック中断手段と、タスク処理ルーチン
の１つのタスク処理終了時に起動して所定時間後にタイ
マー割込信号を発生するタイマーと、タスク処理ルーチ
ンの１つのタスク処理終了時に、プロセッサをハードウ
エア割込許可状態にするハードウエア割込マスク解除手
段と、タイマー割込信号又は周辺制御回路からの外部割
込信号を受けてから、プロセッサへのクロックの供給を
再開するクロック供給再開手段と、タイマー割込信号を
受けてプロセッサをハードウエア割込抑制状態にするハ
ードウエア割込マスク手段とを備えたものである。

【０００７】

【作用】以上のような本発明による方式では、アイドル
ルーチンに入ったとき又は次のタスクへの移行時にプロ
セッサへのクロックの供給を中断させ、ハードウェア割
込があるとプロセッサへのクロックの供給を再開し、割
込処理を実行することができる。

【０００８】

【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の第１実施例の低消費電力化方式
を適用したデータ処理装置のブロック構成図である。こ
のデータ処理装置は、プロセッサ１、クロック発生回路
３、クロックの供給を制御するフリップフロップ１１、
ウォッチドッグタイマーであるタイマー４、周辺制御回
路５・６（各種デバイスを制御する回路）、プログラム
を格納している記憶部２、記憶部２をアクセスするため
のアドレス制御線３１、記憶部２からプログラムと制御
情報等の読み出し／書き込みができるようにするための
データバス３２、クロック発生回路３からのクロック２
１を供給しているクロック線２０、フリップフロップ１
１からの出力線である信号線４１、信号線４１とクロッ
ク線２０を入力としたＮＡＮＤ回路１２、ＮＡＮＤ回路
１２の出力線であるクロック線２２、タイマー４からの
割込信号５２と周辺制御回路５からの割込信号５３と周
辺制御回路６の割込信号５４とを入力して割込信号５１
として出力するＯＲ回路１３、タイマー４及び周辺回路
５・６にデータの読み出し／書き込み等ができるように
プロセッサ１が制御する制御線群３３から構成される。

【０００９】図１に於いて、信号線４１がオン（フリッ
プフロップ１１がセットされている状態）のとき、ＮＡ
ＮＤ回路１２によりクロック線２２にはクロック２１が
発生し、信号線４１がオフ（フリップフロップ１１がリ
セットされている状態）のときＮＡＮＤ回路１２により
クロック線２２にはクロック２１が発生しない。また、
フリップフロップ１１は、プロセッサ１の命令の実行に
より制御線群３３を通してリセットができ、割込信号５
１によりセットされる。このときのフリップフロップ１
１のセット又はリセットされるタイミングは、クロック
２１の立ち下がりであり、フリップフロップ１１は、電
源投入時及びイニシャライズ時にセットされる。また、
図１中に示していないが、プロセッサ１の内部には、ハ
ードウェアの割込みを制御する割込マスク用のフリップ
フロップ（以降、この動作を割込マスクと称す）があ
る。

【００１０】図２は、プロセッサ１がクロックの供給を
止める命令（本実施例では、コマンドＡとする）を実行
したとき、プロセッサ１に供給されるクロック線２２の
クロックの動作を示したタイムチャートである。図２中
の命令語ＡはコマンドＡが実行（クロックの供給を止め
る）されることを表している。但し、図２のタイムチャ
ートの例では、命令実行サイクルは１サイクル１クロッ
クである。

【００１１】図３は、プロセッサ１が記憶部２に格納さ
れているプログラムのアイドルルーチンの実行の処理及
び割込処理を行うときのフローチャートである。本実施
例でのアイドルルーチンとは、プロセッサがプログラム
上ウェイト状態（タスク処理後の状態、事象待ち状態
等）にしたいときに通すルーチンを示している。図３に
於いて、アイドリングルーチンは、その入口を示すステ
ップ５００、タイマー値の設定を行うステップ５０１、
ハードウェア割込のマスクの解除（ハードウェア割込の
許可）を行うステップ５０２、コマンドＡによりクロッ
クを止めるステップ５０３、ＮＯＰ動作（ｎｏｏｐｅ
ｒａｔｉｏｎｉｎｓｔｒｕｃｔｉｏｎ）の命令語を実
行させるステップ５０４とから構成される。また、割込
処理ルーチンは、ハードウェアの割込みが発生した場合
の入口を示すステップ６００、クロックの起動、ハード
ウェアの割込みのマスクの設定及びタイマーの停止を行
うステップ６０１、タイマー割込の事象が発生したかど
うかを調べるステップ６０２、事象の処理を行う必要が
あるかどうかを調べるステップ６０３、事象処理を行う
ステップ６０４、タイマー割込以外の事象処理（周辺制
御回路からの割込によるタスク処理）を行うステップ６
０５から構成される。なお、各ステップの動作は必ずし
も１ステップ当たり１命令語の実行を示すものではな
い。但し、ステップ６０１の動作は割込によるハードウ
ェアの処理を示し、プログラム動作を示すものではな
い。

【００１２】次に、図１に示す第１実施例の動作を図
２、図３を参照して説明する。今、図１に示したデータ
処理装置に電源が投入されると、フリップフロップ１１
がセットされるので信号線４１がオンになり、クロック
発生回路３からのクロック２１がＮＡＮＤ回路１２から
クロック線２２へ出力され、プロセッサ１に入力され
る。これによりプロセッサ１は、記憶部２に格納された
プログラムをアドレス制御線３１とデータバス３２を通
して読み出し、実行する。やがてプロセッサ１は、図３
のアイドリングルーチンのステップ５００に入り、同図
に示す動作を行う。

【００１３】図３のステップ５０３のコマンドＡが実行
されると、図１の制御線群３３によりフリップフロップ
１１がリセットされ、信号線４１がオフとなり、クロッ
ク線２２にはクロック２１が発生しない。更に、コマン
ドＡが実行されると制御線群３３によりタイマーが起動
される。従って、タイマー４はカウントし始めるが、プ
ロセッサ１は動作しない。

【００１４】タイマー４が所定の時間カウントをし終わ
ると、割込信号５２を発生し、ＯＲ回路１３により割込
信号５１がオンとなり、フリップフロップ１１をセット
する（図３では、ステップ６００に入り、ハードウェア
処理でステップ６０１を実行）。従って、信号線４１が
オンとなるためにクロック線２２にクロック２１が発生
することになり、プロセッサ１はプログラムの実行を開
始する。図３のステップ６０３で事象の処理を行う必要
がない場合は、アイドルルーチンのステップ５０１に戻
り、クロックの供給を止める動作に移る。図３のステッ
プ６０３で事象の処理を行う必要がある場合は、ステッ
プ６０４の所定の割込処理を実行し、アイドルルーチン
のステップ５０１に戻る。この場合、ステップ６０４の
事象処理内で、プロセッサ１が割込要因を制御線３３を
通してリセットするようにプログラムが組まれている。

【００１５】タイマー４が所定の時間のカウントをし終
わらないうちに、周辺制御回路５又は６からハードウェ
ア割込があると、割込信号５１がオンとなりフリップフ
ロップ１１がセットされる。タイマー４の割込と同様に
クロック線２２にクロック２１が発生し、プロセッサ１
にクロックが供給される。このときの図３の動作は、ス
テップ６００に入り、ステップ６０２でタイマー割込か
どうか調べることになるが、周辺制御回路からのハード
ウェア割込のためステップ６０５で各周辺制御回路に沿
った割込処理を実行し、アイドルルーチンのステップ５
０１に戻る。

【００１６】ステップ５０１に戻る場合、ステップ６０
５の処理内で割込要因をリセットするようにプログラム
が組まれている。このときの、クロックの停止と再起動
についてのタイムチャートを図２に示す。図２に於い
て、クロックを止めるタイミングはＰ点を示し、クロッ
ク起動の再開はＱ点に示す。また、図２内のＪは割込時
の命令語を示し、Ｊ＋１はＪの次の命令語、Ｊ＋２はＪ
＋１の次の命令語をそれぞれ示す。

【００１７】なお、上記の説明では、図２のタイムチャ
ートで１命令の実行サイクルを１サイクル１クロックと
したが、１サイクル２クロック以上で動作する場合も本
発明に含まれることは明らかである。

【００１８】上記説明したアイドルルーチンは汎用性が
あるため、制御プログラム、ＯＳ、アプリケションソフ
ト等のプログラムの種別に関係なく独立に組み込むこと
ができることは明らかである。

【００１９】次に、図４は、本発明の第２実施例の低消
費電力化方式を適用したデータ処理装置のブロック構成
図である。このデータ処理装置は、プロセッサ１０１、
クロック発生回路１０３、クロックの供給を制御するフ
リップフロップ１１１、ウォッチドッグタイマーである
タイマー１０４、周辺制御回路１０５・１０６（各種デ
バイスを制御する回路）、プログラムを格納している記
憶部１０２、記憶部１０２をアクセスするためのアドレ
ス制御線１３１、記憶部１０２からプログラムと制御情
報等の読み出し／書き込みができるようにするためのデ
ータバス１３２、クロック発生回路１０３からクロック
１２１を供給しているクロック線１２０、フリップフロ
ップ１１１からの出力線である信号線１４１、信号線１
４１とクロック線１２０を入力としたＮＡＮＤ回路１１
２、ＮＡＮＤ回路１１２の出力線であるクロック線１２
２、タイマー１０４からの割込信号１５２と周辺制御回
路１０５からの割込信号１５３と周辺制御回路１０６の
割込信号１５４とを入力して割込信号１５１として出力
とするＯＲ回路１１３、タイマー１０４及び周辺回路１
０５・１０６を通してデータの読み出し／書き込み等が
できるようにプロセッサ１０１が制御する制御線群１３
３から構成される。

【００２０】図４に於いて、信号線１４１がオン（フリ
ップフロップ１１１がセットされている状態）のときＮ
ＡＮＤ回路１１２によりクロック線１２２にはクロック
１２１が発生し、信号線１４１がオフ（フリップフロッ
プ１１１がリセットされている状態）のときＮＡＮＤ回
路１１２によりクロック線１２２にはクロック１２１が
発生しない。なお、フリップフロップ１１１は、プロセ
ッサ１０１の命令の実行により制御線群１３３を通して
リセットができ、割込信号１５１によりセットされる。
この場合のフリップフロップ１１１は、クロック１２１
の立ち下がりのタイミングでセットまたはリセットさ
れ、電源投入時又はイニシャライズ時にセットされる。
また、タイマー１０４は、カウントを行うカウンタとタ
イマーの比較値をホールドするレジスタとコンパレータ
とから構成されている。

【００２１】第２実施例では、データ処理装置の立ち上
げの環境設定時にタイマーの比較値をプロセッサ１０１
が制御線群１３３とデータバス１３２を通して設定（本
例では設定値をｎとする）する。タイマー１０４の動作
は、信号線１４１がオフの場合カウント値０でスタート
し、予め設定されたタイマー値ｎと比較し、一致したら
割込信号１５２を発生する。信号線１４１がオンの場
合、タイマー１０４内のカウンタは０になる。また、図
４中に示していないが、プロセッサ１０１の内部には図
１の場合と同様にハードウェアの割込みを制御する割込
マスク用のフリップフロップがある。

【００２２】図５は、第２実施例の方式において、記憶
部１０２に格納されているプログラムの一部で、プロセ
ッサ１０１がプログラム実行中にハードウェア割込待ち
にしたい場合（プログラム上で処理することがなく、次
の処理まで待ち状態にしたい場合）の一般的なタスク処
理を行うフローチャートである。この処理ルーチンは、
各種命令の処理を行うステップ７０１、コマンドＥによ
りハードウェア割込のマスク解除（ハードウェア割込の
許可）、タイマーの起動、及びクロックの停止を行うス
テップ７０２から構成される。なお、ステップ７０１の
動作は複数の命令語を実行する（タスク処理をする）こ
とにより処理され、ステップ７０２は、１つのタスク処
理が終わり他の処理に引き渡したい最後のコマンドとし
て用いられ、１コマンド（１命令語）の実行により処理
される。更に、ステップ７０２内の括弧の中は、コマン
ドＥを実行したときのハードウェアの動作を示す。

【００２３】図６は、プロセッサ１０１が記憶部１０２
に格納されているプログラムの割込処理を行うときのフ
ローチャートである。この割込処理ルーチンは、タイマ
ー割込の事象が発生したかどうかを調べるステップ８０
１、事象処理を行う必要があるかどうかを調べるステッ
プ８０２、事象処理を行うステップ８０３、タイマー割
込以外の事象処理を行うステップ８０５、コマンドＥの
実行を行うステップ８０４・８０６から構成される。な
お、ステップ８０４と８０５内の括弧の中は、コマンド
Ｅを実行したときのハードウェアの動作を示す。

【００２４】次に、図４に示した第２実施例の動作を図
５、図６を参照して説明する。今、図４のデータ処理装
置に電源が投入されると、フリップフロップ１１１がセ
ットされるので信号線１４１がオンになり、クロック発
生回路１０３からのクロック１２１がＮＡＮＤ回路１１
２からクロック線１２２へ出力され、プロセッサ１０１
に入力される。これによりプロセッサ１０１は、記憶部
１０２に格納されたプログラムをアドレス制御線１３１
とデータバス１３２を通して読み出し、実行する。この
とき、プロセッサ１０１が環境設定等の処理を行い、コ
マンドＥを実行するようにプログラムが組まれている。
このときのプログラム一般的な構成が図５である。環境
設定等の処理が図５のステップ７０１に相当する。

【００２５】図５のステップ７０２のコマンドＥが実行
されると、図４の制御線群１３３によりフリップフロッ
プ１１１がリセットされ、信号線１４１がオフとなり、
クロック線１２２にはクロック１２１が発生しない。従
って、信号線１４１がオフになったため、タイマー１０
４は値０からカウントし始めるが、プロセッサ１は動作
しない。このときのプロセッサ１０１内の割込マスクは
コマンドＥによりリセット（ハードウェア割込を許可）
される。

【００２６】タイマー１０４が所定の時間カウントをし
終わると、割込信号１５２を発生し、ＯＲ回路１１３に
より割込信号１５１がオンとなり、フリップフロップ１
１１をセットする。従って、信号線１４１がオンとなる
ためにクロック線１２２にクロック１２１が発生するこ
とになり、プロセッサ１はプログラムの実行を開始す
る。プロセッサ１０１は割込信号１５２により、プロセ
ッサ内の割込マスクをセット（他のハードウェア割込を
抑制する）し、図６のフローチャートに従った割込処理
を行う。やがて、図６のステップ８０４に来るとコマン
ドＥを実行することになり、クロックを止め、ハードウ
ェア割込待ちとなる。

【００２７】タイマー１０４が所定の時間のカウントを
し終わらないうちに、周辺制御回路１０５又は１０６か
らハードウェア割込があると、割込信号１５１がオンと
なりフリップフロップ１１１がセットされる。タイマー
１０４の割込と同様にクロック線１２２にクロック１２
１が発生し、プロセッサ１０１にクロックが供給され
る。プロセッサ１０１は割込信号１５３又は１５４によ
り、図６のフローチャートに従ったステップ８０５の割
込処理を行う。やがて、図６のステップ８０６に来ると
コマンドＥを実行することになり、クロックを止め、ハ
ードウェア割込待ちとなる。

【００２８】このときの、クロックの停止と再起動につ
いてのタイムチャートを図７に示す。図７に於いて、ク
ロックを止めるタイミングはＰ点を示し、クロック起動
の再開はＱ点に示す。また、図７内のＫは割込時の先頭
の命令語を示し、Ｋ＋１はＫの次の命令語、Ｋ＋２はＫ
＋１の次の命令語をそれぞれ示す。図７のタイマー１０
４の動作値はカウント値を示し、カウンタ値ｎはカウン
タ１０４内の比較値ｎと一致したためにフリップフロッ
プ１１１がセットされたことを示す。

【００２９】なお、上記の説明では、図７のタイムチャ
ートで１命令の実行サイクルを１サイクル１クロックと
したが、１サイクル２クロック以上で動作する場合も本
発明に含まれることは明らかである。

【００３０】上記で説明したコマンド（命令語）は、汎
用性があり、制御プログラム、ＯＳ、アプリケションソ
フト等のプログラムの種別に関係なく、１命令語で組み
込むことができる。本発明のコマンドはプログラマー等
の設計者にとって使い易いコマンドであることは明らか
である。

【００３１】

【発明の効果】以上説明したように、本発明による低消
費電力化方式は、プロセッサがプログラム処理中におけ
るアイドル状態になったとき、又は次のタスク処理への
移行時にプロセッサへのクロックの供給を中断させ、タ
イマー又は周辺制御回路からのハードウェア割込がある
とプロセッサへのクロックの供給を再開するので、従来
よりも確実かつ効率的に低消費電力化が図れる。従っ
て、特に携帯用のデータ処理装置（例えば、パーソナル
コンピュータやゲーム機など）の場合、バッテリで駆動
する方式を取っているため長時間使用可能となる。ま
た、アイドルルーチン又はタスク処理ルーチンというプ
ログラムにおいて、低消費電力化の設計ができ、電力制
御の管理及びプログラム開発が容易になる。

【図面の簡単な説明】

【図１】本発明の第１実施例の低消費電力化方式を適用
したデータ処理装置のブロック構成図である。

【図２】第１実施例において、アイドルルーチン処理中
でのクロックの停止と再起動を示したタイムチャートで
ある。

【図３】第１実施例において、アイドルルーチンの動作
とハードウェア割込動作の一例を示すフローチャートで
ある。

【図４】本発明の第２実施例の低消費電力化方式を適用
したデータ処理装置のブロック構成図である。

【図５】第２実施例において、コマンドの一般的な使用
方法の一例を示すフローチャートである。

【図６】第２実施例において、ハードウェア割込時のプ
ログラムの動作の一例を示すフローチャートである。

【図７】第２実施例において、コマンド実行時のクロッ
クの停止と、ハードウェア割込時のクロックの再起動を
示すタイムチャートである。

【符号の説明】

１・１０１プロセッサ２・１０２記憶部３、１０３クロック発生回路４・１０４タイマー５・６・１０５・６０１周辺制御回路１１・１１１フリップフロップ１２・１１２ＮＡＮＤ回路１３・１１３ＯＲ回路２０・１２０クロック線２２・１２２クロック線３１・１３１アドレス制御線３２・１３２データバス３３・１３３制御線群４１・１４１信号線５１・５２・５３・５４・１５１・１５２・１５３・１
５４割込信号

Claims

(57)【特許請求の範囲】

【請求項１】クロック発生回路と、記憶部と、この記
憶部に格納されたプログラムを実行するプロセッサと、
周辺制御回路とを含むデータ処理装置に於いて、前記プ
ロセッサがプログラムの特定のアイドルルーチンを実行
しない場合には前記クロック発生回路からのクロックを
プロセッサへ供給するクロック供給手段と、前記プロセ
ッサが前記特定のアイドルルーチンに入ってから起動し
て所定時間後にタイマー割込信号を発生するタイマー
と、前記プロセッサが前記特定のアイドルルーチンに入
ったときから前記プロセッサへのクロックの供給を中断
するクロック中断手段と、前記アイドルルーチンに入っ
たとき前記プロセッサをハードウエア割込許可状態にす
るハードウエア割込マスク解除手段と、前記ハードウエ
アマスク解除手段によるハードウエア割込許可状態にお
いて、前記タイマー割込信号又は前記周辺制御回路から
の外部割込信号を受けてから、前記プロセッサへのクロ
ックの供給を再開するクロック供給再開手段と、前記タ
イマー割込信号を受けて前記プロセッサをハードウエア
割込抑制状態にするハードウエア割込マスク手段とを備
えたことを特徴とするデータ処理装置の低消費電力化方
式。
【請求項２】クロック発生回路と、記憶部と、該記憶
部に格納されたプログラムのタスク処理ルーチンに従っ
たタスク処理を行うプロセッサと、周辺制御回路とを含
むデータ処理装置に於いて、前記タスク処理ルーチンの
１つのタスク処理終了時に、前記クロック発生回路から
プロセッサへのクロックの供給を中断するクロック中断
手段と、前記タスク処理ルーチンの１つのタスク処理終
了時に起動して所定時間後にタイマー割込信号を発生す
るタイマーと、前記タスク処理ルーチンの１つのタスク
処理終了時に、前記プロセッサをハードウエア割込許可
状態にするハードウエア割込マスク解除手段と、前記タ
イマー割込信号又は前記周辺制御回路からの外部割込信
号を受けてから、前記プロセッサへのクロックの供給を
再開するクロック供給再開手段と、前記タイマー割込信
号を受けて前記プロセッサをハードウエア割込抑制状態
にするハードウエア割込マスク手段とを備えたことを特
徴とするデータ処理装置の低消費電力化方式。