JPH10336012A - 入力インターフェイス装置 - Google Patents
入力インターフェイス装置Info
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- JPH10336012A JPH10336012A JP9163323A JP16332397A JPH10336012A JP H10336012 A JPH10336012 A JP H10336012A JP 9163323 A JP9163323 A JP 9163323A JP 16332397 A JP16332397 A JP 16332397A JP H10336012 A JPH10336012 A JP H10336012A
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Abstract
(57)【要約】
【課題】 Ｓｉ論理回路とＧａＡｓ論理回路をつなぐ入
力インターフェイス回路を、論理振幅（駆動電圧）の異
なる複数のＳｉ論理回路に使用できるようにする。 【解決手段】 入力インターフェイス回路２１は、ソー
スフォロワＧａＡｓＦＥＴ（エンハンスメント型）６の
出力端子にショットキーバリアダイオード１３のアノー
ドを接続し、ショットキーバリアダイオード１３のカソ
ードをグランドに接続している。ショットキーバリアダ
イオード１３の立ち上がり電圧は、ＧａＡｓ論理回路３
の論理振幅（約０.７Ｖ）に等しくなっている。
力インターフェイス回路を、論理振幅（駆動電圧）の異
なる複数のＳｉ論理回路に使用できるようにする。 【解決手段】 入力インターフェイス回路２１は、ソー
スフォロワＧａＡｓＦＥＴ（エンハンスメント型）６の
出力端子にショットキーバリアダイオード１３のアノー
ドを接続し、ショットキーバリアダイオード１３のカソ
ードをグランドに接続している。ショットキーバリアダ
イオード１３の立ち上がり電圧は、ＧａＡｓ論理回路３
の論理振幅（約０.７Ｖ）に等しくなっている。
Description
【０００１】
【発明の属する技術分野】本発明は入力インターフェイ
ス装置に関する。特に、Ｓｉ論理回路（ＣＭＯＳ）の出
力信号をＧａＡｓ論理回路（ＤＣＦＬ）に入力する際に
使用する入力インターフェイス装置に関する。
ス装置に関する。特に、Ｓｉ論理回路（ＣＭＯＳ）の出
力信号をＧａＡｓ論理回路（ＤＣＦＬ）に入力する際に
使用する入力インターフェイス装置に関する。
【０００２】
【従来の技術】携帯電話を始めとする高周波通信機器で
は、音声などの低周波信号処理にはＳｉ（シリコン）素
子を用い、送受信電波などの高周波信号処理にはＧａＡ
ｓ素子を使用している。近年、ＧａＡｓ素子を用いた信
号処理回路においては電力増幅器、低雑音増幅器、スイ
ッチ等のフロントエンド部をワンチップに集積化したＩ
Ｃの実用化が進んでおり、この機能制御を行うためのＧ
ａＡｓ論理回路もフロントエンド部と同一ＩＣに集積化
されるようになっている。
は、音声などの低周波信号処理にはＳｉ（シリコン）素
子を用い、送受信電波などの高周波信号処理にはＧａＡ
ｓ素子を使用している。近年、ＧａＡｓ素子を用いた信
号処理回路においては電力増幅器、低雑音増幅器、スイ
ッチ等のフロントエンド部をワンチップに集積化したＩ
Ｃの実用化が進んでおり、この機能制御を行うためのＧ
ａＡｓ論理回路もフロントエンド部と同一ＩＣに集積化
されるようになっている。
【０００３】一方、ＧａＡｓ論理回路は低周波信号処理
側で用いられているＳｉ論理回路によって制御される。
そのためには、Ｓｉ論理回路の出力信号をＧａＡｓ論理
回路へ入力する必要がある。
側で用いられているＳｉ論理回路によって制御される。
そのためには、Ｓｉ論理回路の出力信号をＧａＡｓ論理
回路へ入力する必要がある。
【０００４】しかし、Ｓｉ論理回路は、一般にＭＯＳＦ
ＥＴで構成されたＣＭＯＳであり、出力論理振幅（以
下、単に論理振幅という）は電源電圧ＶDD（及びグラン
ド電位）である。また、Ｓｉ論理回路は、出力インピー
ダンスが大きいため、ドライブ電流を大きくとることが
できない。これに対し、ＧａＡｓ論理回路は、ＭＥＳＦ
ＥＴで構成されたＤＣＦＬ（Direct Coupled FET Logi
c）の場合、入力論理振幅（以下、単に論理振幅とい
う）は電源電圧ＶDDの値によらず、ＭＥＳＦＥＴのゲー
トのダイオード特性（以下、ゲートダイオードという）
の立ち上がり電圧（及びグランド電位）となる。また、
ＧａＡｓ論理回路は、立ち上がり電圧入力時にはゲート
ダイオードに順方向電流が流入するため、ドライブ電流
が必要である。従って、Ｓｉ論理回路の出力とＧａＡｓ
論理回路の入力は、直接接続することができず、入力イ
ンターフェイス回路が必要となる。なお、一般に、ダイ
オードの立ち上がり電圧は０.６〜０.７Ｖであるが、以
下の説明においては、ゲートダイオードの立ち上がり電
圧は０.７Ｖであると仮定する。
ＥＴで構成されたＣＭＯＳであり、出力論理振幅（以
下、単に論理振幅という）は電源電圧ＶDD（及びグラン
ド電位）である。また、Ｓｉ論理回路は、出力インピー
ダンスが大きいため、ドライブ電流を大きくとることが
できない。これに対し、ＧａＡｓ論理回路は、ＭＥＳＦ
ＥＴで構成されたＤＣＦＬ（Direct Coupled FET Logi
c）の場合、入力論理振幅（以下、単に論理振幅とい
う）は電源電圧ＶDDの値によらず、ＭＥＳＦＥＴのゲー
トのダイオード特性（以下、ゲートダイオードという）
の立ち上がり電圧（及びグランド電位）となる。また、
ＧａＡｓ論理回路は、立ち上がり電圧入力時にはゲート
ダイオードに順方向電流が流入するため、ドライブ電流
が必要である。従って、Ｓｉ論理回路の出力とＧａＡｓ
論理回路の入力は、直接接続することができず、入力イ
ンターフェイス回路が必要となる。なお、一般に、ダイ
オードの立ち上がり電圧は０.６〜０.７Ｖであるが、以
下の説明においては、ゲートダイオードの立ち上がり電
圧は０.７Ｖであると仮定する。
【０００５】このような問題を解決するため、従来にお
いては、図１に示すように、一般にインピーダンス変換
回路として使用されているソースフォロワ回路をＳｉ論
理回路１の出力段とＧａＡｓ論理回路３の入力段の間に
挿入し、入力インターフェイス回路２としている。図１
では、Ｓｉ論理回路１の出力段としてｐＭＯＳ４とｎＭ
ＯＳ５を縦列に接続したインバータ型のＣＭＯＳを示し
ており、ＧａＡｓ論理回路３の入力段としてデプレッシ
ョン型ＦＥＴ（以下、Ｄ−ＦＥＴという）９とエンハン
スメント型ＦＥＴ（以下、Ｅ−ＦＥＴという）１０をカ
スケードに接続し、Ｄ−ＦＥＴ９のゲートとソースを接
続したＤＣＦＬを示している。また、Ｓｉ論理回路１は
Ｓｉ・ＩＣとなっており、入力インターフェイス回路２
及びＧａＡｓ論理回路３はＧａＡｓ・ＩＣとしてワンチ
ップ化されている。
いては、図１に示すように、一般にインピーダンス変換
回路として使用されているソースフォロワ回路をＳｉ論
理回路１の出力段とＧａＡｓ論理回路３の入力段の間に
挿入し、入力インターフェイス回路２としている。図１
では、Ｓｉ論理回路１の出力段としてｐＭＯＳ４とｎＭ
ＯＳ５を縦列に接続したインバータ型のＣＭＯＳを示し
ており、ＧａＡｓ論理回路３の入力段としてデプレッシ
ョン型ＦＥＴ（以下、Ｄ−ＦＥＴという）９とエンハン
スメント型ＦＥＴ（以下、Ｅ−ＦＥＴという）１０をカ
スケードに接続し、Ｄ−ＦＥＴ９のゲートとソースを接
続したＤＣＦＬを示している。また、Ｓｉ論理回路１は
Ｓｉ・ＩＣとなっており、入力インターフェイス回路２
及びＧａＡｓ論理回路３はＧａＡｓ・ＩＣとしてワンチ
ップ化されている。
【０００６】図２は、図１の回路から入力インターフェ
イス回路２のみを取り出したものであって、Ｅ−ＦＥＴ
６のドレインに電源電圧ＶDDを印加し、抵抗７，８を介
してソースをグランドに接地するとともに、ゲートから
入力端子１１を取り出し、直列に接続された抵抗７，８
間から出力端子１２を取り出している。この入力インタ
ーフェイス回路２は、エンハンスメント型のＦＥＴ６で
構成されているため、ソースフォロワ構成とすることで
高入力インピーダンス、低出力インピーダンスを実現で
きる。また、Ｅ−ＦＥＴ６のソース電位を抵抗７，８で
分圧して出力することにより、Ｓｉ論理回路１の論理振
幅である電源電圧ＶDDを、ＧａＡｓ論理回路３の論理振
幅である０.７Ｖに変換している。
イス回路２のみを取り出したものであって、Ｅ−ＦＥＴ
６のドレインに電源電圧ＶDDを印加し、抵抗７，８を介
してソースをグランドに接地するとともに、ゲートから
入力端子１１を取り出し、直列に接続された抵抗７，８
間から出力端子１２を取り出している。この入力インタ
ーフェイス回路２は、エンハンスメント型のＦＥＴ６で
構成されているため、ソースフォロワ構成とすることで
高入力インピーダンス、低出力インピーダンスを実現で
きる。また、Ｅ−ＦＥＴ６のソース電位を抵抗７，８で
分圧して出力することにより、Ｓｉ論理回路１の論理振
幅である電源電圧ＶDDを、ＧａＡｓ論理回路３の論理振
幅である０.７Ｖに変換している。
【０００７】電源電圧ＶDD＝３Ｖとしたときの入力イン
ターフェイス回路２の特性を図３に示す。図３に示され
ているように、この入力インターフェイス回路２では、
Ｓｉ論理回路１側からの入力電圧Ｖinが０Ｖ、３Ｖの場
合には、ＧａＡｓ論路回路３側への出力電圧Ｖoutはそ
れぞれ０Ｖ、０.７Ｖとなっており、所望どおりの論理
振幅の変換が実現されている。しかも、入力電流Ｉinも
ほとんど０（入力電圧がＶin＝３Ｖのときに０.３μ
Ａ）であり、高入力インピーダンス（３Ｖ／０.３μＡ
＝１０ＭΩ）となっている。
ターフェイス回路２の特性を図３に示す。図３に示され
ているように、この入力インターフェイス回路２では、
Ｓｉ論理回路１側からの入力電圧Ｖinが０Ｖ、３Ｖの場
合には、ＧａＡｓ論路回路３側への出力電圧Ｖoutはそ
れぞれ０Ｖ、０.７Ｖとなっており、所望どおりの論理
振幅の変換が実現されている。しかも、入力電流Ｉinも
ほとんど０（入力電圧がＶin＝３Ｖのときに０.３μ
Ａ）であり、高入力インピーダンス（３Ｖ／０.３μＡ
＝１０ＭΩ）となっている。
【０００８】
【発明が解決しようとする課題】近年、Ｓｉ論理回路に
おいては、微細加工技術の進歩により電源電圧が２Ｖで
駆動するものが実用化されてきている。そのため、Ｇａ
ＡｓのフロントエンドＩＣを制御するＳｉ論理回路は、
現在２Ｖで駆動するものと３Ｖで駆動するものが混在し
ている。
おいては、微細加工技術の進歩により電源電圧が２Ｖで
駆動するものが実用化されてきている。そのため、Ｇａ
ＡｓのフロントエンドＩＣを制御するＳｉ論理回路は、
現在２Ｖで駆動するものと３Ｖで駆動するものが混在し
ている。
【０００９】ところが、従来の入力インターフェイス回
路では、この２Ｖ駆動のＳｉ論理回路と３Ｖ駆動のＳｉ
論理回路の両者に同時に対応することはできない。すな
わち、３Ｖ駆動のＳｉ論理回路を対象に設計した入力イ
ンターフェイス回路に２Ｖ駆動のＳｉ論理回路を接続す
ると、図３から分かるように、入力インターフェイス回
路の出力電圧Ｖoutは０.４Ｖ程度までしか上昇しない。
そのため、ＧａＡｓ論理回路は正常な動作を行わない。
路では、この２Ｖ駆動のＳｉ論理回路と３Ｖ駆動のＳｉ
論理回路の両者に同時に対応することはできない。すな
わち、３Ｖ駆動のＳｉ論理回路を対象に設計した入力イ
ンターフェイス回路に２Ｖ駆動のＳｉ論理回路を接続す
ると、図３から分かるように、入力インターフェイス回
路の出力電圧Ｖoutは０.４Ｖ程度までしか上昇しない。
そのため、ＧａＡｓ論理回路は正常な動作を行わない。
【００１０】逆に、２Ｖ駆動のＳｉ論理回路を対象に設
計した入力インターフェイス回路に３Ｖ駆動のＳｉ論理
回路を接続すると、図４に示すように、入力インターフ
ェイス回路のオープン出力電圧は１Ｖ程度に上昇する。
よって、ＧａＡｓ論理回路の入力段のＥ−ＦＥＴのゲー
トダイオードには、入力インターフェイス回路の出力電
圧を０.７Ｖ程度にクランプするために大電流が流れ
る。よって、回路の信頼性が低下し、最悪の場合には、
ＧａＡｓ論理回路のＦＥＴの破壊に至る。
計した入力インターフェイス回路に３Ｖ駆動のＳｉ論理
回路を接続すると、図４に示すように、入力インターフ
ェイス回路のオープン出力電圧は１Ｖ程度に上昇する。
よって、ＧａＡｓ論理回路の入力段のＥ−ＦＥＴのゲー
トダイオードには、入力インターフェイス回路の出力電
圧を０.７Ｖ程度にクランプするために大電流が流れ
る。よって、回路の信頼性が低下し、最悪の場合には、
ＧａＡｓ論理回路のＦＥＴの破壊に至る。
【００１１】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、論理振幅
（駆動電圧）の異なる複数のＳｉ論理回路に対応可能な
入力インターフェイス装置を提供することにある。
れたものであり、その目的とするところは、論理振幅
（駆動電圧）の異なる複数のＳｉ論理回路に対応可能な
入力インターフェイス装置を提供することにある。
【００１２】
【発明の開示】本発明の入力インターフェイス装置は、
論理振幅の異なる２つの論理回路のうち、一方の論理回
路の出力を他方の論理回路の入力につなげるための入力
インターフェイス装置であって、ソースフォロワ型回路
の出力に定電圧素子を接続したことを特徴としている。
論理振幅の異なる２つの論理回路のうち、一方の論理回
路の出力を他方の論理回路の入力につなげるための入力
インターフェイス装置であって、ソースフォロワ型回路
の出力に定電圧素子を接続したことを特徴としている。
【００１３】本発明の入力インターフェイス装置にあっ
ては、定電圧素子の定電圧値たとえば定電圧ダイオード
の降伏電圧を、入力インターフェイス装置の次段に接続
される論理回路の論理振幅と等しくしておく。そして、
入力インターフェイス装置の前段に最も論理振幅の小さ
な論理回路が接続された場合でも、入力インターフェイ
ス装置のソースフォロア型回路から出力される電圧が、
次段の論理回路の論理振幅よりも大きくなるようにすれ
ば、前段の論理回路の論理振幅によらず入力インターフ
ェイス装置から次段の論理回路へ出力する電圧を次段の
論理回路の論理振幅に適合させることができる。
ては、定電圧素子の定電圧値たとえば定電圧ダイオード
の降伏電圧を、入力インターフェイス装置の次段に接続
される論理回路の論理振幅と等しくしておく。そして、
入力インターフェイス装置の前段に最も論理振幅の小さ
な論理回路が接続された場合でも、入力インターフェイ
ス装置のソースフォロア型回路から出力される電圧が、
次段の論理回路の論理振幅よりも大きくなるようにすれ
ば、前段の論理回路の論理振幅によらず入力インターフ
ェイス装置から次段の論理回路へ出力する電圧を次段の
論理回路の論理振幅に適合させることができる。
【００１４】従って、本発明の入力インターフェイス装
置によれば、論理振幅の異なる複数の前段論理回路に対
して入力インターフェイス装置を共用化することができ
る。
置によれば、論理振幅の異なる複数の前段論理回路に対
して入力インターフェイス装置を共用化することができ
る。
【００１５】また、上記入力インターフェイス装置にお
いては、前記定電圧素子としてダイオードを用い、この
ダイオードのアノード電極を、次段の論理回路の入力部
に用いられている電界効果トランジスタのゲート電極と
同じ材料によって形成し、当該アノード電極の面積を当
該ゲート電極の面積よりも大きくするとよい。
いては、前記定電圧素子としてダイオードを用い、この
ダイオードのアノード電極を、次段の論理回路の入力部
に用いられている電界効果トランジスタのゲート電極と
同じ材料によって形成し、当該アノード電極の面積を当
該ゲート電極の面積よりも大きくするとよい。
【００１６】定電圧ダイオードのアノード電極面積を次
段の電界効果トランジスタのゲート電極面積よりも大き
くすると、定電圧ダイオードに流れる電流を多くして次
段の論理回路に流れる電流を少なくすることができ、論
理回路の信頼性を向上させることができる。
段の電界効果トランジスタのゲート電極面積よりも大き
くすると、定電圧ダイオードに流れる電流を多くして次
段の論理回路に流れる電流を少なくすることができ、論
理回路の信頼性を向上させることができる。
【００１７】また、上記インターフェイス装置において
は、前記定電圧素子としてダイオードを用いた場合に、
このダイオードのアノード電極のバリアハイトを、次段
の論理装置の入力部に用いられている電界効果トランジ
スタのゲート電極のバリアハイトよりも低くするとよ
い。
は、前記定電圧素子としてダイオードを用いた場合に、
このダイオードのアノード電極のバリアハイトを、次段
の論理装置の入力部に用いられている電界効果トランジ
スタのゲート電極のバリアハイトよりも低くするとよ
い。
【００１８】定電圧ダイオードのバリアハイトを低くす
ると、定電圧ダイオードの面積を大きくすることなく定
電圧ダイオードに流れる電流を多くして次段の論理回路
に流れる電流を少なくすることができ、論理回路の信頼
性を向上させることができる。しかも、定電圧ダイオー
ドのアノード電極を大きくする必要がないので、入力イ
ンターフェイス装置を小型集積化することができ、コス
トダウンも図れる。
ると、定電圧ダイオードの面積を大きくすることなく定
電圧ダイオードに流れる電流を多くして次段の論理回路
に流れる電流を少なくすることができ、論理回路の信頼
性を向上させることができる。しかも、定電圧ダイオー
ドのアノード電極を大きくする必要がないので、入力イ
ンターフェイス装置を小型集積化することができ、コス
トダウンも図れる。
【００１９】
【発明の実施の形態】図５は本発明の一実施形態による
Ｓｉ論理回路１とＧａＡｓ論理回路３を接続する入力イ
ンターフェイス回路２１の構成を示す回路図である。な
お、従来例の構成と同一部分には、同一の符号を付すこ
とによって、説明の繰り返しを省略する。
Ｓｉ論理回路１とＧａＡｓ論理回路３を接続する入力イ
ンターフェイス回路２１の構成を示す回路図である。な
お、従来例の構成と同一部分には、同一の符号を付すこ
とによって、説明の繰り返しを省略する。
【００２０】この入力インターフェイス回路２１は、ソ
ースフォロワ型Ｅ−ＦＥＴ（従来の入力インターフェイ
ス回路２にあたるもの）の分圧用の抵抗７，８間から引
き出された出力端子１２に定電圧ダイオード（１３）の
アノードを接続し、定電圧ダイオード（１３）のカソー
ドをグランド（ＧＮＤ）に接続している。ここで、Ｅ−
ＦＥＴ６としては、ＧａＡｓＭＥＳＦＥＴを用い、定電
圧ダイオードとしては、ショットキーバリアダイオード
（ＳＢＤ）１３を用いている。
ースフォロワ型Ｅ−ＦＥＴ（従来の入力インターフェイ
ス回路２にあたるもの）の分圧用の抵抗７，８間から引
き出された出力端子１２に定電圧ダイオード（１３）の
アノードを接続し、定電圧ダイオード（１３）のカソー
ドをグランド（ＧＮＤ）に接続している。ここで、Ｅ−
ＦＥＴ６としては、ＧａＡｓＭＥＳＦＥＴを用い、定電
圧ダイオードとしては、ショットキーバリアダイオード
（ＳＢＤ）１３を用いている。
【００２１】また、Ｓｉ論理回路１の出力段は、ＣＭＯ
Ｓによって構成されており、ＧａＡｓ論理回路３の入力
段は、ＤＣＦＬによって構成されている。ここで、Ｓｉ
論理回路１と入力インターフェイス回路２１は別チップ
となっているが、入力インターフェイス回路２１とＧａ
Ａｓ論理回路３とはワンチップに形成されている。
Ｓによって構成されており、ＧａＡｓ論理回路３の入力
段は、ＤＣＦＬによって構成されている。ここで、Ｓｉ
論理回路１と入力インターフェイス回路２１は別チップ
となっているが、入力インターフェイス回路２１とＧａ
Ａｓ論理回路３とはワンチップに形成されている。
【００２２】しかして、この入力インターフェイス回路
２１を２Ｖ駆動のＳｉ論理回路１を対象に設計し、Ｓｉ
論理回路１からの出力電圧が２ＶのときにＥ−ＦＥＴ６
のソース電圧を抵抗７，８で分圧したものが０.７Ｖ以
上になるようにし、ショットキーバリアダイオード１３
の立ち上がり電圧が約０.７Ｖとなるようにしておけ
ば、入力インターフェイス回路２１のオープン出力電圧
は、図６に示すように、入力電圧Ｖinが２Ｖ以上ではシ
ョットキーバリアダイオード１３の立ち上がり電圧（＝
約０.７Ｖ）にクランプされる。よって、２Ｖ駆動のＳ
ｉ論理回路１を入力インターフェイス回路２１に接続し
ている場合でも、３Ｖ駆動のＳｉ論理回路１を入力イン
ターフェイス回路２１に接続している場合でも、入力イ
ンターフェイス回路２１からＧａＡｓ論理回路３に加わ
る電圧は約０.７Ｖとなり、従来のように１Ｖ程度にま
で上昇することはない。従って、この入力インターフェ
イス回路２１は、２Ｖ駆動のＳｉ論理回路１にも３Ｖ駆
動のＳｉ論理回路１にも用いることができ、入力インタ
ーフェイス回路２１に汎用性を持たせることができる。
２１を２Ｖ駆動のＳｉ論理回路１を対象に設計し、Ｓｉ
論理回路１からの出力電圧が２ＶのときにＥ−ＦＥＴ６
のソース電圧を抵抗７，８で分圧したものが０.７Ｖ以
上になるようにし、ショットキーバリアダイオード１３
の立ち上がり電圧が約０.７Ｖとなるようにしておけ
ば、入力インターフェイス回路２１のオープン出力電圧
は、図６に示すように、入力電圧Ｖinが２Ｖ以上ではシ
ョットキーバリアダイオード１３の立ち上がり電圧（＝
約０.７Ｖ）にクランプされる。よって、２Ｖ駆動のＳ
ｉ論理回路１を入力インターフェイス回路２１に接続し
ている場合でも、３Ｖ駆動のＳｉ論理回路１を入力イン
ターフェイス回路２１に接続している場合でも、入力イ
ンターフェイス回路２１からＧａＡｓ論理回路３に加わ
る電圧は約０.７Ｖとなり、従来のように１Ｖ程度にま
で上昇することはない。従って、この入力インターフェ
イス回路２１は、２Ｖ駆動のＳｉ論理回路１にも３Ｖ駆
動のＳｉ論理回路１にも用いることができ、入力インタ
ーフェイス回路２１に汎用性を持たせることができる。
【００２３】従って、本発明の入力インターフェイス回
路２１を２Ｖ駆動のＳｉ論理回路１を対象に設計してお
けば、それ以上の駆動電圧をもつＳｉ論理回路１にも対
応可能となるので、従来のように異なる論理振幅をもつ
Ｓｉ論理回路１毎に、それぞれに対応させて入力インタ
ーフェイス回路２１のみが異なるＧａＡｓ・ＩＣを数品
種も作る必要が無くなり、ただ一品種のみで済む。これ
は、半導体産業においては、量産性の向上、すなわちコ
ストダウンにつながる利点となる。
路２１を２Ｖ駆動のＳｉ論理回路１を対象に設計してお
けば、それ以上の駆動電圧をもつＳｉ論理回路１にも対
応可能となるので、従来のように異なる論理振幅をもつ
Ｓｉ論理回路１毎に、それぞれに対応させて入力インタ
ーフェイス回路２１のみが異なるＧａＡｓ・ＩＣを数品
種も作る必要が無くなり、ただ一品種のみで済む。これ
は、半導体産業においては、量産性の向上、すなわちコ
ストダウンにつながる利点となる。
【００２４】また、この実施形態では、入力インターフ
ェイス回路２１に用いられているショットキーバリアダ
イオード１３のアノード電極と、次段のＧａＡｓ論理回
路３に用いられているＥ−ＦＥＴ１０のゲート電極とを
同じショットキー金属によって形成している。すなわ
ち、ショットキーバリアダイオード１３のアノード電極
のバリアハイト（バリア障壁高さ）と、次段のＧａＡｓ
論理回路３に用いられているＥ−ＦＥＴ１０のゲート電
極のバリアハイトとを等しくしている。しかも、ショッ
トキーバリアダイオード１３のアノード電極の面積は、
次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０のゲート電
極の面積より十分大きくしている。従って、ショットキ
ーバリアダイオード１３の直列抵抗を低減することがで
き、同じ印加電圧Ｖであれば、図７に示すように、ショ
ットキーバリアダイオード（ＳＢＤ）１３に流れる電流
Ｉよりも次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０に
流れ込む電流Ｉを小さくして論理回路の信頼性を向上さ
せることができる。
ェイス回路２１に用いられているショットキーバリアダ
イオード１３のアノード電極と、次段のＧａＡｓ論理回
路３に用いられているＥ−ＦＥＴ１０のゲート電極とを
同じショットキー金属によって形成している。すなわ
ち、ショットキーバリアダイオード１３のアノード電極
のバリアハイト（バリア障壁高さ）と、次段のＧａＡｓ
論理回路３に用いられているＥ−ＦＥＴ１０のゲート電
極のバリアハイトとを等しくしている。しかも、ショッ
トキーバリアダイオード１３のアノード電極の面積は、
次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０のゲート電
極の面積より十分大きくしている。従って、ショットキ
ーバリアダイオード１３の直列抵抗を低減することがで
き、同じ印加電圧Ｖであれば、図７に示すように、ショ
ットキーバリアダイオード（ＳＢＤ）１３に流れる電流
Ｉよりも次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０に
流れ込む電流Ｉを小さくして論理回路の信頼性を向上さ
せることができる。
【００２５】（第２の実施形態）この実施形態の入力イ
ンターフェイス回路２１の回路構成は第１の実施形態と
同じであるが、この実施形態では、入力インターフェイ
ス回路２１に用いているショットキーバリアダイオード
１３のアノード電極の面積と、次段のＧａＡｓ論理回路
３のＥ−ＦＥＴ１０（ＧａＡｓＭＥＳＦＥＴ）のゲート
電極の面積とをほぼ等しくしている。さらに、ショット
キーバリアダイオード１３のアノード電極のバリアハイ
トを、ＧａＡｓ論理回路３のＥ−ＦＥＴ１０のゲート電
極のバリアハイトよりも低くしている。このためには、
ショットキーバリアダイオード１３のアノード電極とＥ
−ＦＥＴ１０のゲート電極とを、例えば異なるショット
キー金属によって形成すればよい。
ンターフェイス回路２１の回路構成は第１の実施形態と
同じであるが、この実施形態では、入力インターフェイ
ス回路２１に用いているショットキーバリアダイオード
１３のアノード電極の面積と、次段のＧａＡｓ論理回路
３のＥ−ＦＥＴ１０（ＧａＡｓＭＥＳＦＥＴ）のゲート
電極の面積とをほぼ等しくしている。さらに、ショット
キーバリアダイオード１３のアノード電極のバリアハイ
トを、ＧａＡｓ論理回路３のＥ−ＦＥＴ１０のゲート電
極のバリアハイトよりも低くしている。このためには、
ショットキーバリアダイオード１３のアノード電極とＥ
−ＦＥＴ１０のゲート電極とを、例えば異なるショット
キー金属によって形成すればよい。
【００２６】この実施形態にあっても、入力インターフ
ェイス回路２１のオープン出力電圧は、図８に示すよう
に、入力電圧Ｖinが２Ｖ以上ではショットキーバリアダ
イオード１３の立ち上がり電圧（＝約０.６Ｖ）にクラ
ンプされる。よって、２Ｖ駆動のＳｉ論理回路１を入力
インターフェイス回路２１に接続している場合でも、３
Ｖ駆動のＳｉ論理回路１を入力インターフェイス回路２
１に接続している場合でも、入力インターフェイス回路
２１からＧａＡｓ論理回路３に加わる電圧は約０.６Ｖ
となり、ほぼその論理振幅に保たれる。従って、この入
力インターフェイス回路２１も、２Ｖ駆動のＳｉ論理回
路１にも３ＶのＳｉ論理回路１にも用いることができ、
入力インターフェイス回路２１に汎用性を持たせること
ができる。
ェイス回路２１のオープン出力電圧は、図８に示すよう
に、入力電圧Ｖinが２Ｖ以上ではショットキーバリアダ
イオード１３の立ち上がり電圧（＝約０.６Ｖ）にクラ
ンプされる。よって、２Ｖ駆動のＳｉ論理回路１を入力
インターフェイス回路２１に接続している場合でも、３
Ｖ駆動のＳｉ論理回路１を入力インターフェイス回路２
１に接続している場合でも、入力インターフェイス回路
２１からＧａＡｓ論理回路３に加わる電圧は約０.６Ｖ
となり、ほぼその論理振幅に保たれる。従って、この入
力インターフェイス回路２１も、２Ｖ駆動のＳｉ論理回
路１にも３ＶのＳｉ論理回路１にも用いることができ、
入力インターフェイス回路２１に汎用性を持たせること
ができる。
【００２７】また、この実施形態では、ショットキーバ
リアダイオード１３のアノード電極のバリアハイトを次
段のＧａＡｓ論理回路３に用いられているＥ−ＦＥＴ１
０のゲート電極のバリアハイトよりも低くしているか
ら、図９に示すように、ショットキーバリアダイオード
１３の立ち上がり電圧（例えば、約０.６Ｖ）では、次
段のＥ−ＦＥＴ１０のゲートダイオードは完全に立ち上
がっておらず、順方向抵抗は非常に高い状態にある。よ
って、第１の実施形態のようにショットキーバリアダイ
オード１３のアノード電極面積を次段のＥ−ＦＥＴ１０
のゲート電極面積より特に大きくしなくても、ショット
キーバリアダイオード１３に大きな電流を流して次段の
ＧａＡｓ論理回路３のＥ−ＦＥＴ１０に流れ込む電流Ｉ
を小さくできる。従って、ショットキーバリアダイオー
ド１３の面積を小さくでき、ＩＣの小型化とコストダウ
ンにつながる。
リアダイオード１３のアノード電極のバリアハイトを次
段のＧａＡｓ論理回路３に用いられているＥ−ＦＥＴ１
０のゲート電極のバリアハイトよりも低くしているか
ら、図９に示すように、ショットキーバリアダイオード
１３の立ち上がり電圧（例えば、約０.６Ｖ）では、次
段のＥ−ＦＥＴ１０のゲートダイオードは完全に立ち上
がっておらず、順方向抵抗は非常に高い状態にある。よ
って、第１の実施形態のようにショットキーバリアダイ
オード１３のアノード電極面積を次段のＥ−ＦＥＴ１０
のゲート電極面積より特に大きくしなくても、ショット
キーバリアダイオード１３に大きな電流を流して次段の
ＧａＡｓ論理回路３のＥ−ＦＥＴ１０に流れ込む電流Ｉ
を小さくできる。従って、ショットキーバリアダイオー
ド１３の面積を小さくでき、ＩＣの小型化とコストダウ
ンにつながる。
【００２８】なお、上記実施形態では、例としてＧａＡ
ｓＭＥＳＦＥＴとショットキーバリアダイオードの場合
について説明したが、ＧａＡｓの代わりに他の化合物半
導体を用いた場合、ＭＥＳＦＥＴとショットキーバリア
ダイオードの代わりにｐｎ接合ＦＥＴとｐｎ接合ダイオ
ードを用いた場合においても、本発明で示したソースフ
ォロワ型入力インターフェイス回路を使用する場合に
は、全て適用することが可能である。
ｓＭＥＳＦＥＴとショットキーバリアダイオードの場合
について説明したが、ＧａＡｓの代わりに他の化合物半
導体を用いた場合、ＭＥＳＦＥＴとショットキーバリア
ダイオードの代わりにｐｎ接合ＦＥＴとｐｎ接合ダイオ
ードを用いた場合においても、本発明で示したソースフ
ォロワ型入力インターフェイス回路を使用する場合に
は、全て適用することが可能である。
【図１】従来の入力インターフェイス回路によって接続
されたＳｉ論理回路とＧａＡｓ論理回路とを示す回路図
である。
されたＳｉ論理回路とＧａＡｓ論理回路とを示す回路図
である。
【図２】同上の入力インターフェイス回路を示す回路図
である。
である。
【図３】３Ｖ駆動用のＳｉ論理回路を対象とする入力イ
ンターフェイス回路の入出力特性を示す図である。
ンターフェイス回路の入出力特性を示す図である。
【図４】２Ｖ駆動用のＳｉ論理回路を対象とする入力イ
ンターフェイス回路の入出力特性を示す図である。
ンターフェイス回路の入出力特性を示す図である。
【図５】本発明の一実施形態による入力インターフェイ
ス回路により接続されるＳｉ論理回路とＧａＡｓ論理回
路を示す回路図である。
ス回路により接続されるＳｉ論理回路とＧａＡｓ論理回
路を示す回路図である。
【図６】同上の入力インターフェイス回路の入出力特性
を示す図である。
を示す図である。
【図７】同上の入力インターフェイス回路のショットキ
ーバリアダイオードの電圧−電流特性と、次段のＧａＡ
ｓ論理回路のＥ−ＦＥＴ（ゲートダイオード）の電圧−
電流特性を示す図である。
ーバリアダイオードの電圧−電流特性と、次段のＧａＡ
ｓ論理回路のＥ−ＦＥＴ（ゲートダイオード）の電圧−
電流特性を示す図である。
【図８】本発明の別な実施形態による入力インターフェ
イス回路の入出力特性を示す図である。
イス回路の入出力特性を示す図である。
【図９】同上の入力インターフェイス回路のショットキ
ーバリアダイオードの電圧−電流特性と、次段のＧａＡ
ｓ論理回路のＥ−ＦＥＴ（ゲートダイオード）の電圧−
電流特性を示す図である。
ーバリアダイオードの電圧−電流特性と、次段のＧａＡ
ｓ論理回路のＥ−ＦＥＴ（ゲートダイオード）の電圧−
電流特性を示す図である。
１ Ｓｉ論理回路 ３ ＧａＡｓ論理回路 ６ エンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ） ７，８ 抵抗 １０ ＧａＡｓ論理回路のＥ−ＦＥＴ １１ 入力端子 １２ 出力端子 １３ ショットキーバリアダイオード ２１ 入力インターフェイス回路
Claims (3)
- 【請求項１】 論理振幅の異なる２つの論理回路のう
ち、一方の論理回路の出力を他方の論理回路の入力につ
なげるための入力インターフェイス装置であって、 ソースフォロワ型回路の出力に定電圧素子を接続したこ
とを特徴とする入力インターフェイス装置。 - 【請求項２】 前記定電圧素子はダイオードであって、
このダイオードのアノード電極は、次段の論理回路の入
力部に用いられている電界効果トランジスタのゲート電
極と同じ材料によって形成され、当該アノード電極の面
積は当該ゲート電極の面積よりも大きくなっていること
を特徴とする、請求項１に記載の入力インターフェイス
装置。 - 【請求項３】 前記定電圧素子はダイオードであって、
このダイオードのアノード電極のバリアハイトは、次段
の論理回路の入力部に用いられている電界効果トランジ
スタのゲート電極のバリアハイトよりも低くなっている
ことを特徴とする、請求項１に記載の入力インターフェ
イス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16332397A JP3767095B2 (ja) | 1997-06-04 | 1997-06-04 | 入力インターフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16332397A JP3767095B2 (ja) | 1997-06-04 | 1997-06-04 | 入力インターフェイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336012A true JPH10336012A (ja) | 1998-12-18 |
| JP3767095B2 JP3767095B2 (ja) | 2006-04-19 |
Family
ID=15771668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16332397A Expired - Lifetime JP3767095B2 (ja) | 1997-06-04 | 1997-06-04 | 入力インターフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3767095B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476952B1 (ko) * | 2002-10-14 | 2005-03-16 | 삼성전자주식회사 | 서로 다른 전원을 가진 회로의 연결 장치 |
-
1997
- 1997-06-04 JP JP16332397A patent/JP3767095B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476952B1 (ko) * | 2002-10-14 | 2005-03-16 | 삼성전자주식회사 | 서로 다른 전원을 가진 회로의 연결 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3767095B2 (ja) | 2006-04-19 |
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