JPH10333922A - 割り込み信号出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 割り込み要因数に無関係に回路規模を一定に
することができる割り込み信号出力回路を提供する。 【解決手段】 割り込み要因マスク情報メモリ１１に保
持された割り込み要因とそれに対するマスク情報を読み
出して要因ラッチレジスタ１４にラッチし、すべての割
り込み要因とマスク情報を比較回路１５で比較して、比
較結果が割り込み要因が有効でかつマスク情報が無効で
ある組み合わせが１つでもあると、サンプリングタイミ
ングで有効状態をサンプリング回路１７に保持する。サ
ンプリング回路１７のすべてのサンプリング終了時にタ
イミング生成部１９からの出力タイミング信号１９ａに
より出力制御部１８から割り込み信号を出力して、ディ
ジタル通信網のすべてのチャネル状態の監視結果をＭＰ
Ｕに知らせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル通信
網において、多チャネルをもつインタフェース（たとえ
ば、一般的に６．３Ｍと呼ばれるインタフェースの場合
９６チャネル、２Ｍと呼ばれるインタフェースの場合３
２チャネル）などにおいて、すべてのチャネルの状態を
監視し、割り込み信号によりその監視結果をＭＰＵ（超
小形演算処理装置）に通知するための割り込み信号出力
回路に関する。

【０００２】

【従来の技術】図４は従来のこの種の割り込み信号出力
回路の構成を示すブロック図である。図４により従来の
割り込み信号出力回路について説明する。図４における
Ｎビットの要因情報を要因レジスタ１に保持し、Ｍビッ
トのマスク情報をマスクレジスタ２に保持し、要因レジ
スタ１から出力されるＮビットの要因情報と、マスクレ
ジスタ２から出力されるＭビットのマスク情報は比較回
路３に入力されて比較するとき、要因レジスタ１が有効
で、かつマスクされていないビット１つでもあれば、比
較回路３から割り込み信号を出力する。

【０００３】

【発明が解決しようとする課題】このような従来の割り
込み信号出力回路では、割り込み要因の増加にしたがっ
て、要因レジスタ１、マスクレジスタ２と比較回路３が
増加していき、回路規模が増大するという課題がある。

【０００４】この発明は、上記従来の課題を解決するた
めになされたもので、割り込み要因数に無関係に回路規
模が一定となり、特に多くの割り込み要因がある場合に
回路規模をそれに応じて増加する必要がなくなる割り込
み信号出力回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】前記目的を達成するため
に、この発明の割り込み信号出力回路は、割り込み要因
とこの割り込み要因に対するマスク情報とを保持するた
めの割り込み要因マスク情報メモリ１１と、割り込み要
因マスク情報メモリ１１に対して読み出しアドレス信号
を出力するリードアドレス生成部１２と、リードアドレ
ス生成部１２から出力される前記読み出しアドレス信号
により割り込み要因マスク情報メモリ１１から読み出さ
れた出力データをラッチするための要因ラッチレジスタ
１４と、すべての割り込み要因とマスク情報の比較結果
をサンプリングして保持するサンプリング回路１７と、
タイミング生成部１９から出力される出力タイミング信
号にしたがって割り込み信号を出力する出力制御部１８
と、を備えることを特徴とする。

【０００６】

【発明の実施の形態】次に、この発明の割り込み信号出
力回路の実施の形態について図面に基づき説明する。図
１はこの発明の第１の実施の形態の構成を示すブロック
図である。図１に示す割り込み信号出力回路Ａにおける
割り込み要因マスク情報メモリ１１には、割り込み要因
と、前記割り込み要因に対するマスク情報が保持されて
いる。割り込み要因マスク情報メモリ１１に保持されて
いる割り込み要因と、マスク情報はリードアドレス生成
部１２から出力されるメモリアドレス信号により読み出
される。

【０００７】割り込み要因マスク情報メモリ１１のメモ
リマップは図２に示されている。この図２において、ア
ドレス「０００」には、割り込み要因「１」が保持さ
れ、アドレス「００１」には、割り込み要因「２」が保
持され、アドレス「１００」にはマスク情報「１」が保
持され、アドレス「１０１」にはマスク情報「２」が保
持され、その他のアドレスは未使用になっている場合を
示している。割り込み要因マスク情報メモリ１１から読
み出された割り込み要因と、マスク情報は８ビットのデ
ータバス１３を通して要因ラッチレジスタ１４の端子Ｄ
と比較回路１５の否定入力端に送出される。要因ラッチ
レジスタ１４に保持された割り込み要因と、マスク情報
は要因ラッチレジスタ１４の出力端Ｑから比較回路１５
に入力され、比較回路１５の否定入力端に入力された割
り込み要因マスク情報メモリ１１から読み出された割り
込み要因と、マスク情報とを比較して、その比較結果を
オア回路１６を通してサンプリング回路１７の端子Ｄに
送出するようにしている。

【０００８】サンプリング回路１７はオア回路１６を通
して入力される比較回路１５の比較結果をサンプリング
して、保持するとともに、このサンプリング結果はオア
回路１６に帰還させ、さらに、出力制御部１８の端子Ｄ
に送出し、出力制御部１８の出力端Ｑから割り込み信号
を出力する。また、前記要因ラッチレジスタ１４、サン
プリング回路１７、出力制御部１８、タイミング生成部
１９の各クロック入力端には、割り込み信号出力回路Ａ
の外部から入力されるクロック信号が入力される。

【０００９】タイミング生成部１９は、割り込み信号出
力回路Ａの外部から入力されるクロック信号をカウント
するタイミング生成カウンタを有しており、このタイミ
ング生成カウンタは同じく割り込み信号出力回路Ａの外
部から入力される任意の要因レジスタ数でリセットされ
る。この任意の要因レジスタ数は割り込み要因数とマス
ク情報の合計で決まる数であり、この実施の形態では、
「４」としている。前記タイミング生成カウンタの出力
によりリードアドレス生成部１２に出力し、リードアド
レス生成部１２から割り込み要因マスク情報メモリ１１
に対してメモリアドレスを転送する。

【００１０】また、タイミング生成部１９は、要因ラッ
チレジスタ１４に割り込み要因マスク情報メモリ１１か
らの出力データをラッチする際に要因ラッチタイミング
信号１９ａを出力する。さらに、タイミング生成部１９
は、サンプリング回路１７にオア回路１６を通して比較
回路１５からの比較結果を転送してサンプリングする際
に、サンプリング回路１７にサンプリングタイミング信
号１９ｂを出力する。出力制御部１８が割り込み信号を
出力する際には、タイミング生成部１９からの出力タイ
ミング信号１９ｃを入力し、この出力タイミング信号の
入力時に割り込み信号を出力する。

【００１１】次に、以上のように構成されたこの第１の
実施の形態の動作を図３のタイミングチャートを参照し
ながら説明する。第１の実施の形態では、割り込み要因
マスク情報メモリ１１に記憶される割り込み要因とマス
ク情報は２バイトずつある場合について説明する。タイ
ミング生成部１９内のタイミング生成カウンタは割り込
み信号出力回路Ａの外部から入力される図３（ａ）に示
すクロック信号をカウントし、図３（ｂ）に示すよなカ
ウント値を出力し、割り込み信号出力回路Ａの外部から
入力される任意の要因レジスタ数でタイミング生成カウ
ンタをリセットする。

【００１２】この任意の要因レジスタ数は割り込み要因
数とマスク情報数との合計で決まり、この第１の実施の
形態においては、「４」となる。いま、図３（ｂ）に示
すように、タイミング生成カウンタのカウント値が
「１」のときに、タイミング生成部１９からリードアド
レス生成部１２にタイミング信号が出力され、リードア
ドレス生成部１２から図３（ｃ）に示すように、割り込
み要因「１」のメモリアドレスを出力して、割り込み要
因マスク情報メモリ１１に転送する。

【００１３】この割り込み要因「１」のアドレスは図２
のメモリマップに示すように、「０００」であり、この
「０００」のアドレスを指定して、割り込み要因マスク
情報メモリ１１から図２（ｄ）に示すようにデータバス
１３上に次のクロック信号のサイクルに十分間に合うタ
イミングで割り込み要因「１」を読み出して、タイミン
グ生成部１９からの要因ラッチタイミング信号１９ａを
要因ラッチレジスタ１４に転送して図２（ｅ）に示すよ
うに、この割り込み要因「１」が要因ラッチレジスタ１
４にラッチされる。この第１の実施の形態では、割り込
み要因マスク情報メモリ１１は８ビットのデータバス１
３をもつメモリを使用しており、この場合の要因ラッチ
レジスタ１４は８ビット必要である。

【００１４】また、図３（ｂ）に示すタイミング生成カ
ウンタのカウント値「２」のタイミングでは、図２
（ｃ）に示すリードアドレス生成部１２から割り込み要
因マスク情報メモリ１１に出力されるメモリアドレスは
「１００」であり、図２のメモリマップに示すように、
このアドレスに記憶されているマスク情報「１」が読み
出されて図２（ｄ）に示すようにデータバス１３を通し
て、要因ラッチレジスタ１４に転送されて保持される。
また、上記アドレス「０００」の割り込み要因「１」と
アドレス「１００」のマスク情報「１」が割り込み要因
マスク情報メモリ１１からデータバス１３を通して出力
される際に、要因ラッチレジスタ１４に保持されると同
時に比較回路１５の否定入力端にも入力される。

【００１５】比較回路１５には、要因ラッチレジスタ１
４に保持された前記割り込み要因「１」も入力されてお
り、したがって、この比較回路１５では、８ビットの割
り込み要因「１」と８ビットのマスク情報「１」とを比
較してオア回路１６を通してサンプリング回路１７の端
子Ｄに入力する。この比較の際に、たとえば、割り込み
要因「１」が有効で、かつマスク情報「１」が無効であ
る組み合わせが１つでもある場合には、図３（ｆ）に示
すサンプリングタイミング信号１９ａがタイミング生成
部１９からサンプリング回路１７に入力され、サンプリ
ング回路１７で有効状態を保持する。

【００１６】サンプリング回路１７では、割り込み信号
出力回路Ａの外部から入力される図３（ａ）に示すクロ
ック信号によりサンプリングする。この比較結果をタイ
ミング生成部１９から出力されるサンプリングタイミン
グ信号１９ｂによりサンプリングして図３（ｆ）に示す
ように、サンプリング回路１７に保持する。上記と同様
にして、タイミング生成部１９のタイミング生成カウン
タの図３（ｂ）に示すカウント値の「３」のタイミング
で、リードアドレス生成部１２から図３（ｃ）に示すよ
うに、メモリアドレス信号が割り込み要因マスク情報メ
モリ１１に送出され、割り込み要因マスク情報メモリ１
１の図２のメモリマップに示すように、アドレス「００
１」の割り込み要因「２」が読み出される。

【００１７】また、タイミング生成部１９のタイミング
生成カウンタの図３（ｂ）に示すカウント値の「４」の
タイミングで、リードアドレス生成部２０から図３
（ｃ）に示すように、メモリアドレス信号が割り込み要
因マスク情報メモリ１１に送出され、割り込み要因マス
ク情報メモリ１１の図２のメモリマップに示すように、
アドレス「１０１」のマスク情報「２」が読み出され
る。読み出された割り込み要因「２」はタイミング生成
部１９からの要因ラッチタイミング信号１９ａによりデ
ータバス１３を通して要因ラッチレジスタ１４に入力さ
れてラッチされるとともに、データバス１３を通して比
較回路１５の否定入力端に入力される。

【００１８】同様にして、割り込み要因マスク情報メモ
リ１１から読み出されたアドレス「１０１」のマスク情
報「２」はデータバス１３を経て要因ラッチレジスタ１
４に入力されて保持されるとともに、比較回路１５の否
定入力端に入力される。比較回路１５の一方の入力端に
は、それぞれ要因ラッチレジスタ１４に保持された割り
込み要因「２」とマスク情報「２」も入力される。した
がって、比較回路１５では、要因ラッチレジスタ１４に
保持された割り込み要因「２」とマスク情報「２」との
データの値をそれぞれ比較して比較結果をオア回路１６
の一方の入力端に送出する。

【００１９】オア回路１６の他方の入力端には、サンプ
リング回路１７から前記割り込み要因「１」のサンプリ
ング結果が入力されており、オア回路１６は割り込み要
因「１」のサンプリング結果と割り込み要因「２」とマ
スク情報「２」とのデータの比較結果とのオア条件をと
ってサンプリング回路１７に出力する。サンプリング回
路１７において、タイミング生成部１９から出力される
サンプリングタイミング信号１９ｂのタイミングでオア
回路１６の出力をサンプリングして保持する。

【００２０】したがって、割り込み要因「１」と割り込
み要因「２」のいずれかの割り込み要因が有効であれ
ば、「有効」状態の割り込み要因のサンプリングデータ
をサンプリング回路１７で保持する。サンプリング回路
１７でのすべてのサンプリングの終了後に、タイミング
生成部１９から出力制御部１８に出力タイミング信号１
９ｃを出力して、出力制御部１８にサンプリング回路１
７によるサンプリング結果をラッチする。

【００２１】出力制御部１８でのサンプリング結果をラ
ッチすると同時に、図３（ｇ）に示すように、割り込み
出力信号を出力して、ディジタル通信網のすべてのチャ
ネルの状態の監視結果をＭＰＵ（図示しない）に通知す
る。また、出力制御部１８が上記サンプリング結果をラ
ッチすると同時に、サンプリング回路１７のサンプリン
グデータのラッチ状態がクリアされる。

【００２２】

【発明の効果】以上のように、この発明の割り込み信号
出力回路によれば、割り込み要因マスク情報メモリから
読み出された割り込み要因とそれに対するマスク情報と
を要因ラッチレジスタにラッチし、すべての割り込み要
因とマスク情報との比較結果をサンプリング回路に保持
し、タイミング生成部からの出力タイミング信号により
出力制御部から割り込み出力を出力するようにしたの
で、割り込み要因数に関係なく、回路規模が一定とな
り、特に多くの割り込み要因がある場合に、それに比例
して回路規模を大きくする必要がなくなる。

【図面の簡単な説明】

【図１】この発明の割り込み信号出力回路の第１の実施
の形態の構成を示すブロック図である。

【図２】図１の割り込み信号出力回路における割り込み
要因マスク情報メモリのメモリマップを示す説明図であ
る。

【図３】図１の割り込み信号出力回路の動作を説明する
タイミングチャートである。

【図４】従来の割り込み信号出力回路の構成を示すブロ
ック図である。

【符号の説明】

１１ 割り込み要因マスク情報メモリ １２ リードアドレス生成部 １３ データバス １４ 要因ラッチレジスタ １５ 比較回路 １６ オア回路 １７ サンプリング回路 １８ 出力制御部 １９ タイミング生成部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｌ 29/14

Claims (2)

【特許請求の範囲】
1. 【請求項１】 割り込み要因と前記割り込み要因に対す
   るマスク情報とを保持するための割り込み要因マスク情
   報メモリ(11)と、 割り込み要因マスク情報メモリ(11)に対して読み出しア
   ドレス信号を出力するリードアドレス生成部(12)と、 リードアドレス生成部(12)から出力される前記読み出し
   アドレス信号により割り込み要因マスク情報メモリ(11)
   から読み出された出力データをラッチするための要因ラ
   ッチレジスタ(14)と、 すべての割り込み要因とマスク情報の比較結果をサンプ
   リングして保持するサンプリング回路(17)と、 タイミング生成部(19)から出力される出力タイミング信
   号にしたがって割り込み信号を出力する出力制御部(16)
   と、を備えることを特徴とする割り込み信号出力回路。
2. 【請求項２】 請求項１記載の割り込み信号出力回路に
   おいて、出力制御部(16)は、タイミング生成部(17)にお
   いて任意の割り込み要因を設定する入力を設けることに
   より任意の数の割り込み要因からの割り込み信号を出力
   することを特徴とする割り込み信号出力回路。