JPH10321561A - 基板の表面上に金属層を作製する方法 - Google Patents

基板の表面上に金属層を作製する方法

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JPH10321561A
JPH10321561A JP10140514A JP14051498A JPH10321561A JP H10321561 A JPH10321561 A JP H10321561A JP 10140514 A JP10140514 A JP 10140514A JP 14051498 A JP14051498 A JP 14051498A JP H10321561 A JPH10321561 A JP H10321561A
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barrier
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Abstract

(57)【要約】 【課題】 基板の表面の上に金属層を作製する方法が提
供される。 【解決手段】 銅相互接続５４を形成する方法は、障壁
層４８を堆積する段階から始まる。中間層５０は、障壁
層４８をプラズマ・シラン環境に暴露することによっ
て、障壁層４８の上に形成される。この層５０は、堆積
される時には導電性であって、接点抵抗は影響を受けな
い。層５０は、銅シード層５２によってその場で被覆さ
れる。層５２は、周辺部除外領域２０内では形成され
ず、それによって、層５０の一部分５０ａを暴露する。
この部分５０ａは、室環境内で本来酸化して、銅の電気
メッキを阻止する障壁を形成し、これによって、銅はこ
の領域２０内では電気メッキされない。そのため、領域
５０ａは、銅の電気メッキにとって所望される周辺部除
外領域を保護しつつ、銅の剥離を回避するために、障壁
と銅との接合を防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体の製造に関し、さ
らに詳しくは、半導体ウエハの端部において悪影響を及
ぼす銅の電気メッキを防止することに関する。
【０００２】
【従来の技術】集積回路業界では、銅の相互接続は通
常、半導体ウエハの表面に沿って、１つの電気ポイント
を別の電気ポイントと接続するのに使用される。これら
銅の相互接続を形成するには、銅の電気メッキ工程が通
常使用されて、ウエハの上にブランケット銅層を形成す
る。このブランケット銅層はついで、化学機械研磨が施
されて、誘電体材料内で以前にエッチングされたトレン
チ内に、銅の相互接続を形成する。しかしながら、従来
のブランケット銅電気メッキは、半導体ウエハの周囲に
なんらかの付着上の問題を生じて、これが微粒子の問題
を増加させて歩留まりを減少させる。
【０００３】例として、図１は、先行技術の銅メッキ作
業を示す。図１において、基層１１または基板１１が設
けられる。この基層１１は、活性電気デバイスを形成す
るために、半導体ウエハ上に必要とされる導電層を有す
る半導体ウエハを含む。これらの電気デバイスを互いに
接続するため、最初に障壁層１３が基板１１の上に形成
される。障壁層１３は、後に形成される銅領域が、下に
存在する半導体および金属領域に悪影響を及ぼすのを防
止する。障壁層１３の上に重畳して、シード層１５が形
成される。シード層１５は、図１に示される周辺部除外
（edge exclusion）距離２０によって、基板１１の端部
から離間すべきであることが、技術上判明している。周
辺部除外領域２０は、ウエハのなんらかのエッジ効果
（edge-effect ）に関する問題を回避するために電気メ
ッキ作業で利用されるが、周辺部除外はまた、材料の接
合に関するいくつかの問題を生じる。
【０００４】例えば、シード層１５が、ウエハ１１の端
部へと伸延する場合には、銅の電気メッキ作業は、結果
として、ウエハの端部を超え、ウエハの側壁の下にまで
銅材料が形成される。このように付加された側壁の材料
は、従来の化学エッチングまたは機械研磨によっては除
去することができない。このような周辺部における銅の
形成は、側壁に異常を発生させ、これによって、ウエハ
に損傷を起こしたり、或いは半導体装置内でウエハを適
正に加工できなくする可能性がある。そのため、シード
層１５は、除外領域２０によって、ウエハ１１の端部か
ら離間して、上記の問題を回避するが、以下に検討され
る更に別の問題を生じる。
【０００５】シード層が形成された後、シード層１５
は、液体電気メッキ槽に暴露されて、これにより、銅層
１７は、シード層１５のみならず、図１に示すように、
周辺部除外領域２０内における障壁層１３の暴露部分か
らも電気メッキされる。シード層１５は、障壁層１３よ
りも効果的に銅を電気メッキし、これにより、図１に示
すように銅層１７の周辺部除外の銅配置（topography）
が生じる。ただし、除外領域によって、銅層１７はこの
時点において、障壁層１３と直接接触することに注意さ
れたい。
【０００６】図２に示すように、銅層１７と、窒化チタ
ン（Ｔi Ｎ）などの典型的な障壁層１３との付着は極め
て悪い。そのため、図２に示すように、銅１７が除外領
域２０内で障壁１３と接触する場合には、銅１７と障壁
１３との間にフレーキングまたははがれ１９が生じるの
を避けられない。このような、周辺部除外領域２０にお
ける銅１７と障壁層１３とのフレーキング，剥離または
はがれ１９は、半導体デバイスの歩留まりを低下させ
て、処理室内において微粒子の問題を発生する。ウエハ
の周辺に沿ったデバイスの歩留まりは、極めて深刻な影
響を受ける。
【０００７】
【発明が解決しようとする課題】そのため、半導体ウエ
ハの暴露された周辺部除外領域上で、銅の電気メッキを
防止し、これにより、障壁材料が電気メッキを施された
銅と接触する形で配置されない銅電気メッキ工程に対す
る必要性が存在する。
【０００８】
【課題を解決するための手段】概して言えば、本発明
は、窒化チタン（Ｔi Ｎ）障壁層と銅シード層との間に
中間層を形成する段階を含む。この中間層は、被酸化性
の導電層であり、この層は選択的に酸化されて、シリコ
ン・ウエハの周辺部除外（すなわち、半導体ウエハの周
辺部）上での銅の電気メッキを防止する。ついで、銅の
シードが使用されて、デュアル・インレイド（dual inl
aid ）（すなわち、ダマシーン[Damascene] ）接点を形
成するために、電気メッキによって、より厚い銅の層を
形成する。この中間層は重要な働きをする。Ｔi Ｎ障壁
と銅シード層との間に存在する中間層は、第１部分と第
２部分を有する。この第１部分は、除外領域の上に重畳
し、環境に暴露されて酸化され、一方、第２部分は、銅
シードの下に存在して、導電／半導電性を維持する。
【０００９】そのため、中間層は、半導電性または導電
性の層であり、デュアル・インレイド接点内では、接点
抵抗を実質的に増加させたり、または悪影響を与えるこ
とはなく、一方、周辺部除外領域２０内の中間層の暴露
部分は、酸素を含有する室環境において容易に酸化され
る。除外領域２０において銅の電気メッキを防止するの
が、この酸化部分である。除外領域２０内での銅の電気
メッキの選択的防止は、図１から図２の先行技術の実施
例に対して改良された実施例を提供する。周辺部除外領
域において銅の電気メッキを回避することにより、デュ
アル・インレイド相互接続内の銅は、図２に示すように
周辺部除外領域２０内で、窒化チタンと直接接合するこ
とは決してなく、これにより、図２のはがれ１９は、こ
こに記載する工程を用いて、完全に、または実質的に回
避される。
【００１０】本発明は、図３から図８を参照することに
より、理解を深めることができる。
【００１１】
【実施例】図３は、半導体基板１０を示す。好適な形態
では、半導体基板１０は、シリコン・ウエハである。し
かしながら、ここで教示される処理は、フラット・パネ
ル・ディスプレイ，マルチ・チップ・モジュール（ＭＣ
Ｍ），ゲルマニウム・ウエハおよびガリウムひ素ウエハ
およびこれらに類似する基板材料など他の半導体ウエハ
に使用することができる。最も好適には、半導体基板１
０は、形状が実質的に円形であるシリコン・ウエハによ
って構成されるのが望ましい。集積回路１４は、図３に
示すように半導体ウエハ１２の上に重畳して形成され
る。図３の集積回路ダイ１４は、スクライビング線（sc
ribe line ）１６によって互いに離間する。スクライビ
ング線１６は、集積回路１４が、後にユーザ使用向けに
パッケージングされる集積回路１４を形成するために互
いに分割できるように存在する。ウエハ１２の円形の周
囲に存在するのが、除外領域２０である。除外領域２０
は、ウエハの周辺部を明確にし、この部分では、図１か
ら図２に特定される問題を回避することによって、集積
回路の歩留まりを向上させるため、銅の電気メッキを発
生すべきではない。この周辺部除外部分を、図４から図
７に拡大して示し、周辺部除外領域２０における銅の電
気メッキが低減されるか、または完全に排除されて、こ
れにより集積回路の歩留まりが向上する具体的なプロセ
スを示す。また図８は、集積回路デバイス１４の中の図
３に明記される部分を拡大して示し、図４から図７で教
示される周辺部除外プロセスによって形成される典型的
なＩＣ１４内部の内容を示す。図３の機能集積回路１４
はすべて、半導体ウエハ１２の中心部分１８の中に配置
され、そのため、除外領域２０内で発生する電気メッキ
の欠如は、機能集積回路（ＩＣ）の形成をサポートしな
い。
【００１２】図４から図７は、周辺部除外領域２０と、
集積回路（ＩＣ）部分１４の中の図３に明記される部分
についての拡大図を示す。図４は、層間誘電体（inter-
level dielectric）（ＩＬＤ）３０が形成されることを
示す。典型的には、層間誘電体（ＩＬＤ）３０は、テト
ラエチルオルトシリケート（ＴＥＯＳ）層である。この
層３０は、リソグラフィーによってパターン形成され、
従来技術を用いてエッチングされて、バイア（via ）お
よび／またはトレンチを形成する。バイアおよび／また
はトレンチは、従来の相互接続構造を形成するか、また
は図４から図７に教示されるデュアル・インレイド構造
を形成することができる。そのため、導電性の相互接続
および／または導電接点２８が、層間誘電体（ＩＬＤ）
３０の開口部内に形成されて、第１金属相互接続層を形
成する。ポリシリコンまたはタングステンなど１つまた
は複数の局部相互接続層も、層２８の下に存在すること
ができる。典型的には、相互接続２８は、図４から図７
に教示されるように、銅から形成される。しかしなが
ら、層２８は、アルミニウム，アルミニウムー 銅，アル
ミニウムー シリコンー 銅，銀，金またはこれらに類似す
る他の金属導電材料またはその複合材料から形成するこ
とも可能である。
【００１３】金属相互接続２８の形成後、１つまたは複
数の層間誘電体（ＩＬＤ）層２６が、図４に示されるよ
うに形成される。デュアル・インレイド構造は、層間誘
電体（ＩＬＤ）２６内でエッチングされる。このデュア
ル・インレイド構造は、図４に示すようにトレンチ部分
２２およびバイア部分２４を含む。ほとんどのデバイス
において、バイア部分２４は、半導体ウエハに沿って互
いに離間しあう複数のバイア部分である。複数のバイア
は、図４の領域２８など、下に存在する１つまたは複数
の導電性の相互接続領域との電気接点を設けるのに必要
である。下に存在する各種の導電領域と接続するため
に、ウエハに亘って分散して存在する離間し分割された
領域２４は、トレンチ部分２２を介して、互いに選択的
に相互接続される。トレンチ部分２２とバイア部分２４
とが一緒になって、ウエハの表面の上に、１つまたは複
数のデュアル・インレイド構造を形成する。
【００１４】好適な形態では、領域２６は、最初に、pl
asma enhanced nitride （ＰＥＮ）パッシベーション層
を、層２８の上部に堆積させることによって形成され
る。このＰＥＮ層（図４には具体的に図示せず）の後に
は、第１のＴＥＯＳ堆積が行われ、開口部２４と横方向
に隣接して、ＴＥＯＳ領域を形成する。ついで、エッチ
ング・ストップ層（図４には具体的に図示せず）が典型
的には、この最初に堆積されたＴＥＯＳ層の上に形成さ
れて、図４の異なる領域２２と２４を形成する際のエッ
チング処理を施しやすくする。このエッチング・ストッ
プ層は、図４に具体的に示される場合には、開口部２４
と開口部２２との間の境界面、またはその近傍に存在す
る。このエッチング・ストップ層の形成後、第２のＴＥ
ＯＳ堆積を用いて、図４において開口部またはトレンチ
２２と横方向に隣接されるＴＥＯＳ材料を形成する。
【００１５】典型的には、ＴＥＯＳ層３０および金属層
２８の厚さは、約４０００から５０００オングストロー
ムである。図４の層２６全体の深さは典型的には、深さ
約８０００オングストロームのバイア部分と、深さ約５
０００オングストロームのトレンチ部分２２を有して、
１３，０００オングストロームのオーダーにある。開口
部２２，２４は、プラズマＣＦ4 およびＣＨＦ3 処理を
使用するなど、従来のＴＥＯＳエッチング技術によって
処理される。
【００１６】図４はまた、図１から図３に既に示された
周辺部除外領域２０を明確に示す。好適な形態では、周
辺部除外領域２０は幅２ｍｍであり、円形のウエハ１２
の外周表面を囲む。しかしながら、周辺部除外は、最適
な幅２ｍｍ内外で厚さを変えることができ、約１ｍｍか
ら３ｍｍの周辺部除外領域でも十分に機能するようにで
きる。
【００１７】図５は、障壁層４８が、層間誘電体２６の
上部およびデュアル・インレイド接点開口部２２，２４
の内部に堆積されることを示す。好適な形態では、層４
８は、窒化チタン（ＴＩＮ）層であり、これは、化学蒸
着法（ＣＶＤ）によって形成される。別の形態では、層
４８は、窒化チタン（Ｔi Ｎ）部分を含有する複合材料
の障壁とすることが可能である。例えば、層４８は、Ｔ
i Ｎ層４８に加えて、またはこれに代えて、チタンー タ
ングステン，耐熱ケイ化物，窒化タンタル，タンタルー
窒化シリコン（tantalum silicon nitride）またはこれ
らに類似する障壁層によって構成することが可能であ
る。好適な形態では、厚さが約２００オングストローム
であるが、この厚さを変更しても、機能デバイスを依然
提供する。障壁４８の上に重畳して、中間層５０が形成
される。中間層５０は、真空環境内に半導体ウエハを設
置して、半導体ウエハを、シラン（Ｓi Ｈ4 ）プラズマ
に暴露することによって形成される。このシラン プラ
ズマは、Applied Materials Centura チャンバなど、高
密度のプラズマ・チャンバ内で、約１００ワットのチャ
ンバ電力を使用して生成される。チャンバ内のヒーター
は、約４５０℃に設定され、この温度により、基板／ウ
エハの温度は約３６０℃となる。シランは、約１トルの
チャンバ気圧において約１０ｃｃｍの速度で、チャンバ
内に流入される。１０ｃｃｍのシランの流入に加えて、
約６００ｃｃｍのアルゴンの流入も、シランに対する不
活性のキャリヤとして使用される。このように、障壁層
４８をシラン・プラズマに暴露するのは極めて短時間で
あり、典型的には、持続時間約１秒のオーダーである。
このような短時間のシラン・プラズマへの暴露は、障壁
層４８の表面上に、膜５０を構成する薄い（例、約２か
ら２０オングストローム）シリコンを形成する。
【００１８】層５０を形成するのに使用される個々の加
工パラメータについて、上記に述べた。しかしながら、
好適な気圧１トルは、１ｍトルと大気圧との間で変化さ
せることが可能である（好適には１００ｍトルおよび３
トルの間）ことを理解されたい。好適な温度４５０℃
は、室温と５００℃との間で変化させることが可能であ
る。シランの流量は、アルゴンの流量を変化させること
によって、１ｃｃｍから５００ｃｃｍの間で変化させる
ことが可能である。典型的には、シランとアルゴンとの
比率は１：５０のオーダーである。上記で教示されるよ
うに、暴露時間は、１秒の何分の１と数秒との間の持続
時間に設定することが可能である。
【００１９】障壁層４８の表面上に結果として生じる中
間層５０は、シリコンを含む材料である。最初、層５０
は、好適には６オングストロームの厚さのシリコン（Ｓ
i ）層として形成される。しかしながら、シリコン層
は、ある種の周囲条件の下では、チタンなどの耐熱金属
と急速に反応を起こす。そのため、層５０を形成するた
めに、シラン・プラズマによってウエハの表面に堆積さ
れた６オングストロームのシリコンは、（１）未反応シ
リコンの完全な層；または（２）シリコンと、層４８と
の反応により形成される耐熱ケイ化物との複合材料；の
いずれかが可能であり、或いは（３）完全に消費された
シリコン層であって、これにより層５０が、完全な耐熱
ケイ化物材料であることも可能である。いずれの場合で
も、シラン・プラズマからのシリコンが、障壁層４８に
付着して、極めて薄い２から２０オングストロームの層
５０（好適には６オングストローム）を形成し、この層
はシリコン原子によって構成されて、固有抵抗において
は少なくとも半導体である。シリコン層５０は、１つま
たは複数のホウ素，燐，砒素およびまたはこれらに類似
するＳｉ適合ドーパント原子によってドーピングされ
て、薄い層５０の固有抵抗を変化させることが可能であ
ることに注意されたい。そのため、層５０の導電性を制
御して、接点抵抗に与える抵抗効果（resistive effec
t）をごくわずかな程度にすることが可能である。いか
なる場合でも、たとえＳｉのドーピングを行わなくて
も、層５０は通常十分に薄く、また通常は十分にケイ化
されて、ダマシーン構造の接点抵抗への影響は無視でき
る程度、または測定不能なほどごくわずかである。中間
層５０は、ウエハの中心部分１８およびウエハの周辺部
除外領域２０内の両方に形成されて、障壁層４８全体を
被覆することに注意されたい。他の実施例では、ここで
使用されるシラン・プラズマを、異なるプラズマ工程ま
たはスパッタリング工程と置き換えて、層５０を、マグ
ネシウム，ゲルマニウム，アルミニウムまたはこれらに
類似する導電材料またはその複合材料の１つもしくは複
数によって形成できるようにすることも可能である。好
適な形態では、中間層５０として使用するために選択さ
れる層は、堆積された時に導電性または半導電性である
材料にすべきであり、層５０が、接点抵抗に悪影響を及
ぼさないようにする。しかしながら、層５０を形成する
のに使用される材料は、個々の環境制約条件の下でも容
易に酸化されるか、または後続の銅の電気メッキ工程
（図７参照）に対して不活性とすべきである。
【００２０】図６は、銅を電気メッキするシード層５２
が、ウエハ１２の表面に形成されることを示す。このシ
ード層５２は、ウエハ１８の中心部分の内側に形成され
るが、図６に示すようにウエハの周辺部除外領域２０の
上に重畳しないように形成される。好適な形態では、層
５０が、酸素に暴露される時に容易に酸化される材料で
形成される場合には特に、層５２および層５０は、真空
を破壊することなく、同一チャンバ内で互いにその場で
形成される（例、真空状態を破壊せずに済む形で、層５
０，５２の両方を堆積するには、クラスタ・ツールが用
いられる）。このような層形成が行われるのは、接点開
口部２２，２４内に存在する層５０の部分が酸化して、
これにより接点抵抗が増加するのを防止するためであ
る。好適な形態では、層５２は、物理蒸着法（ＰＶＤ）
によって形成される銅の層である。層５２を形成するの
に使用されるこの物理蒸着法（ＰＶＤ）は典型的には、
１：１の比率でコリメート（collimate ）される。層５
２の厚さは、各種の工程制約条件（接点のアスペクト比
および熱的制約条件）およびＩＣ製品の種類に依存し
て、約１０００オングストロームから４０００オングス
トロームの間で変化する。ＰＶＤ形成による層５２は、
図６に示すように若干非共形（nonconformal）である。
層５２も、ＣＶＤ，高密度プラズマ処理，スパッタリン
グなど他の方式によって堆積させることが可能である。
【００２１】銅シード層５２が、中間層５０の上に重畳
して形成された後、ウエハが真空環境から除去されて、
周囲環境に暴露される。この周囲環境は、クリーンルー
ム環境か、または熱酸化環境のいずれかが可能であり、
後者は、熱成長処理室（thermal growth processing ch
amber ）によって一時的に提供される。いずれの場合で
も、任意の濃度の酸素に暴露する結果、中間層５０の暴
露された部分に本来の酸化が発生する。多くの場合、こ
の本来の酸化だけで、層５０の暴露された部分を完全に
消費するのに十分であり、これにより、層５０の暴露さ
れた部分内のシリコンが、ＳｉＯx を形成する。
【００２２】図６は、周辺部除外領域２０が、中間層５
０の暴露された部分を含むことを示し、これにより、中
間層５０のこの部分は、本来の酸化物機構、または熱酸
化物段階のいずれかによって容易に酸化されて、層５０
から酸化物領域５０ａを形成する。領域５０が、シラン
・プラズマへの暴露を介して形成される場合には、領域
５０ａは、通常ＳｉＯ2 型の酸化シリコンである。その
ため、図６において、シード層５２の下に存在し、これ
によって保護される層５０は、導電性／半導電性を維持
し、酸化されないままであるが、一方、中間層５０の暴
露された部分は酸化されて、図６の除外領域保護層５０
ａを形成する。
【００２３】図７は、ウエハ１２がついで、Sematoolを
介して技術上利用可能な電気メッキ・チャンバ内で、液
体電気メッキ環境に暴露されることを示す。銅（Ｃｕ）
の電気メッキ環境は、結果として、銅がシード層５２に
付着し、図７の除外領域２０内における表面酸化物５０
ａ上では、銅が全く電気メッキされないか、またはごく
微量しかメッキされない。電気メッキは、シード層５２
から発生し続け、酸化物５０ａ上では、厚い銅相互接続
層５４が、図７に示すように形成されるまで、電気メッ
キが阻止され続ける。この銅相互接続およびここに教示
される導電層は、化学機械研磨（ＣＭＰ）が施されて、
平坦度を向上するか、またはデュアル・インレイド接点
構造（図８参照）を形成する。除外領域２０内の酸化物
５０ａの上では、銅の電気メッキが全く起こらないか、
またはごく微量の銅の電気メッキしか発生しないことに
注意されたい。そのため、図１から図２に示される先行
技術と違って、銅材料５２または５４は、障壁のＴｉＮ
材料４８とは直接接触しない。従って、図２に示される
はがれまたは剥離は、図７に示されるウエハに対しては
発生せず、これにより粒子汚染が低減されて、集積回路
（ＩＣ）ダイの歩留まりが向上する。
【００２４】図８は、図に明記される図３の中心部分を
拡大して示す。図８は、図３のウエハのシリコン基板１
２を明確に示す。図８に明示されるトランジスタなどの
活性デバイスは、半導体基板１２の上に重畳されて形成
される。図８のトランジスタは、基板１２内のチャネル
領域によって離間するソースおよびドレイン電極４４を
含む。トランジスタは、フィールド酸化物領域４６、ま
たは誘電体が充填されたトレンチなどの分離構造体から
分離される。ゲート酸化物４２は、図８では、上に重畳
されるゲート電極４０とともに示される。ゲート電極４
０は典型的には、予め決められた濃度までドーピングさ
れたポリシリコンまたはアモルファス・シリコンから形
成される。
【００２５】ついで層間誘電体（ＩＬＤ）３６が、１つ
または複数のＴＥＯＳおよび／またはホウ素リン珪酸ガ
ラス（ＢＰＳＧ）から形成される。接点は、リソグラフ
ィーによりパターン形成されて、ＩＬＤ３６を貫通して
エッチングされて、図８に示すようなタングステン
（Ｗ）の栓３８を形成する。典型的なタングステンの栓
は、デュアル・インレイド銅構造体に対して教示される
ものと類似する障壁を構成する。第２レベルの処理は、
図８に示されるタングステン（ｗ）の栓３４および第２
の層間誘電体３２を形成するために用いられる。タング
ステンの栓３４およびＩＬＤ３２の形成後、図３から図
７の処理が、上述したように開始する。
【００２６】図３から図７で詳細に検討したように、層
２６，２８，３０，４８，５０，５２，５４は、図３か
ら図７に示すように形成されて、図８によって部分的に
示されるＩＣ１４を完成する。層５２および層５４は、
同一の銅材料から形成されるのが望ましいことに注意さ
れたい。そのため、最終デバイスでは、層５２と層５４
との間の境界を識別することが難しくなろう。そのた
め、５２，５４の複合部分を図８では単に領域５４と称
する。さらに、化学機械処理（ＣＭＰ）作業を利用し
て、層５４の上部部分を研磨して、図８に示すようなデ
ュアル・インレイド接点を生じる。図８は、接点部分
が、障壁４８，中間導電層部分５０および銅相互接続５
２，５４によって構成されることを示すことに注意され
たい。上述したように、極めて薄い、選択的にドーピン
グされた導電層５０は、図８のデュアル・インレイド構
造の接点抵抗に悪影響を与えない。抵抗に影響を及ぼさ
ないが、図８のデュアル・インレイド構造は、周辺部除
外領域２０内で銅の電気メッキを防止するのが向上する
ので、図１および図２のプロセスによって形成される接
点構造に対して改良が加えられている。
【００２７】本発明を個々の実施例を参照して説明し明
らかにしたが、本発明はこれら図示した実施例に限定さ
れることを意図するものではない。当業者は、本発明の
意図および範囲から逸脱することなく、変形およびバリ
エーションが可能であることを認めよう。例えば、層４
８，５０以外の追加の障壁層を、銅が形成される前に、
デュアル・インレイド接点開口部内に配置することがで
きる。そのため、本発明は、添付請求の範囲内に属する
すべてのバリエーションおよび変形を包含することを意
図している。
【図面の簡単な説明】
【図１】 半導体ウエハ上で銅の電気メッキを施す先行
技術の方法を断面図で示す。
【図２】 集積回路の歩留まりを低下させ、処理室内で
微粒子問題を増加させる周辺部除外のはがれまたは剥離
という先行技術の問題を断面図で示す。
【図３】 本発明による半導体ウエハの断面図を示す。
【図４】 本発明による半導体ウエハの断面図を示す。
【図５】 本発明による半導体ウエハの断面図を示す。
【図６】 本発明による半導体ウエハの断面図を示す。
【図７】 銅の電気メッキとともに使用するための改良
された周辺部除外領域を形成する方法であって、本発明
により先行技術の剥離問題を回避もしくは低減させる方
法を断面図で示す。
【図８】 本発明により作製される典型的な集積回路部
分を断面図で示す。図を単純かつわかりやすくするため
に、各図に示す素子は、必ずしも縮尺通りには描かれて
いないことを正しく認識されたい。例えば、一部の素子
の寸法はわかりやすいように、他の素子と比較して大き
めに描かれている。また、対応する素子または類似する
素子を表すために、各図を通して参照番号は適宜繰り返
し使用される。
【符号の説明】
１０ 半導体基板 １１ 基層 １３ 障壁層 １４ 集積回路ダイ １５ シード層 １６ スクライビング線 １７ 銅層 １８ 中心部分 １９ フレーキングまたははがれ ２０ 周辺部除外領域 ２２ トレンチ部分 ２４ バイア部分 ２６，３０ 層間誘電体 ２８ 金属層（導電接点） ３２，３６ 層間誘電体 ３４，３８ タングステンの栓 ４０ ゲート電極 ４４ ソースおよびドレイン電極 ４６ フィールド酸化物領域 ４８ 障壁層 ５０ 中間層 ５０ａ 暴露された中間層部分 ５２ シード層 ５４ 銅相互接続層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板（１２）の表面の上に金属層（５
    ４，５２，５０，４８）を作製する方法であって：端部
    表面部分および中央表面部分を有する基板を準備する段
    階；前記基板の表面の上に重畳する金属層（４８）を形
    成する段階であって、 当該金属層が、前記基板の前記端部表面部分（２０）と
    前記中央表面部分の両方の上に重畳する、 ところの段階；前記金属層の上に重畳する中間層（５
    ０）を形成する段階；前記中間層の上に重畳するシード
    層（５２）を堆積させる段階であって、 当該シード層は、前記中央表面部分の上に重畳するが、
    前記端部表面部分（２０）の上には重畳せず、それによ
    って、前記端部表面部分内の前記中間層の一部分が暴露
    されて、それによって、暴露された中間層部分（５０
    ａ）を形成する、 ところの段階；および、 前記シード層から金属領域（５４）を電気メッキする段
    階であって、 当該暴露された中間層部分が、前記基板の前記端部表面
    部分内で電気メッキを阻止する、 ところの段階；によって構成されることを特徴とする方
    法。
  2. 【請求項２】 半導体ウエハの表面の上に銅層（５４）
    を作製する方法であって：前記半導体ウエハの周辺に端
    部表面部分（２０）、および前記半導体ウエハの中央の
    近傍に中央表面部分を有する前記半導体ウエハ（１２）
    を準備する段階；第１金属相互接続層（２８および／ま
    たは３４／３８）を形成する段階；前記第１金属相互接
    続層の上に重畳する層間導電層（２６）を形成する段
    階；前記層間導電層（２６）を貫通して少なくとも一つ
    の開口部（１８）を形成する段階であって、 当該層間導電層を貫通する前記少なくとも一つの開口部
    が、トレンチ部分（１８の上部）およびバイア部分（１
    ８の下部）を有し、 かつ、当該バイア部分が、前記第１金属相互接続層（２
    ８）に接触する、 ところの段階；前記少なくとも一つの開口部内に、チタ
    ンで構成される障壁層（４８）を形成する段階；前記障
    壁層の上に重畳してシリコン構成層（５０）を形成する
    段階；前記シリコン構成層の上に重畳する銅シード層
    （５２）を形成する段階であって、 当該銅シード層は、前記半導体ウエハの前記端部表面部
    分の上に重畳する前記シリコン構成層の一部分を暴露す
    る、 ところの段階；前記シリコン構成層の、前記端部表面部
    分（２０）の上に重畳する部分を酸化し、それによっ
    て、前記端部表面部分の上に酸化物領域（５０ａ）を形
    成する、 ところの段階；および、 前記銅シード層（５２）および前記酸化物領域を、銅電
    気メッキ環境に暴露する段階であって、 かつ銅が、前記銅シード層の上に電気メッキされる一方
    で、前記酸化物領域は、前記端部表面部分（２０）内で
    の銅の電気メッキを実質的に阻止する、 ところの段階；によって構成されることを特徴とする方
    法。
  3. 【請求項３】 半導体ウエハの表面の上に銅で構成され
    る導電層（５４）を作製する方法であって：前記半導体
    ウエハの上に重畳する障壁領域（４８）を堆積する段
    階；前記障壁領域を含む前記半導体ウエハを、真空環境
    に設置する段階；前記障壁領域を、前記真空環境におい
    てシラン・プラズマに暴露し、それによって、前記障壁
    領域の表面上に、薄いシリコン構成層（５０）を形成す
    る、 ところの段階；前記真空環境を破壊することなく、前記
    薄いシリコン構成層の上に銅シード層（５４）を形成す
    る段階であって、 当該銅シード層は、前記薄いシリコン構成層の被覆部分
    および前記薄いシリコン構成層の非被覆部分（２０）を
    形成する、 ところの段階；前記真空環境から前記半導体ウエハを除
    外する段階であって、それによって、当該薄いシリコン
    構成層の前記非被覆部分が酸化し、それによって、酸化
    物領域（５０ａ）を形成し、 かつ、前記薄いシリコン構成層の前記被覆部分は、酸化
    から保護される、 ところの段階；および、 前記銅シード層から銅（５４）を電気メッキし、それに
    よって、前記酸化物領域が、銅を実質的に電気メッキし
    ない、 ところの段階；によって構成されることを特徴とする方
    法。
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