JPH1031556A - 低コストのポインティング・スティック回路 - Google Patents
低コストのポインティング・スティック回路Info
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- JPH1031556A JPH1031556A JP9063363A JP6336397A JPH1031556A JP H1031556 A JPH1031556 A JP H1031556A JP 9063363 A JP9063363 A JP 9063363A JP 6336397 A JP6336397 A JP 6336397A JP H1031556 A JPH1031556 A JP H1031556A
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Abstract
(57)【要約】 （修正有）
【課題】 ディスプレイ画面上のカーソルを制御するた
めに使用するポインティング・スティックの出力信号を
高精度で処理する回路を提供する。 【解決手段】 測定する電圧の範囲全体にわたって基準
電圧を既知の速度で掃引し一致の時間を記録することに
よって、２段階の高精度中レンジのアナログ・デジタル
（Ａ／Ｄ）変換方法を、既知のＡ／Ｄ変換方法と組み合
わせる。中品質の演算増幅器が開ループ・モードで使用
され、また、電源の雑音および変動からの十分な絶縁を
得るために、測定の間中、アナログ回路が電源から分離
される。アナログ比較器のスイッチング時間に対するＭ
ＰＵのデジタル・スイッチング過渡電流による干渉を避
けるために、ＭＰＵがアイドル・モードにされ、それに
より、測定を行うために使用するタイマを除いて、ＭＰ
Ｕのすべての内部回路から内部クロック駆動信号が除去
される。この結果得られる回路は、何倍も大きなノイズ
・スパイク中で微小信号を検出することができる。
めに使用するポインティング・スティックの出力信号を
高精度で処理する回路を提供する。 【解決手段】 測定する電圧の範囲全体にわたって基準
電圧を既知の速度で掃引し一致の時間を記録することに
よって、２段階の高精度中レンジのアナログ・デジタル
（Ａ／Ｄ）変換方法を、既知のＡ／Ｄ変換方法と組み合
わせる。中品質の演算増幅器が開ループ・モードで使用
され、また、電源の雑音および変動からの十分な絶縁を
得るために、測定の間中、アナログ回路が電源から分離
される。アナログ比較器のスイッチング時間に対するＭ
ＰＵのデジタル・スイッチング過渡電流による干渉を避
けるために、ＭＰＵがアイドル・モードにされ、それに
より、測定を行うために使用するタイマを除いて、ＭＰ
Ｕのすべての内部回路から内部クロック駆動信号が除去
される。この結果得られる回路は、何倍も大きなノイズ
・スパイク中で微小信号を検出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、ディスプ
レイ画面上のカーソルの位置を制御するタイプのコンピ
ュータ・ユーザ・インターフェ−スに関し、より詳細に
は、カーソル位置を制御しディスプレイ画面上のオブジ
ェクトを選択するために使用されるポインティング・ス
ティックのアナログ歪みゲージからデジタル信号を生成
するための低コスト回路に関する。
レイ画面上のカーソルの位置を制御するタイプのコンピ
ュータ・ユーザ・インターフェ−スに関し、より詳細に
は、カーソル位置を制御しディスプレイ画面上のオブジ
ェクトを選択するために使用されるポインティング・ス
ティックのアナログ歪みゲージからデジタル信号を生成
するための低コスト回路に関する。
【０００２】
【従来の技術】たとえば、インターナショナル・ビジネ
ス・マシーンズのＴｈｉｎｋｐａｄラップ・トップ・コ
ンピュータでは、ＴｒａｃｋＰｏｉｎｔカーソル・コン
トローラを実施するために、ポインティング・スティッ
クが使用されている。このポインティング・スティック
は、４つの歪みゲージを取り付けたカンチレバー・ビー
ムによって構成されており、この４つの歪みゲージが、
カンチレバー・ビームのたわみをそれぞれ３つの軸で検
出する。歪みゲージからのアナログ信号は、アナログ−
デジタル（Ａ／Ｄ）変換器によって、デジタルのＸ信号
とＹ信号に変換される。これらの信号がさらに処理され
て、ディスプレイ画面上のカーソルの位置を制御するた
めに使われる最終制御信号を生成する。
ス・マシーンズのＴｈｉｎｋｐａｄラップ・トップ・コ
ンピュータでは、ＴｒａｃｋＰｏｉｎｔカーソル・コン
トローラを実施するために、ポインティング・スティッ
クが使用されている。このポインティング・スティック
は、４つの歪みゲージを取り付けたカンチレバー・ビー
ムによって構成されており、この４つの歪みゲージが、
カンチレバー・ビームのたわみをそれぞれ３つの軸で検
出する。歪みゲージからのアナログ信号は、アナログ−
デジタル（Ａ／Ｄ）変換器によって、デジタルのＸ信号
とＹ信号に変換される。これらの信号がさらに処理され
て、ディスプレイ画面上のカーソルの位置を制御するた
めに使われる最終制御信号を生成する。
【０００３】
【発明が解決しようとする課題】ポインティング・ステ
ィックのこの実施態様は、いくつかの不都合を有する。
まず第一に、電圧値の下位ビットは、高価なハードウェ
ア・アナログ・デジタル（Ａ／Ｄ）変換器によって読み
取られる。第２に、３軸機能に必要な抵抗と演算増幅器
の構成は相互作用し、少なくとも１つの演算増幅器は
「計測器レベル」の品質でなければならず、コストがほ
ぼ三倍または四倍になる。さらに、演算増幅器は、特性
が線形で出力レンジ（レール間）が広くなければなら
ず、コストが高くなる。
ィックのこの実施態様は、いくつかの不都合を有する。
まず第一に、電圧値の下位ビットは、高価なハードウェ
ア・アナログ・デジタル（Ａ／Ｄ）変換器によって読み
取られる。第２に、３軸機能に必要な抵抗と演算増幅器
の構成は相互作用し、少なくとも１つの演算増幅器は
「計測器レベル」の品質でなければならず、コストがほ
ぼ三倍または四倍になる。さらに、演算増幅器は、特性
が線形で出力レンジ（レール間）が広くなければなら
ず、コストが高くなる。
【０００４】カンチレバー・ビームの反対側で２つのほ
ぼ釣り合ったゲージが、電圧源の両端間に直列に配線さ
れた構成の、歪みゲージ・センサについて考える。２つ
のゲージの接合部における電圧が、２つのゲージの相対
抵抗の（供給電圧に対する）大きさを、したがってゲー
ジを接続する方向におけるビームのたわみの大きさを示
す。ゲージと直列に追加の固定抵抗を接続した場合、こ
の抵抗の両端間の電圧は、ゲージ全体の抵抗の大きさ
を、したがってビームの圧縮／伸張の大きさを示す。こ
の変化は、供給電圧の変動が数パーセントの場合に、１
０5の数部の精度で測定される。精度の約２５０倍のダ
イナミック・レンジが必要であるが、このレンジの位置
は、製造時にわずか数パーセント以内で予測可能であ
る。コストは、重要な検討事項であり、１ドルの違い
で、他社との競争の成否が決まることもある。
ぼ釣り合ったゲージが、電圧源の両端間に直列に配線さ
れた構成の、歪みゲージ・センサについて考える。２つ
のゲージの接合部における電圧が、２つのゲージの相対
抵抗の（供給電圧に対する）大きさを、したがってゲー
ジを接続する方向におけるビームのたわみの大きさを示
す。ゲージと直列に追加の固定抵抗を接続した場合、こ
の抵抗の両端間の電圧は、ゲージ全体の抵抗の大きさ
を、したがってビームの圧縮／伸張の大きさを示す。こ
の変化は、供給電圧の変動が数パーセントの場合に、１
０5の数部の精度で測定される。精度の約２５０倍のダ
イナミック・レンジが必要であるが、このレンジの位置
は、製造時にわずか数パーセント以内で予測可能であ
る。コストは、重要な検討事項であり、１ドルの違い
で、他社との競争の成否が決まることもある。
【０００５】したがって、本発明の一目的は、コンピュ
ータ・ディスプレイ画面上でカーソルを制御するために
使用されるポインティング・スティックの出力信号を処
理するための改良された低価格の回路を提供することで
ある。
ータ・ディスプレイ画面上でカーソルを制御するために
使用されるポインティング・スティックの出力信号を処
理するための改良された低価格の回路を提供することで
ある。
【０００６】本発明の他の目的は、ディスプレイ画面に
表示されるオブジェクトを選択するために使用できる信
号を生成するポインティング・スティックからの出力信
号を処理する回路を提供することである。
表示されるオブジェクトを選択するために使用できる信
号を生成するポインティング・スティックからの出力信
号を処理する回路を提供することである。
【０００７】本発明の他の目的は、測定が高速の供給電
圧の変動の影響を受けないようにするために、臨界期間
中に回路を電圧源から分離する手段を備えたポインティ
ング・スティック回路を提供することである。
圧の変動の影響を受けないようにするために、臨界期間
中に回路を電圧源から分離する手段を備えたポインティ
ング・スティック回路を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、測定す
る電圧の範囲全体にわたって基準電圧を既知の速度で掃
引し一致の時間を記録することによって、２段階の高精
度中レンジのアナログ・デジタル（Ａ／Ｄ）変換方法
が、既知のＡ／Ｄ変換方法と組み合わされる。中品質の
演算増幅器が開ループ・モードで使用され、それによ
り、演算増幅器の入力が高インピーダンスになり、相互
作用が回避され、その結果従来の３軸機能のコストにな
る。電源の雑音および変動から十分に絶縁するために、
測定の間中、アナログ回路が供給電圧から分離される。
アナログ比較器のスイッチング時間に対するマイクロプ
ロセッサのデジタル・スイッチング過渡電流の干渉を避
けるために、マイクロプロセッサはアイドル・モードに
され、それにより、測定を行うために使用されるタイマ
を除いて、マイクロプロセッサのすべての内部回路から
内部クロック駆動信号（およびそれに関連する過渡電
流）が取り除かれる。この結果得られる回路は、何倍も
大きなノイズ・スパイク中で微小信号を検出することが
できる。
る電圧の範囲全体にわたって基準電圧を既知の速度で掃
引し一致の時間を記録することによって、２段階の高精
度中レンジのアナログ・デジタル（Ａ／Ｄ）変換方法
が、既知のＡ／Ｄ変換方法と組み合わされる。中品質の
演算増幅器が開ループ・モードで使用され、それによ
り、演算増幅器の入力が高インピーダンスになり、相互
作用が回避され、その結果従来の３軸機能のコストにな
る。電源の雑音および変動から十分に絶縁するために、
測定の間中、アナログ回路が供給電圧から分離される。
アナログ比較器のスイッチング時間に対するマイクロプ
ロセッサのデジタル・スイッチング過渡電流の干渉を避
けるために、マイクロプロセッサはアイドル・モードに
され、それにより、測定を行うために使用されるタイマ
を除いて、マイクロプロセッサのすべての内部回路から
内部クロック駆動信号（およびそれに関連する過渡電
流）が取り除かれる。この結果得られる回路は、何倍も
大きなノイズ・スパイク中で微小信号を検出することが
できる。
【０００９】
【発明の実施の形態】次に、図面、特に図１を参照する
と、本発明による回路の好ましい実施形態が示されてい
る。この実施形態は、Phillips社製の８３Ｃ７５４集積
回路（ＩＣ）チップを使用しており、その関連回路を太
い縦線１０の右側に示す。制御信号ＡＣｎ（ｎ＝１〜
６）は、マイクロプロセッサのレジスタ内の対応するビ
ットを表し、したがって、制御信号ＡＣｎはチップ内部
にある。８３Ｃ７５４チップは、デジタル・アナログ変
換器（ＤＡＣ）を含み、このＤＡＣは、概略的には、タ
ップの位置によって決定される入力電圧ＶＲＥＧのある
比率の出力電圧を伝えるタップ付き抵抗（たとえば、ポ
テンショメータ）である。タップの位置は、マイクロプ
ロセッサの専用抵抗の値によってセットされる。
と、本発明による回路の好ましい実施形態が示されてい
る。この実施形態は、Phillips社製の８３Ｃ７５４集積
回路（ＩＣ）チップを使用しており、その関連回路を太
い縦線１０の右側に示す。制御信号ＡＣｎ（ｎ＝１〜
６）は、マイクロプロセッサのレジスタ内の対応するビ
ットを表し、したがって、制御信号ＡＣｎはチップ内部
にある。８３Ｃ７５４チップは、デジタル・アナログ変
換器（ＤＡＣ）を含み、このＤＡＣは、概略的には、タ
ップの位置によって決定される入力電圧ＶＲＥＧのある
比率の出力電圧を伝えるタップ付き抵抗（たとえば、ポ
テンショメータ）である。タップの位置は、マイクロプ
ロセッサの専用抵抗の値によってセットされる。
【００１０】まず、本発明による回路のオフチップ部品
を検討すると、歪みゲージ１１、１２、１３および１４
が、ポインティング・スティックのカンチレバー・ビー
ム（図示せず）に取り付けられ、２つの並列半ブリッジ
回路として接続される。Ｘ入力信号とＹ入力信号は、そ
れぞれ歪みゲージ１１と１２および歪みゲージ１３と１
４からなる分圧器によって生成される。これらの信号が
生成されているとき、電界効果トランジスタ（ＦＥＴ）
１５が閉じ（導通し）、歪みゲージ１１と１３がＶＲＥ
Ｇに接続される。したがって、電圧ＸとＹは、およそＶ
ＲＥＧ／２である。それらの厳密な値は、まず、それぞ
れ、歪みゲージ１１と１２および歪みゲージ１３と１４
の「休止」抵抗の一致に依存し、次いで、センサ・ビー
ムの曲がりによって生じる歪みゲージ１１と１２および
歪みゲージ１３と１４の変化の差にも依存する。有用な
信号は、この最後の成分だけであり、これはおよそ±３
ｍＶ変化し、約３０μＶの分解能が必要である。ビーム
が単に圧縮または伸張しても、ゲージ１１と１２および
ゲージ１３と１４はそれぞれ同じ影響を受け、Ｘ信号お
よびＹ信号にはそれぞれ変化が生じない。
を検討すると、歪みゲージ１１、１２、１３および１４
が、ポインティング・スティックのカンチレバー・ビー
ム（図示せず）に取り付けられ、２つの並列半ブリッジ
回路として接続される。Ｘ入力信号とＹ入力信号は、そ
れぞれ歪みゲージ１１と１２および歪みゲージ１３と１
４からなる分圧器によって生成される。これらの信号が
生成されているとき、電界効果トランジスタ（ＦＥＴ）
１５が閉じ（導通し）、歪みゲージ１１と１３がＶＲＥ
Ｇに接続される。したがって、電圧ＸとＹは、およそＶ
ＲＥＧ／２である。それらの厳密な値は、まず、それぞ
れ、歪みゲージ１１と１２および歪みゲージ１３と１４
の「休止」抵抗の一致に依存し、次いで、センサ・ビー
ムの曲がりによって生じる歪みゲージ１１と１２および
歪みゲージ１３と１４の変化の差にも依存する。有用な
信号は、この最後の成分だけであり、これはおよそ±３
ｍＶ変化し、約３０μＶの分解能が必要である。ビーム
が単に圧縮または伸張しても、ゲージ１１と１２および
ゲージ１３と１４はそれぞれ同じ影響を受け、Ｘ信号お
よびＹ信号にはそれぞれ変化が生じない。
【００１１】Ｚ信号は、ＦＥＴ１５が開いているときに
生成され、それにより、センサが抵抗１６を介してＶＲ
ＥＧに接続される。この信号は、上の素子としての抵抗
１６と、下の素子としての直並列構成の４つの歪みゲー
ジとからなる分圧器によって生成される。ビームが単に
圧縮すると、４つの歪みゲージがすべて同じだけ圧縮さ
れ、したがって、その直並列構成の抵抗値が圧縮の大き
さを示す。当然ながら、それに対応する抵抗１６の変化
はなく、したがってこれは「シングルエンド型」の分圧
器である。Ｚ信号の大きさと、Ｘ信号およびＹ信号の大
きさとの関係は、センサ・ビームの幾何形状と材料に依
存する。
生成され、それにより、センサが抵抗１６を介してＶＲ
ＥＧに接続される。この信号は、上の素子としての抵抗
１６と、下の素子としての直並列構成の４つの歪みゲー
ジとからなる分圧器によって生成される。ビームが単に
圧縮すると、４つの歪みゲージがすべて同じだけ圧縮さ
れ、したがって、その直並列構成の抵抗値が圧縮の大き
さを示す。当然ながら、それに対応する抵抗１６の変化
はなく、したがってこれは「シングルエンド型」の分圧
器である。Ｚ信号の大きさと、Ｘ信号およびＹ信号の大
きさとの関係は、センサ・ビームの幾何形状と材料に依
存する。
【００１２】３つの入力信号Ｘ、ＹおよびＺは、それぞ
れ演算増幅器１７、１８および１９に入力され、その出
力が連続的に測定される。ＸとＹの測定中間、ＦＥＴ１
５は閉じ、したがってＸＹＤＡＣＢＩＡＳ＝ＶＲＥＧで
あり、それにより、抵抗１６が短絡する。また、ＡＣ６
によって制御されるスイッチ２０は開いており（ＺＤＡ
Ｃが遮断される）、ＦＥＴ２１は閉じ、したがってＸＹ
ＳＯＵＲＣＥがＶＲＥＧに接続され、ＸＹＲＡＭＰの勾
配が制御される。
れ演算増幅器１７、１８および１９に入力され、その出
力が連続的に測定される。ＸとＹの測定中間、ＦＥＴ１
５は閉じ、したがってＸＹＤＡＣＢＩＡＳ＝ＶＲＥＧで
あり、それにより、抵抗１６が短絡する。また、ＡＣ６
によって制御されるスイッチ２０は開いており（ＺＤＡ
Ｃが遮断される）、ＦＥＴ２１は閉じ、したがってＸＹ
ＳＯＵＲＣＥがＶＲＥＧに接続され、ＸＹＲＡＭＰの勾
配が制御される。
【００１３】ＸとＹそれぞれについて、３つの電圧、す
なわちベース電圧と、８３Ｃ７５４チップ上のデジタル
・アナログ変換器（ＤＡＣ）の出力と、ＸＹＺＲＡＭＰ
とを組み合わせることにより、比較電圧が生成される。
公称スティック電圧である約ＶＲＥＧ／２のベース電圧
が、抵抗２２と２３からなる分圧器によって生成され
る。チップ上のＤＡＣの出力である電圧ＸＹＤＡＣは、
電源オン較正時に決定された設定を有する。ＤＡＣ出力
は、０からＶＲＥＧの範囲であり、比較電圧をＸおよび
Ｙのセンサ出力電圧の予想範囲のどこかに設定すること
ができるように、抵抗２４によってスケールダウンされ
る。この範囲は、様々な構成要素の公差によって決定さ
れ、おそらく±３％または±６０ｍＶである。ＤＡＣ
は、反復探索アルゴリズムによって、信号電圧がサンプ
リング掃引のほぼ中間点になるように設定される。電圧
ＸＹＺＲＡＭＰは、ＦＥＴ２５が開いているときゼロか
ら上に掃引する。ＦＥＴ２５が閉じているとき、ＸＹＺ
ＲＡＭＰはアース電位に保持されるが、ＦＥＴ２５が開
くと、キャパシタ２６に電荷が蓄積し始め、電圧がＶＲ
ＥＧに向かって上昇する。この電圧は、抵抗２７によ
り、約６０μ秒のサンプリング期間中に、約６ｍＶの有
効信号範囲全体にわたって比較電圧を掃引するようにス
ケールダウンされる。
なわちベース電圧と、８３Ｃ７５４チップ上のデジタル
・アナログ変換器（ＤＡＣ）の出力と、ＸＹＺＲＡＭＰ
とを組み合わせることにより、比較電圧が生成される。
公称スティック電圧である約ＶＲＥＧ／２のベース電圧
が、抵抗２２と２３からなる分圧器によって生成され
る。チップ上のＤＡＣの出力である電圧ＸＹＤＡＣは、
電源オン較正時に決定された設定を有する。ＤＡＣ出力
は、０からＶＲＥＧの範囲であり、比較電圧をＸおよび
Ｙのセンサ出力電圧の予想範囲のどこかに設定すること
ができるように、抵抗２４によってスケールダウンされ
る。この範囲は、様々な構成要素の公差によって決定さ
れ、おそらく±３％または±６０ｍＶである。ＤＡＣ
は、反復探索アルゴリズムによって、信号電圧がサンプ
リング掃引のほぼ中間点になるように設定される。電圧
ＸＹＺＲＡＭＰは、ＦＥＴ２５が開いているときゼロか
ら上に掃引する。ＦＥＴ２５が閉じているとき、ＸＹＺ
ＲＡＭＰはアース電位に保持されるが、ＦＥＴ２５が開
くと、キャパシタ２６に電荷が蓄積し始め、電圧がＶＲ
ＥＧに向かって上昇する。この電圧は、抵抗２７によ
り、約６０μ秒のサンプリング期間中に、約６ｍＶの有
効信号範囲全体にわたって比較電圧を掃引するようにス
ケールダウンされる。
【００１４】８３Ｃ７５４チップ上のアナログ・マルチ
プレクサ（ＭＵＸ）２８は、測定中の信号に対応する演
算増幅器（たとえばＸ）の出力をオンチップ比較器２９
に送るようにセットされる。ＦＥＴ２５が開き、タイマ
が始動する。比較電圧は、ポインティング・スティック
の出力の動作範囲全体にわたって掃引し、スティック電
圧を越えると、Ｘ演算増幅器１７がオンになり、急速に
上昇する電圧を生成する。この電圧は、ＭＵＸ２８を通
って比較器２９に流れる。比較器２９は、増幅器出力が
ＢＡＮＤＧＡＰ ＲＥＦを越えるときの時間を検出し、
タイマを停止する。タイマの読みはスティック電圧の大
きさを示す。
プレクサ（ＭＵＸ）２８は、測定中の信号に対応する演
算増幅器（たとえばＸ）の出力をオンチップ比較器２９
に送るようにセットされる。ＦＥＴ２５が開き、タイマ
が始動する。比較電圧は、ポインティング・スティック
の出力の動作範囲全体にわたって掃引し、スティック電
圧を越えると、Ｘ演算増幅器１７がオンになり、急速に
上昇する電圧を生成する。この電圧は、ＭＵＸ２８を通
って比較器２９に流れる。比較器２９は、増幅器出力が
ＢＡＮＤＧＡＰ ＲＥＦを越えるときの時間を検出し、
タイマを停止する。タイマの読みはスティック電圧の大
きさを示す。
【００１５】Ｚの測定も同様であるが、ＦＥＴ１５が開
き、したがって抵抗１６と１つの抵抗としてのセンサ・
ブリッジ全体が分圧器を構成する点、スイッチ２０が閉
じ、したがって抵抗３５が抵抗２４と並列になってＤＡ
Ｃ出力をＺ演算増幅器１９に伝える点、およびＦＥＴ２
１が開いて、したがってＺ信号の異なる特性と一致する
ように抵抗３０を通じてランプに電圧がかけられる点が
異なる。
き、したがって抵抗１６と１つの抵抗としてのセンサ・
ブリッジ全体が分圧器を構成する点、スイッチ２０が閉
じ、したがって抵抗３５が抵抗２４と並列になってＤＡ
Ｃ出力をＺ演算増幅器１９に伝える点、およびＦＥＴ２
１が開いて、したがってＺ信号の異なる特性と一致する
ように抵抗３０を通じてランプに電圧がかけられる点が
異なる。
【００１６】電源の雑音および変動から十分に絶縁する
ために、測定の間中アナログ回路を電源電圧ＡＶＣＣか
ら分離する。ＦＥＴ３１が開き、ＦＥＴ３２が閉じるの
で、電力がキャパシタ３３から供給される。毎回の測定
の前に、ＦＥＴ３２が開き、ＦＥＴ３１は比較器３４に
より、キャパシタ３３が、ＡＶＣＣの許容可能な最低値
（公称５ボルトの回路では４．５Ｖ）よりも少し低い調
整電圧に充電されるようにＢＡＮＤＧＡＰ ＲＥＦに基
づいて制御される。測定中、その電圧（ＶＲＥＧ）は、
回路のワット損のために減少する。サンプリング時間の
合間には、ＦＥＴ３１と３２は両方とも開いており、し
たがってキャパシタ３３は内部の漏れによってのみ電荷
を失うが、その量は一般に極めて小さい。アナログ比較
器のスイッチング時間に対するマイクロプロセッサのデ
ジタル・スイッチング過渡電流による干渉を避けるため
に、マイクロプロセッサは、アイドル・モードにされ、
それにより、測定を行うために使用されるタイマを除
き、マイクロプロセッサの全ての内部回路から内部クロ
ック駆動信号（および関連する過度電流）が除去され
る。この絶縁によって、５ボルトのプロセッサ電源に任
意の周波数の１ボルト程度の雑音がある場合に、この回
路で３０μＶの入力信号の安定した正確な測定が可能に
なる。
ために、測定の間中アナログ回路を電源電圧ＡＶＣＣか
ら分離する。ＦＥＴ３１が開き、ＦＥＴ３２が閉じるの
で、電力がキャパシタ３３から供給される。毎回の測定
の前に、ＦＥＴ３２が開き、ＦＥＴ３１は比較器３４に
より、キャパシタ３３が、ＡＶＣＣの許容可能な最低値
（公称５ボルトの回路では４．５Ｖ）よりも少し低い調
整電圧に充電されるようにＢＡＮＤＧＡＰ ＲＥＦに基
づいて制御される。測定中、その電圧（ＶＲＥＧ）は、
回路のワット損のために減少する。サンプリング時間の
合間には、ＦＥＴ３１と３２は両方とも開いており、し
たがってキャパシタ３３は内部の漏れによってのみ電荷
を失うが、その量は一般に極めて小さい。アナログ比較
器のスイッチング時間に対するマイクロプロセッサのデ
ジタル・スイッチング過渡電流による干渉を避けるため
に、マイクロプロセッサは、アイドル・モードにされ、
それにより、測定を行うために使用されるタイマを除
き、マイクロプロセッサの全ての内部回路から内部クロ
ック駆動信号（および関連する過度電流）が除去され
る。この絶縁によって、５ボルトのプロセッサ電源に任
意の周波数の１ボルト程度の雑音がある場合に、この回
路で３０μＶの入力信号の安定した正確な測定が可能に
なる。
【００１７】比較的安価な抵抗でも、必要な測定精度に
十分な小さな公差を有する。小さな公差のキャパシタ
は、さらに高価である。とりわけ、キャパシタ３３、特
にキャパシタ２６の値が、測定精度に影響を及ぼす。Ｄ
ＡＣの線形性を較正に利用することにより、安価なキャ
パシタが使用できるようになる。電源オン較正プロセス
では、ＤＡＣは、信号の測定値がスケールのほぼ中間に
なるように設定される。ＤＡＣの各ステップは、たとえ
ば２００のレンジでは１０など、測定におけるある単位
数に対応し、キャパシタの値には依存しない。ＤＡＣの
設定が、ある一定のステップ数だけ変更される場合は、
測定値も対応する量だけ変化するはずである。不一致が
あれば、後続の測定に補正率として適用することができ
る。
十分な小さな公差を有する。小さな公差のキャパシタ
は、さらに高価である。とりわけ、キャパシタ３３、特
にキャパシタ２６の値が、測定精度に影響を及ぼす。Ｄ
ＡＣの線形性を較正に利用することにより、安価なキャ
パシタが使用できるようになる。電源オン較正プロセス
では、ＤＡＣは、信号の測定値がスケールのほぼ中間に
なるように設定される。ＤＡＣの各ステップは、たとえ
ば２００のレンジでは１０など、測定におけるある単位
数に対応し、キャパシタの値には依存しない。ＤＡＣの
設定が、ある一定のステップ数だけ変更される場合は、
測定値も対応する量だけ変化するはずである。不一致が
あれば、後続の測定に補正率として適用することができ
る。
【００１８】この回路は、±１０％にも及ぶ電源の変動
に耐えることができる。入力と比較電圧は３０μＶレベ
ルの信号を搬送し、相応に雑音の影響を受けるが、どち
らも比較的低インピーダンスであり雑音を拾いにくい。
他の回路網は、感度が約３０分の一以下である。当然な
がら、ＡＶＳＳを場所ごとに異ならせる外来性のアース
電流は、回避しなければならない。特に、センサからの
接地帰路は、抵抗２３のアース端に近くなければならな
い。
に耐えることができる。入力と比較電圧は３０μＶレベ
ルの信号を搬送し、相応に雑音の影響を受けるが、どち
らも比較的低インピーダンスであり雑音を拾いにくい。
他の回路網は、感度が約３０分の一以下である。当然な
がら、ＡＶＳＳを場所ごとに異ならせる外来性のアース
電流は、回避しなければならない。特に、センサからの
接地帰路は、抵抗２３のアース端に近くなければならな
い。
【００１９】図１の回路の動作を、図２にタイミング図
で示す。図の下部に丸で囲んだ数で示したタイミング点
を、次の表に示す。
で示す。図の下部に丸で囲んだ数で示したタイミング点
を、次の表に示す。
【００２０】 タイミング点 動作 １ 変換サイクル開始 ２ 演算増幅器安定化およびキャパシタ再充電のための遅延 ３ Ｘ ＭＵＸ選択、ＤＡＣ出力ゼロ ４ ＭＵＸとＤＡＣの整定のための遅延 ５ ＡＶＣＣから電源を分離 ６ Ｘ ＤＡＣ値設定 ７ ランプ・キャパシタ解放、タイマ始動、マイクロプロセッサ− アイドル状態 ８ 比較器トリップ、タイマの停止、マイクロプロセッサ稼働 ９ ランプ・キャパシタ短絡、減結合キャパシタの再充電 １０ Ｙ ＭＵＸ選択、ＤＡＣ出力ゼロ １１ ＭＵＸとＤＡＣの整定のための遅延 １２ ＡＶＣＣから電源を分離 １３ Ｙ ＤＡＣ値設定 １４ ランプ・キャパシタ解放、タイマ始動、マイクロプロセッサ− アイドル状態 １５ 比較器トリップ、タイマの停止、マイクロプロセッサ稼働 １６ ランプ・キャパシタ短絡、減結合キャパシタの再充電 １７ ランプ・バイアス変更、センサ・バイアス変更 １８ Ｚ ＭＵＸ選択、ＤＡＣ出力ゼロ １９ ＭＵＸとＤＡＣの整定のための遅延 ２０ ＡＶＣＣから電源を分離 ２１ Ｚ ＤＡＣ値設定 ２２ ランプ・キャパシタ解放、タイマ始動、マイクロプロセッサ− アイドル状態 ２３ 比較器トリップ、タイマ停止、マイクロプロセッサ稼働 ２４ ランプ・キャパシタ短絡、減結合キャパシタの再充電 ２５ 減結合キャパシタのフロート ２６ 変換サイクル完了
【００２１】本発明を１つの好ましい実施形態に関して
説明したが、当業者は、本発明が、併記の特許請求の範
囲の趣旨および意図の範囲内で修正を行うことができる
ことを理解されよう。
説明したが、当業者は、本発明が、併記の特許請求の範
囲の趣旨および意図の範囲内で修正を行うことができる
ことを理解されよう。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２３】（１）２つの抵抗の比率を測定するための
回路であって、同じ基準電圧源に基づいて、分圧器とし
て接続された前記２つの抵抗によって生成される電圧に
近い基準電圧を生成する手段と、前記同じ基準電圧源に
基づいて、既知の勾配の電圧ランプを前記基準電圧に加
える手段と、前記基準電圧および前記電圧ランプの一致
を認識する比較手段と、前記一致の発生を計時し、それ
により前記比率を電圧の変化で測定する手段とを含む回
路。 （２）前記比較手段の前に挿入されたマルチプレクサ手
段をさらに含み、測定が、複数の相互接続された抵抗対
で行われる、上記（１）に記載の回路。 （３）測定期間中は電圧供給源から回路を分離する手段
をさらに含む、上記（１）に記載の回路。 （４）前記分離する手段が、回路内の構成要素の物理特
性に基づいた電圧調整手段を含む、上記（３）に記載の
回路。 （５）２つの抵抗の比率を測定する方法であって、同じ
基準電圧源に基づいて、分圧器として接続された前記２
つの抵抗によって生成される電圧に近い基準電圧を生成
する段階と、前記同じ基準電圧源に基づいて既知の勾配
の電圧ランプを前記基準電圧に加える段階と、前記基準
電圧および前記電圧ランプの一致を検出する段階と、前
記一致の発生を計時し、それにより前記比率を電圧の変
化で測定する段階とを含む方法。 （６）測定が複数の相互接続された抵抗対で行われ、そ
れぞれの抵抗対の基準電圧と電圧ランプの一致を別々に
検出する段階をさらに含む、上記（５）に記載の方法。 （７）測定期間中、電圧供給源から回路を分離する段階
をさらに含む、上記（５）に記載の方法。 （８）図形表示装置上でカーソルを制御するためのカー
ソル制御信号を生成する回路であって、カンチレバー・
ビームに取り付けられ、電圧源と回路グランドとの間で
２つの並列な半ブリッジ回路として電気接続された第
１、第２、第３および第４の歪みゲージを有するセンサ
と、前記電圧源と前記回路グランドの間に接続された分
圧器と、前記半ブリッジ回路のそれぞれの中間点に接続
され、かつ前記分圧器のタップに共通接続された第１お
よび第２の演算増幅器と、前記電圧源と前記回路グラン
ドの間に接続され、既知の勾配のランプ電圧を前記分圧
器の前記タップに供給することによって、前記第１およ
び第２の演算増幅器から、前記センサからの出力に対応
するＸ出力信号およびＹ出力信号をそれぞれ生成させる
ＲＣランプ回路と、前記ＲＣランプ回路に接続され、最
初に前記ＲＣランプ回路を放電し、次に充電サイクルを
開始して前記ランプ電圧を生成するスイッチと、前記Ｘ
出力信号および前記Ｙ出力信号を受け取って選択的に通
過させるように接続されたマルチプレクサと、前記マル
チプレクサに接続され、前記マルチプレクサを通過した
信号が所定のしきい値と等しくなったとき、出力を生成
する比較器と、前記ランプ電圧の開始時に始動し、前記
比較器が前記出力を生成したときに停止するように制御
されるタイマとを含む回路。 （９）前記半ブリッジ回路と前記分圧器のタップとに接
続され、前記ＲＣランプ回路からのランプ電圧に応答し
て前記センサの第３の出力に対応するＺ出力信号を生成
して前記マルチプレクサに供給する第３の演算増幅器
と、前記ＲＣランプ回路と前記センサとに接続され、前
記Ｚ出力信号の測定中にランプ・バイアスおよびセンサ
・バイアスを変更するバイアス手段とをさらに含む、上
記（８）に記載の回路。 （１０）電圧供給源および当該回路に交互に接続され、
前記電圧供給源から分離されている間に当該回路に電力
を供給する記憶キャパシタをさらに含む、上記（８）に
記載の回路。 （１１）測定が電源電圧の変動の影響を受けないように
するために、構成要素のバンドギャップ特性に基づく電
圧調整手段をさらに含む、上記（１０）に記載の回路。
回路であって、同じ基準電圧源に基づいて、分圧器とし
て接続された前記２つの抵抗によって生成される電圧に
近い基準電圧を生成する手段と、前記同じ基準電圧源に
基づいて、既知の勾配の電圧ランプを前記基準電圧に加
える手段と、前記基準電圧および前記電圧ランプの一致
を認識する比較手段と、前記一致の発生を計時し、それ
により前記比率を電圧の変化で測定する手段とを含む回
路。 （２）前記比較手段の前に挿入されたマルチプレクサ手
段をさらに含み、測定が、複数の相互接続された抵抗対
で行われる、上記（１）に記載の回路。 （３）測定期間中は電圧供給源から回路を分離する手段
をさらに含む、上記（１）に記載の回路。 （４）前記分離する手段が、回路内の構成要素の物理特
性に基づいた電圧調整手段を含む、上記（３）に記載の
回路。 （５）２つの抵抗の比率を測定する方法であって、同じ
基準電圧源に基づいて、分圧器として接続された前記２
つの抵抗によって生成される電圧に近い基準電圧を生成
する段階と、前記同じ基準電圧源に基づいて既知の勾配
の電圧ランプを前記基準電圧に加える段階と、前記基準
電圧および前記電圧ランプの一致を検出する段階と、前
記一致の発生を計時し、それにより前記比率を電圧の変
化で測定する段階とを含む方法。 （６）測定が複数の相互接続された抵抗対で行われ、そ
れぞれの抵抗対の基準電圧と電圧ランプの一致を別々に
検出する段階をさらに含む、上記（５）に記載の方法。 （７）測定期間中、電圧供給源から回路を分離する段階
をさらに含む、上記（５）に記載の方法。 （８）図形表示装置上でカーソルを制御するためのカー
ソル制御信号を生成する回路であって、カンチレバー・
ビームに取り付けられ、電圧源と回路グランドとの間で
２つの並列な半ブリッジ回路として電気接続された第
１、第２、第３および第４の歪みゲージを有するセンサ
と、前記電圧源と前記回路グランドの間に接続された分
圧器と、前記半ブリッジ回路のそれぞれの中間点に接続
され、かつ前記分圧器のタップに共通接続された第１お
よび第２の演算増幅器と、前記電圧源と前記回路グラン
ドの間に接続され、既知の勾配のランプ電圧を前記分圧
器の前記タップに供給することによって、前記第１およ
び第２の演算増幅器から、前記センサからの出力に対応
するＸ出力信号およびＹ出力信号をそれぞれ生成させる
ＲＣランプ回路と、前記ＲＣランプ回路に接続され、最
初に前記ＲＣランプ回路を放電し、次に充電サイクルを
開始して前記ランプ電圧を生成するスイッチと、前記Ｘ
出力信号および前記Ｙ出力信号を受け取って選択的に通
過させるように接続されたマルチプレクサと、前記マル
チプレクサに接続され、前記マルチプレクサを通過した
信号が所定のしきい値と等しくなったとき、出力を生成
する比較器と、前記ランプ電圧の開始時に始動し、前記
比較器が前記出力を生成したときに停止するように制御
されるタイマとを含む回路。 （９）前記半ブリッジ回路と前記分圧器のタップとに接
続され、前記ＲＣランプ回路からのランプ電圧に応答し
て前記センサの第３の出力に対応するＺ出力信号を生成
して前記マルチプレクサに供給する第３の演算増幅器
と、前記ＲＣランプ回路と前記センサとに接続され、前
記Ｚ出力信号の測定中にランプ・バイアスおよびセンサ
・バイアスを変更するバイアス手段とをさらに含む、上
記（８）に記載の回路。 （１０）電圧供給源および当該回路に交互に接続され、
前記電圧供給源から分離されている間に当該回路に電力
を供給する記憶キャパシタをさらに含む、上記（８）に
記載の回路。 （１１）測定が電源電圧の変動の影響を受けないように
するために、構成要素のバンドギャップ特性に基づく電
圧調整手段をさらに含む、上記（１０）に記載の回路。
【図１】本発明による回路の好ましい実施形態の概略図
である。
である。
【図２】図１の回路の動作を示すタイミング図である。
１１ 歪みゲージ １２ 歪みゲージ １３ 歪みゲージ １４ 歪みゲージ １５ 電界効果トランジスタ（ＦＥＴ） １６ 抵抗 １７ 演算増幅器 １８ 演算増幅器 １９ 演算増幅器 ２０ スイッチ ２１ ＦＥＴ ２２ 抵抗 ２３ 抵抗 ２４ 抵抗 ２５ ＦＥＴ ２６ キャパシタ ２７ 抵抗 ２８ マルチプレクサ（ＭＵＸ） ２９ オンチップ・キャパシタ ３０ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョーゼフ・デラ・ルートレッジ アメリカ合衆国10541 ニューヨーク州マ ホパックシカモア・テラス 11
Claims (11)
- 【請求項１】２つの抵抗の比率を測定するための回路で
あって、 同じ基準電圧源に基づいて、分圧器として接続された前
記２つの抵抗によって生成される電圧に近い基準電圧を
生成する手段と、 前記同じ基準電圧源に基づいて、既知の勾配の電圧ラン
プを前記基準電圧に加える手段と、 前記基準電圧および前記電圧ランプの一致を認識する比
較手段と、 前記一致の発生を計時し、それにより前記比率を電圧の
変化で測定する手段とを含む回路。 - 【請求項２】前記比較手段の前に挿入されたマルチプレ
クサ手段をさらに含み、測定が、複数の相互接続された
抵抗対で行われる、請求項１に記載の回路。 - 【請求項３】測定期間中は電圧供給源から回路を分離す
る手段をさらに含む、請求項１に記載の回路。 - 【請求項４】前記分離する手段が、回路内の構成要素の
物理特性に基づいた電圧調整手段を含む、請求項３に記
載の回路。 - 【請求項５】２つの抵抗の比率を測定する方法であっ
て、 同じ基準電圧源に基づいて、分圧器として接続された前
記２つの抵抗によって生成される電圧に近い基準電圧を
生成する段階と、 前記同じ基準電圧源に基づいて既知の勾配の電圧ランプ
を前記基準電圧に加える段階と、 前記基準電圧および前記電圧ランプの一致を検出する段
階と、 前記一致の発生を計時し、それにより前記比率を電圧の
変化で測定する段階とを含む方法。 - 【請求項６】測定が複数の相互接続された抵抗対で行わ
れ、それぞれの抵抗対の基準電圧と電圧ランプの一致を
別々に検出する段階をさらに含む、請求項５に記載の方
法。 - 【請求項７】測定期間中、電圧供給源から回路を分離す
る段階をさらに含む、請求項５に記載の方法。 - 【請求項８】図形表示装置上でカーソルを制御するため
のカーソル制御信号を生成する回路であって、 カンチレバー・ビームに取り付けられ、電圧源と回路グ
ランドとの間で２つの並列な半ブリッジ回路として電気
接続された第１、第２、第３および第４の歪みゲージを
有するセンサと、 前記電圧源と前記回路グランドの間に接続された分圧器
と、 前記半ブリッジ回路のそれぞれの中間点に接続され、か
つ前記分圧器のタップに共通接続された第１および第２
の演算増幅器と、 前記電圧源と前記回路グランドの間に接続され、既知の
勾配のランプ電圧を前記分圧器の前記タップに供給する
ことによって、前記第１および第２の演算増幅器から、
前記センサからの出力に対応するＸ出力信号およびＹ出
力信号をそれぞれ生成させるＲＣランプ回路と、 前記ＲＣランプ回路に接続され、最初に前記ＲＣランプ
回路を放電し、次に充電サイクルを開始して前記ランプ
電圧を生成するスイッチと、 前記Ｘ出力信号および前記Ｙ出力信号を受け取って選択
的に通過させるように接続されたマルチプレクサと、 前記マルチプレクサに接続され、前記マルチプレクサを
通過した信号が所定のしきい値と等しくなったとき、出
力を生成する比較器と、 前記ランプ電圧の開始時に始動し、前記比較器が前記出
力を生成したときに停止するように制御されるタイマと
を含む回路。 - 【請求項９】前記半ブリッジ回路と前記分圧器のタップ
とに接続され、前記ＲＣランプ回路からのランプ電圧に
応答して前記センサの第３の出力に対応するＺ出力信号
を生成して前記マルチプレクサに供給する第３の演算増
幅器と、 前記ＲＣランプ回路と前記センサとに接続され、前記Ｚ
出力信号の測定中にランプ・バイアスおよびセンサ・バ
イアスを変更するバイアス手段とをさらに含む、請求項
８に記載の回路。 - 【請求項１０】電圧供給源および当該回路に交互に接続
され、前記電圧供給源から分離されている間に当該回路
に電力を供給する記憶キャパシタをさらに含む、請求項
８に記載の回路。 - 【請求項１１】測定が電源電圧の変動の影響を受けない
ようにするために、構成要素のバンドギャップ特性に基
づく電圧調整手段をさらに含む、請求項１０に記載の回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/623,075 US5870078A (en) | 1996-03-28 | 1996-03-28 | Reduced cost pointing stick circuit |
| US08/623075 | 1996-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1031556A true JPH1031556A (ja) | 1998-02-03 |
| JP3544449B2 JP3544449B2 (ja) | 2004-07-21 |
Family
ID=24496672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06336397A Expired - Lifetime JP3544449B2 (ja) | 1996-03-28 | 1997-03-17 | 低コストのポインティング・スティック回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5870078A (ja) |
| JP (1) | JP3544449B2 (ja) |
| KR (1) | KR100230531B1 (ja) |
| CN (1) | CN1167940A (ja) |
| SG (2) | SG54464A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956018A (en) * | 1997-09-19 | 1999-09-21 | Pejic; Nenad | Compact pointing control stick circuit board assembly having electrical vias |
| US6243077B1 (en) | 1998-11-18 | 2001-06-05 | Boourns, Inc. | Sensor and circuit architecture for three axis strain gauge pointing device and force transducer |
| US7206048B2 (en) * | 2003-08-13 | 2007-04-17 | Samsung Electronics Co., Ltd. | Liquid crystal display and panel therefor |
| EP1927002B1 (en) * | 2005-09-08 | 2017-08-09 | Koninklijke Philips N.V. | Determination of low currents with high dynamic range for optical imaging |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317956A (en) * | 1980-11-10 | 1982-03-02 | Bell Telephone Laboratories, Incorporated | Remote chalkboard automatic cursor |
| US4500879A (en) * | 1982-01-06 | 1985-02-19 | Smith Engineering | Circuitry for controlling a CRT beam |
| US5157737A (en) * | 1986-07-25 | 1992-10-20 | Grid Systems Corporation | Handwritten keyboardless entry computer system |
| US4972496A (en) * | 1986-07-25 | 1990-11-20 | Grid Systems Corporation | Handwritten keyboardless entry computer system |
| US5563959A (en) * | 1991-12-19 | 1996-10-08 | Texas Instruments Incorporated | Character recognition |
-
1996
- 1996-03-28 US US08/623,075 patent/US5870078A/en not_active Expired - Fee Related
- 1996-12-06 KR KR1019960062289A patent/KR100230531B1/ko not_active IP Right Cessation
-
1997
- 1997-02-15 SG SG1997000346A patent/SG54464A1/en unknown
- 1997-02-15 SG SG9901076A patent/SG90039A1/en unknown
- 1997-03-17 JP JP06336397A patent/JP3544449B2/ja not_active Expired - Lifetime
- 1997-03-17 CN CN97104548A patent/CN1167940A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970066821A (ko) | 1997-10-13 |
| KR100230531B1 (ko) | 1999-11-15 |
| CN1167940A (zh) | 1997-12-17 |
| JP3544449B2 (ja) | 2004-07-21 |
| SG90039A1 (en) | 2002-07-23 |
| US5870078A (en) | 1999-02-09 |
| SG54464A1 (en) | 1998-11-16 |
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