JPH10313109A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH10313109A JPH10313109A JP10079288A JP7928898A JPH10313109A JP H10313109 A JPH10313109 A JP H10313109A JP 10079288 A JP10079288 A JP 10079288A JP 7928898 A JP7928898 A JP 7928898A JP H10313109 A JPH10313109 A JP H10313109A
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Landscapes
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Abstract
(57)【要約】
【課題】 インターライン転送型ＣＣＤイメージセンサ
において、印加電圧の増大を招かずにトランスファゲー
トの短チャネル化をはかる構造を提供する。 【解決手段】 蓄積領域３から埋込層６への電荷の読出
しを制御するトランスファゲートＴＧの半導体領域に、
蓄積領域３および埋込層６と同じ導電型のチャネル制御
部１３を設ける。電荷読出しのチャネルがチャネル制御
部１３内に形成されることにより、安定した電荷読出し
を実現することができる。また、このチャネル制御部１
３を表面付近に設けることにより、トランスファゲート
電極１０ＴＧから延びる電界の効果を強め、トランスフ
ァゲート電極１０ＧＴに印加する電圧に対するチャネル
の電位の変調度を高くすることができる。これらの結
果、電荷読出しを行うためにトランスァゲート電極１０
ＴＧに印加する電圧を、小さくすることができる。
において、印加電圧の増大を招かずにトランスファゲー
トの短チャネル化をはかる構造を提供する。 【解決手段】 蓄積領域３から埋込層６への電荷の読出
しを制御するトランスファゲートＴＧの半導体領域に、
蓄積領域３および埋込層６と同じ導電型のチャネル制御
部１３を設ける。電荷読出しのチャネルがチャネル制御
部１３内に形成されることにより、安定した電荷読出し
を実現することができる。また、このチャネル制御部１
３を表面付近に設けることにより、トランスファゲート
電極１０ＴＧから延びる電界の効果を強め、トランスフ
ァゲート電極１０ＧＴに印加する電圧に対するチャネル
の電位の変調度を高くすることができる。これらの結
果、電荷読出しを行うためにトランスァゲート電極１０
ＴＧに印加する電圧を、小さくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は固体撮像装置に関
し、とりわけ、インターライン転送型ＣＣＤイメージセ
ンサの画素構造に関する。
し、とりわけ、インターライン転送型ＣＣＤイメージセ
ンサの画素構造に関する。
【０００２】
【従来の技術】ブルーミング防止のために縦型オーバフ
ロードレイン構造を設けたインターライン転送型ＣＣＤ
イメージセンサの平面模式図を図２に、図２におけるＸ
−Ｘ線に沿う断面図を図３に示す。信号電荷が電子であ
るＮチャネル型の場合について説明するが、Ｐチャネル
型の場合についても同様である。図２において、画素が
２次元的に配列されている。１つの画素には、入射光を
光電変換し、蓄積するホトダイオード部ＰＤと、ホトダ
イオード部ＰＤの各列に対応して所定の間隔もって垂直
ＣＣＤレジスタＶ−ＣＣＤが形成されている。
ロードレイン構造を設けたインターライン転送型ＣＣＤ
イメージセンサの平面模式図を図２に、図２におけるＸ
−Ｘ線に沿う断面図を図３に示す。信号電荷が電子であ
るＮチャネル型の場合について説明するが、Ｐチャネル
型の場合についても同様である。図２において、画素が
２次元的に配列されている。１つの画素には、入射光を
光電変換し、蓄積するホトダイオード部ＰＤと、ホトダ
イオード部ＰＤの各列に対応して所定の間隔もって垂直
ＣＣＤレジスタＶ−ＣＣＤが形成されている。
【０００３】ホトダイオード部ＰＤと垂直ＣＣＤレジス
タＶ−ＣＣＤとの間にはトランスファゲートＴＧが設け
られており、ホトダイオード部ＰＤから垂直ＣＣＤレジ
スタＶ−ＣＣＤへの信号電荷の転送を制御している。ホ
トダイオード部ＰＤ間にはチャネルストップ領域ＣＳが
形成され、信号電荷が混合しないようになっている。ト
ランスファゲートＴＧを除く、ホトダイオード部ＰＤと
垂直ＣＣＤレジスタＶ−ＣＣＤとの間にもチャネルスト
ップ領域ＣＳが形成され、信号電荷がホトダイオード部
ＰＤから垂直ＣＣＤレジスタＶ−ＣＣＤへ漏れないよう
になっている。垂直ＣＣＤレジスタＶ−ＣＣＤの一方の
端部は水平ＣＣＤレジスタＨ−ＣＣＤに接続されてお
り、この水平ＣＣＤレジスタＨ−ＣＣＤの一方の端部は
電荷検出部ＡＭＰに接続されている。図３において、図
２に対応して左側からチャネルストップ領域ＣＳ、ホト
ダイオード部ＰＤ、トランスファゲートＴＧ、垂直ＣＣ
ＤレジスタＶ−ＣＣＤ、チャネルストップ領域ＣＳが配
置されている。シリコン製のＮ型半導体基板１の主面部
にＰウェル２が設けられている。ホトダイオード部ＰＤ
では、Ｐウェル２とＰＮ接合を成し、入射光による信号
電荷を蓄積するＮ型の蓄積領域３が形成されている。こ
の蓄積領域３の表面側を被覆してアクセプタ濃度の濃
い、Ｐ型の表面層４が形成されており、ホトダイオード
部ＰＤのシリコンと酸化シリコン膜１１との界面が空乏
化し、暗電流が増加することを防いでいる。垂直ＣＣＤ
レジスタＶ−ＣＣＤはＮ型の埋込層６を有し、埋込層６
の表面にはゲート酸化膜９を介してリンが濃くドープさ
れたポリシリコン膜の転送電極（そのうちの１つ１０を
図示）とを有する。さらに、Ｎ型半導体基板１とＰウェ
ル２との間にブルーミング防止のために逆バイアスが印
加されているが、その影響を垂直ＣＣＤレジスタＶ−Ｃ
ＣＤの動作に及ぼさせないために、埋込層６の下にはレ
ジスタＰ領域５が形成されている。このレジスタＰ領域
５はＰウェル２中で発生した、スミアや暗電流などの不
要電荷が埋込層６へ流入するのを防止するバリアの働き
もしている。ホトダイオード部ＰＤと対応する垂直ＣＣ
ＤレジスタＶ−ＣＣＤとの間にはトランスファゲートＴ
Ｇが形成されている。トランスファゲートＴＧはＰ型の
しきい値制御のためにボロンがドープされたしきい値制
御領域８を有し、表面にはゲート酸化膜９を介してリン
が濃くドープされたポリシリコン膜のトランスファゲー
ト電極１０ＴＧとを有する。ここで示した例では、垂直
ＣＣＤレジスタＶ−ＣＣＤの転送電極１０がトランスフ
ァゲートＴＧのトランスファゲート電極１０ＴＧを兼ね
ているが、独立に設けることも可能である。ホトダイオ
ード部ＰＤと垂直ＣＣＤレジスタＶ−ＣＣＤとの間には
チャネルストップ領域ＣＳが設けられている。チャネル
ストップ領域ＣＳは表面付近にボロンを濃くドープした
チャネルストップＰ領域７を有する。ホトダイオード部
ＰＤを除く部分はアルミニウムやタングステンなどの金
属の遮光膜１２で被われている。
タＶ−ＣＣＤとの間にはトランスファゲートＴＧが設け
られており、ホトダイオード部ＰＤから垂直ＣＣＤレジ
スタＶ−ＣＣＤへの信号電荷の転送を制御している。ホ
トダイオード部ＰＤ間にはチャネルストップ領域ＣＳが
形成され、信号電荷が混合しないようになっている。ト
ランスファゲートＴＧを除く、ホトダイオード部ＰＤと
垂直ＣＣＤレジスタＶ−ＣＣＤとの間にもチャネルスト
ップ領域ＣＳが形成され、信号電荷がホトダイオード部
ＰＤから垂直ＣＣＤレジスタＶ−ＣＣＤへ漏れないよう
になっている。垂直ＣＣＤレジスタＶ−ＣＣＤの一方の
端部は水平ＣＣＤレジスタＨ−ＣＣＤに接続されてお
り、この水平ＣＣＤレジスタＨ−ＣＣＤの一方の端部は
電荷検出部ＡＭＰに接続されている。図３において、図
２に対応して左側からチャネルストップ領域ＣＳ、ホト
ダイオード部ＰＤ、トランスファゲートＴＧ、垂直ＣＣ
ＤレジスタＶ−ＣＣＤ、チャネルストップ領域ＣＳが配
置されている。シリコン製のＮ型半導体基板１の主面部
にＰウェル２が設けられている。ホトダイオード部ＰＤ
では、Ｐウェル２とＰＮ接合を成し、入射光による信号
電荷を蓄積するＮ型の蓄積領域３が形成されている。こ
の蓄積領域３の表面側を被覆してアクセプタ濃度の濃
い、Ｐ型の表面層４が形成されており、ホトダイオード
部ＰＤのシリコンと酸化シリコン膜１１との界面が空乏
化し、暗電流が増加することを防いでいる。垂直ＣＣＤ
レジスタＶ−ＣＣＤはＮ型の埋込層６を有し、埋込層６
の表面にはゲート酸化膜９を介してリンが濃くドープさ
れたポリシリコン膜の転送電極（そのうちの１つ１０を
図示）とを有する。さらに、Ｎ型半導体基板１とＰウェ
ル２との間にブルーミング防止のために逆バイアスが印
加されているが、その影響を垂直ＣＣＤレジスタＶ−Ｃ
ＣＤの動作に及ぼさせないために、埋込層６の下にはレ
ジスタＰ領域５が形成されている。このレジスタＰ領域
５はＰウェル２中で発生した、スミアや暗電流などの不
要電荷が埋込層６へ流入するのを防止するバリアの働き
もしている。ホトダイオード部ＰＤと対応する垂直ＣＣ
ＤレジスタＶ−ＣＣＤとの間にはトランスファゲートＴ
Ｇが形成されている。トランスファゲートＴＧはＰ型の
しきい値制御のためにボロンがドープされたしきい値制
御領域８を有し、表面にはゲート酸化膜９を介してリン
が濃くドープされたポリシリコン膜のトランスファゲー
ト電極１０ＴＧとを有する。ここで示した例では、垂直
ＣＣＤレジスタＶ−ＣＣＤの転送電極１０がトランスフ
ァゲートＴＧのトランスファゲート電極１０ＴＧを兼ね
ているが、独立に設けることも可能である。ホトダイオ
ード部ＰＤと垂直ＣＣＤレジスタＶ−ＣＣＤとの間には
チャネルストップ領域ＣＳが設けられている。チャネル
ストップ領域ＣＳは表面付近にボロンを濃くドープした
チャネルストップＰ領域７を有する。ホトダイオード部
ＰＤを除く部分はアルミニウムやタングステンなどの金
属の遮光膜１２で被われている。
【０００４】この固体撮像装置はホトダイオード部１に
入射光量に応じて蓄積した信号電荷を、トランスファゲ
ートＴＧを介してそれぞれ対応する垂直ＣＣＤレジスタ
Ｖ−ＣＣＤへ転送する。垂直ＣＣＤレジスタＶ−ＣＣＤ
へ信号電荷を転送した後、トランスファゲートＴＧが閉
じられ、ホトダイオード部ＰＤは次の周期の信号電荷を
蓄積する。
入射光量に応じて蓄積した信号電荷を、トランスファゲ
ートＴＧを介してそれぞれ対応する垂直ＣＣＤレジスタ
Ｖ−ＣＣＤへ転送する。垂直ＣＣＤレジスタＶ−ＣＣＤ
へ信号電荷を転送した後、トランスファゲートＴＧが閉
じられ、ホトダイオード部ＰＤは次の周期の信号電荷を
蓄積する。
【０００５】他方、垂直ＣＣＤレジスタＶ−ＣＣＤへ転
送された信号電荷は並列に垂直方向に転送され、各垂直
ＣＣＤレジスタＶ−ＣＣＤの一水平ライン毎に、水平Ｃ
ＣＤレジスタＨ−ＣＣＤに転送される。水平ＣＣＤレジ
スタＨ−ＣＣＤへ送られた電荷は次に垂直ＣＣＤレジス
タＶ−ＣＣＤから信号電荷が転送されて来る前に水平方
向に信号電荷を転送し、電荷検出部ＡＭＰから信号とし
て外部に取り出される。
送された信号電荷は並列に垂直方向に転送され、各垂直
ＣＣＤレジスタＶ−ＣＣＤの一水平ライン毎に、水平Ｃ
ＣＤレジスタＨ−ＣＣＤに転送される。水平ＣＣＤレジ
スタＨ−ＣＣＤへ送られた電荷は次に垂直ＣＣＤレジス
タＶ−ＣＣＤから信号電荷が転送されて来る前に水平方
向に信号電荷を転送し、電荷検出部ＡＭＰから信号とし
て外部に取り出される。
【０００６】
【発明が解決しようとする課題】ＣＣＤイメージセンサ
においては解像度向上のための画素数の増加や小型化の
ためのイメージエリアの縮小により、画素サイズを小さ
くする必要がある。この際、トランスファゲートＴＧの
チャネル長をはじめとした平面的な長さを縮小してい
る。しかし、ホトダイオード部ＰＤにおいては、光のシ
リコン中での吸収長という縮小できない物理定数が関与
しているので、分光感度を維持するため、深さ方向の構
造は縮小できない。このため、トランスファゲートＴＧ
のチャネル長の縮小は通常のＭＯＳＦＥＴのスケーリン
グ則では律しきれず、困難なものである。すなわち、ソ
ースにあたる蓄積領域３の接合深さが深いことと、Ｐ型
の表面層４が設けられているため、チャネル長が長いと
きにはシリコンと酸化シリコン膜との界面すなわちしき
い値制御領域８とゲート酸化膜９との界面を電荷が流れ
る表面チャネルモードであり低読出し電圧が実現できる
が、チャネル長が短くなってくると電荷読出しが行なわ
れるチャネルは基板内部に移動し表面チャネルモードが
困難になり、このチャネル電位ψのトランスファゲート
電極の電圧ＶTGによる変調度Δψ／ΔＶTGが低下し、蓄
積領域３を完全に空乏化するように信号電荷を読み出す
ために、トランスファゲートＴＧの表面チャネルのチャ
ネル電位を大きくする。すなわち、トランスファゲート
電極１０ＴＧに印加する電圧が大きくなるという欠点が
あった。
においては解像度向上のための画素数の増加や小型化の
ためのイメージエリアの縮小により、画素サイズを小さ
くする必要がある。この際、トランスファゲートＴＧの
チャネル長をはじめとした平面的な長さを縮小してい
る。しかし、ホトダイオード部ＰＤにおいては、光のシ
リコン中での吸収長という縮小できない物理定数が関与
しているので、分光感度を維持するため、深さ方向の構
造は縮小できない。このため、トランスファゲートＴＧ
のチャネル長の縮小は通常のＭＯＳＦＥＴのスケーリン
グ則では律しきれず、困難なものである。すなわち、ソ
ースにあたる蓄積領域３の接合深さが深いことと、Ｐ型
の表面層４が設けられているため、チャネル長が長いと
きにはシリコンと酸化シリコン膜との界面すなわちしき
い値制御領域８とゲート酸化膜９との界面を電荷が流れ
る表面チャネルモードであり低読出し電圧が実現できる
が、チャネル長が短くなってくると電荷読出しが行なわ
れるチャネルは基板内部に移動し表面チャネルモードが
困難になり、このチャネル電位ψのトランスファゲート
電極の電圧ＶTGによる変調度Δψ／ΔＶTGが低下し、蓄
積領域３を完全に空乏化するように信号電荷を読み出す
ために、トランスファゲートＴＧの表面チャネルのチャ
ネル電位を大きくする。すなわち、トランスファゲート
電極１０ＴＧに印加する電圧が大きくなるという欠点が
あった。
【０００７】また、バルクパンチスルーが蓄積領域３と
埋込層６との間に起こるようになる。
埋込層６との間に起こるようになる。
【０００８】尾崎等は、１９９３年のＣＣＤとイメージ
センサーに関するワークショップ、アイイーイーイー・
ワークショップ・オン・チャージ・カップルド・デバイ
ス・アンド・アドバンスト・イメージ・センサーズ（Ｉ
ＥＥＥ Ｗｏｒｋｓｈｏｐｏｎ Ｃｈａｒｇｅ Ｃｏｕ
ｐｌｅｄ Ｄｅｖｉｃｅｓ ａｎｄ Ａｄｖａｎｃｅｄ
Ｉｍａｇｅ Ｓｅｎｓｏｒｓ）の「高精細度テレビジ
ョン用インターライン転送型ＣＣＤのためのパンチスル
ー読み出し法による高密度画素構造、ア・ハイ・パッキ
ング・デンシティ・ピクセル・ウィズ・パンチスルー・
リード−アウト・メソッド・フォー・アン・ＨＤＴＶ・
インター・ライン−ＣＣＤ（Ａ ＨＩＧＨ ＰＡＣＫＩ
ＮＧ ＤＥＮＳＩＴＹ ＰＩＸＥＬ ＷＩＴＨ ＰＵＮ
ＣＨＴＨＲＯＵＧＨ ＲＥＡＤ−ＯＵＴ ＭＥＴＨＯＤ
ＦＯＲ ＡＮ ＨＤＴＶ ＩＮＴＥＲ ＬＩＮＥ−Ｃ
ＣＤ）」において、トランスファゲートのバルクパンチ
スルーを積極的に利用することを提案している。また、
特開平５−８２７７０号公報の図３に示された例におい
て、トランスファゲートのバルク中をパンチスルーによ
って電荷を流させることが示されている。前述の尾崎等
の例ではトランスファゲートの半導体基板領域の不純物
分布に特に工夫は示されていない。特開平５−８２７７
０号公報の図３の例では、トランスファゲートの半導体
基板領域は表面側からＰ+ ，Ｐ，Ｐ- ，Ｐ--と図示され
ており、表面から深さ方向に単調にアクセプタ濃度が減
少している。
センサーに関するワークショップ、アイイーイーイー・
ワークショップ・オン・チャージ・カップルド・デバイ
ス・アンド・アドバンスト・イメージ・センサーズ（Ｉ
ＥＥＥ Ｗｏｒｋｓｈｏｐｏｎ Ｃｈａｒｇｅ Ｃｏｕ
ｐｌｅｄ Ｄｅｖｉｃｅｓ ａｎｄ Ａｄｖａｎｃｅｄ
Ｉｍａｇｅ Ｓｅｎｓｏｒｓ）の「高精細度テレビジ
ョン用インターライン転送型ＣＣＤのためのパンチスル
ー読み出し法による高密度画素構造、ア・ハイ・パッキ
ング・デンシティ・ピクセル・ウィズ・パンチスルー・
リード−アウト・メソッド・フォー・アン・ＨＤＴＶ・
インター・ライン−ＣＣＤ（Ａ ＨＩＧＨ ＰＡＣＫＩ
ＮＧ ＤＥＮＳＩＴＹ ＰＩＸＥＬ ＷＩＴＨ ＰＵＮ
ＣＨＴＨＲＯＵＧＨ ＲＥＡＤ−ＯＵＴ ＭＥＴＨＯＤ
ＦＯＲ ＡＮ ＨＤＴＶ ＩＮＴＥＲ ＬＩＮＥ−Ｃ
ＣＤ）」において、トランスファゲートのバルクパンチ
スルーを積極的に利用することを提案している。また、
特開平５−８２７７０号公報の図３に示された例におい
て、トランスファゲートのバルク中をパンチスルーによ
って電荷を流させることが示されている。前述の尾崎等
の例ではトランスファゲートの半導体基板領域の不純物
分布に特に工夫は示されていない。特開平５−８２７７
０号公報の図３の例では、トランスファゲートの半導体
基板領域は表面側からＰ+ ，Ｐ，Ｐ- ，Ｐ--と図示され
ており、表面から深さ方向に単調にアクセプタ濃度が減
少している。
【０００９】これらは基板内部で起こるパンチスルーを
利用するものであるため、トランスファゲート電極電圧
による制御が困難であることは否めず、また必ずしも読
出し電圧を十分に低くできない。
利用するものであるため、トランスファゲート電極電圧
による制御が困難であることは否めず、また必ずしも読
出し電圧を十分に低くできない。
【００１０】本発明はトランスファゲートの領域の不純
物分布に工夫を施すことによってトランスファゲートの
バルクチャネルでの読み出しを容易にし、チャネル長を
短くでき、かつ、転送電極に印加する電圧を小さくでき
る固体撮像装置を提供することを目的とする。
物分布に工夫を施すことによってトランスファゲートの
バルクチャネルでの読み出しを容易にし、チャネル長を
短くでき、かつ、転送電極に印加する電圧を小さくでき
る固体撮像装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の固体撮像装置
は、半導体基板の表面部の第１導電型領域に設けられた
第２導電型の蓄積領域および前記蓄積領域の表面部に形
成された第１導電型の表面層とを有するホトダイオード
部と、前記第１導電型領域の表面部に前記蓄積領域と所
定の間隔をもって配置された第２導電型の埋込層および
前記埋込層と交差する複数の転送電極を含む垂直ＣＣＤ
レジスタと、前記蓄積領域と前記埋込層とで挟まれた半
導体基板領域の表面をゲート絶縁膜を介して被覆するト
ランスファゲート電極を含むトランスファゲートとを有
する固体撮像装置において、表面付近のバルクパンチス
ルーを積極的に利用するものである。これは、例えばト
ランスファゲートの半導体基板領域の表面付近に設けた
第２導電型のチャネル制御領域を設けて、信号電荷の読
み出しをこのチャネル制御領域中のバルク経由で行うこ
とによって達成される。
は、半導体基板の表面部の第１導電型領域に設けられた
第２導電型の蓄積領域および前記蓄積領域の表面部に形
成された第１導電型の表面層とを有するホトダイオード
部と、前記第１導電型領域の表面部に前記蓄積領域と所
定の間隔をもって配置された第２導電型の埋込層および
前記埋込層と交差する複数の転送電極を含む垂直ＣＣＤ
レジスタと、前記蓄積領域と前記埋込層とで挟まれた半
導体基板領域の表面をゲート絶縁膜を介して被覆するト
ランスファゲート電極を含むトランスファゲートとを有
する固体撮像装置において、表面付近のバルクパンチス
ルーを積極的に利用するものである。これは、例えばト
ランスファゲートの半導体基板領域の表面付近に設けた
第２導電型のチャネル制御領域を設けて、信号電荷の読
み出しをこのチャネル制御領域中のバルク経由で行うこ
とによって達成される。
【００１２】
【作用】トランスファゲートの半導体基板領域の第２導
電型のチャネル制御領域の内部に、パンチスルーの効
果、およびトランスファゲート電極から直接チャネル制
御領域に向かう電界の効果により電荷転送の経路が形成
されやすくなり安定した電荷の読出しを実現することが
できる。また、このチャネル制御領域を表面付近に設け
ることにより、トランスファゲート電極から伸びる電界
の効果を強め、トランスファゲート電極に印加する電圧
ＶTGに対するチャネル電位ψの変調度（Δψ／ΔＶTG）
を高くすることができる。これらの結果、蓄積領域から
埋込層への電荷転送を行うためにトランスファゲート電
極に印加する電圧を、小さくすることができる。
電型のチャネル制御領域の内部に、パンチスルーの効
果、およびトランスファゲート電極から直接チャネル制
御領域に向かう電界の効果により電荷転送の経路が形成
されやすくなり安定した電荷の読出しを実現することが
できる。また、このチャネル制御領域を表面付近に設け
ることにより、トランスファゲート電極から伸びる電界
の効果を強め、トランスファゲート電極に印加する電圧
ＶTGに対するチャネル電位ψの変調度（Δψ／ΔＶTG）
を高くすることができる。これらの結果、蓄積領域から
埋込層への電荷転送を行うためにトランスファゲート電
極に印加する電圧を、小さくすることができる。
【００１３】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１４】本発明の一実施例の固体撮像装置の模式的
平面図は図２と同じである。図２におけるＸ−Ｘ線に沿
う断面図を図１に示す。
平面図は図２と同じである。図２におけるＸ−Ｘ線に沿
う断面図を図１に示す。
【００１５】この実施例は、シリコンからなるＮ型半導
体基板１の表面部のＰウェル２に設けられたＮ型の蓄積
領域３および蓄積領域３の表面部に形成されたＰ型の表
面層４を有するホトダイオード部ＰＤと、Ｐウェル２の
表面部に蓄積領域３と所定の間隔をもって配置されたＮ
型の埋込層６および埋込層６と交差する複数の転送電極
（そのうちの１つ１０を図示）を含む垂直ＣＣＤレジス
タＶ−ＣＣＤと、蓄積領域３と埋込層６とで挟まれた半
導体基板領域の表面をゲート酸化膜９を介して被覆する
トランスファゲート電極（転送電極１０の張り出し部１
０ＴＧ）を含むトランスファゲートＴＧとを有する固体
撮像装置において、トランスファゲートＴＧの半導体基
板領域の表面部にＮ- 型のチャネル制御領域１３が設け
られているというものである。すなわち、従来例におけ
るしきい値制御領域８（通常はＰウェル２より高濃度の
Ｐ型）の代りにＮ- 型のチャネル制御領域１３を設けた
もので、その他は同じである。
体基板１の表面部のＰウェル２に設けられたＮ型の蓄積
領域３および蓄積領域３の表面部に形成されたＰ型の表
面層４を有するホトダイオード部ＰＤと、Ｐウェル２の
表面部に蓄積領域３と所定の間隔をもって配置されたＮ
型の埋込層６および埋込層６と交差する複数の転送電極
（そのうちの１つ１０を図示）を含む垂直ＣＣＤレジス
タＶ−ＣＣＤと、蓄積領域３と埋込層６とで挟まれた半
導体基板領域の表面をゲート酸化膜９を介して被覆する
トランスファゲート電極（転送電極１０の張り出し部１
０ＴＧ）を含むトランスファゲートＴＧとを有する固体
撮像装置において、トランスファゲートＴＧの半導体基
板領域の表面部にＮ- 型のチャネル制御領域１３が設け
られているというものである。すなわち、従来例におけ
るしきい値制御領域８（通常はＰウェル２より高濃度の
Ｐ型）の代りにＮ- 型のチャネル制御領域１３を設けた
もので、その他は同じである。
【００１６】チャネルストップ領域（７）は接地され、
Ｎ型半導体基板１には正電圧が印加される。垂直ＣＣＤ
レジスタＶ−ＣＣＤ内で信号電荷を転送する場合、転送
電極１０等に印加される駆動パルスは接地電位から負へ
振れるパルスであり、埋込層６は正電位（例えば３〜１
０Ｖ程度）にバイアスされる。蓄積領域３の電位は正電
位（例えば５〜１０Ｖ程度）になる。トランスファゲー
トＴＧを構成するＭＯＳＦＥＴのしきい値Ｖthは蓄積領
域３の電位の関数であり、蓄積領域３の電位が接地電位
のときのしきい値Ｖth（０）より大きくなる。Ｖ
th（０）が負のデプレッション型であってもエンハンス
メント状態で動作させることができる。Ｖthが最も小さ
くなるのは、縦型オーバフロードレイン構造がオンにな
るときであるからＶth（ＶOFD ）＞０であれば、蓄積領
域３に電荷を蓄積することができる。ここでＶOFD は縦
型オーバフロードレイン構造のしきい値である。チャネ
ル制御領域１３の深さおよび濃度はＶth（ＶOFD ）＞０
を満足する範囲内で適宜に設定することができる。
Ｎ型半導体基板１には正電圧が印加される。垂直ＣＣＤ
レジスタＶ−ＣＣＤ内で信号電荷を転送する場合、転送
電極１０等に印加される駆動パルスは接地電位から負へ
振れるパルスであり、埋込層６は正電位（例えば３〜１
０Ｖ程度）にバイアスされる。蓄積領域３の電位は正電
位（例えば５〜１０Ｖ程度）になる。トランスファゲー
トＴＧを構成するＭＯＳＦＥＴのしきい値Ｖthは蓄積領
域３の電位の関数であり、蓄積領域３の電位が接地電位
のときのしきい値Ｖth（０）より大きくなる。Ｖ
th（０）が負のデプレッション型であってもエンハンス
メント状態で動作させることができる。Ｖthが最も小さ
くなるのは、縦型オーバフロードレイン構造がオンにな
るときであるからＶth（ＶOFD ）＞０であれば、蓄積領
域３に電荷を蓄積することができる。ここでＶOFD は縦
型オーバフロードレイン構造のしきい値である。チャネ
ル制御領域１３の深さおよび濃度はＶth（ＶOFD ）＞０
を満足する範囲内で適宜に設定することができる。
【００１７】蓄積領域３から埋込層６への電荷の転送
（読出し）は、Ｎ- 型のチャネル制御領域１３の内部の
バルクを経由する。電荷読出しのチャネルが形成される
要因は、トランスファゲート電極１０ＴＧに電荷読出し
のための電圧を印加している状態において、埋込層６の
電位が上昇する事によるパンチスルーの効果、およびＭ
ＯＳ構造を形成しているトランスファゲートＴＧにおけ
る、トランスファゲート電極１０ＴＧからＮ- 型のチャ
ネル制御領域１３に向かう電界の効果の二つである。
（読出し）は、Ｎ- 型のチャネル制御領域１３の内部の
バルクを経由する。電荷読出しのチャネルが形成される
要因は、トランスファゲート電極１０ＴＧに電荷読出し
のための電圧を印加している状態において、埋込層６の
電位が上昇する事によるパンチスルーの効果、およびＭ
ＯＳ構造を形成しているトランスファゲートＴＧにおけ
る、トランスファゲート電極１０ＴＧからＮ- 型のチャ
ネル制御領域１３に向かう電界の効果の二つである。
【００１８】チャネル制御領域１３を設けることによっ
て、電荷読出しのチャネルが安定する。また、チャネル
制御領域１３は表面付近に設けられていることにより、
トランスファゲート電極１０ＴＧに印加する電圧ＶTGに
対する電荷読出しのチャネルの電位ψの変調度（Δψ／
ΔψＶTG）を高くすることができる。これらの結果、蓄
積領域３から埋込層６への電荷の読出しを行うためにト
ランスファゲート電極ＶTGに印加する電圧を、小さくす
ることができる。言い替えると、必要な読出し電圧を確
保するのに必要なトランスファゲートのゲート長を短縮
できるので、ホトダイオードおよびまたは垂直ＣＣＤレ
ジスタの面積を拡大でき感度や飽和信号量の向上が可能
となる。
て、電荷読出しのチャネルが安定する。また、チャネル
制御領域１３は表面付近に設けられていることにより、
トランスファゲート電極１０ＴＧに印加する電圧ＶTGに
対する電荷読出しのチャネルの電位ψの変調度（Δψ／
ΔψＶTG）を高くすることができる。これらの結果、蓄
積領域３から埋込層６への電荷の読出しを行うためにト
ランスファゲート電極ＶTGに印加する電圧を、小さくす
ることができる。言い替えると、必要な読出し電圧を確
保するのに必要なトランスファゲートのゲート長を短縮
できるので、ホトダイオードおよびまたは垂直ＣＣＤレ
ジスタの面積を拡大でき感度や飽和信号量の向上が可能
となる。
【００１９】以上の説明では、ブルーミングを防止する
ための縦型オーバフロードレイン構造を採用している
が、同構造を採用せず、Ｎ型半導体基板１の主面部にＰ
ウェルを設ける替りにＰ型半導体基板を用いた場合にお
いても、本発明の効果は同様である。
ための縦型オーバフロードレイン構造を採用している
が、同構造を採用せず、Ｎ型半導体基板１の主面部にＰ
ウェルを設ける替りにＰ型半導体基板を用いた場合にお
いても、本発明の効果は同様である。
【００２０】また、以上の説明では、インターライン転
送型ＣＣＤイメージセンサについて説明をしたが、画素
構造が同じであるフレームインターライン転送型ＣＣＤ
イメージセンサにおいても同様の効果が得られる。
送型ＣＣＤイメージセンサについて説明をしたが、画素
構造が同じであるフレームインターライン転送型ＣＣＤ
イメージセンサにおいても同様の効果が得られる。
【００２１】
【発明の効果】以上説明したように本発明は、トランス
ファゲートの半導体基板領域の表面部に第２導電型のチ
ャネル制御領域を有しているので、蓄積領域から埋込層
への電荷読出しのチャネルが半導体基板の表面よりに出
来やするくなるので読出し電圧の低減もしくはトランス
ファゲートのゲート長の短縮が可能となる。
ファゲートの半導体基板領域の表面部に第２導電型のチ
ャネル制御領域を有しているので、蓄積領域から埋込層
への電荷読出しのチャネルが半導体基板の表面よりに出
来やするくなるので読出し電圧の低減もしくはトランス
ファゲートのゲート長の短縮が可能となる。
【図１】本発明の一実施例の固体撮像装置の主要部を示
す断面図である。
す断面図である。
【図２】固体撮像装置を概略的に示す模式的平面図であ
る。
る。
【図３】従来の固体撮像装置の主要部を示す断面図であ
る。
る。
１ Ｎ型半導体基板 ２ Ｐウェル ３ 蓄積領域 ４ 表面層 ５ レジスタＰ領域 ６ 埋込層 ７ チャネルストップＰ領域 ８ しきい値制御領域 ９ ゲート酸化膜 １０ 転送電極 １０ＴＧ トランスファゲート電極 １１ 酸化シリコン膜 １２ 遮光膜 １３ チャネル制御領域
Claims (4)
- 【請求項１】半導体基板の表面部の第１導電型領域に設
けられた第２導電型の蓄積領域および前記蓄積領域の表
面部に形成された第１導電型の表面層を有するホトダイ
オード部と、前記第１導電型領域の表面部に前記蓄積領
域と所定の間隔をもって配置された第２導電型の埋込層
および前記埋込層と交差する複数の転送電極を含む垂直
ＣＣＤレジスタと、前記蓄積領域と前記埋込層とで挟ま
れた半導体基板領域の表面をゲート絶縁膜を介して被覆
するトランスファゲート電極を含むトランスファゲート
とを有し、信号電荷が前記蓄積領域から前記埋込層へト
ランスファゲートを介して基板表面付近でおこるパンチ
スルーの効果によって読出されることを特徴とする固体
撮像装置。 - 【請求項２】半導体基板の表面部の第１導電型領域に設
けられた第２導電型の蓄積領域および前記蓄積領域の表
面部に形成された第１導電型の表面層を有するホトダイ
オード部と、前記第１導電型領域の表面部に前記蓄積領
域と所定の間隔をもって配置された第２導電型の埋込層
および前記埋込層と交差する複数の転送電極を含む垂直
ＣＣＤレジスタと、前記蓄積領域と前記埋込層とで挟ま
れた半導体基板領域の表面をゲート絶縁膜を介して被覆
するトランスファゲート電極を含むトランスファゲート
とを有し、信号電荷が前記蓄積領域から前記埋込層へト
ランスファゲートを介してパンチスルーにより読出され
る固体撮像装置において、前記トランスファゲートの半
導体基板領域の表面に前記蓄積領域から前記埋込層への
信号電荷の読出しの経路を表面付近のバルク経由で行う
ための第２導電型のチャネル制御領域が設けられている
ことを特徴とする固体撮像装置。 - 【請求項３】半導体基板の表面部の第１導電型領域に設
けられた第２導電型の蓄積領域および前記蓄積領域の表
面部に形成された第１導電型の表面層を有するホトダイ
オード部と、前記第１導電型領域の表面部に前記蓄積領
域と所定の間隔をもって配置された第２導電型の埋込層
および前記埋込層と交差する複数の転送電極を含む垂直
ＣＣＤレジスタと、前記蓄積領域と前記埋込層とで挟ま
れた半導体基板領域の表面をゲート絶縁膜を介して被覆
するトランスファゲート電極を含むトランスファゲート
とを有し、信号電荷が前記蓄積領域から前記埋込層へト
ランスファゲートを介してパンチスルーにより読出され
る固体撮像装置において、前記トランスファゲートの半
導体基板領域の表面に第２導電型のチャネル制御領域が
設けられており、トランスファゲート電極に電荷読み出
しのための電圧を印加している状態下で埋込層の電位が
上昇することによるパンチスルーの効果、およびＭＯＳ
構造を形成しているトランスファゲートにおけるトラン
スファゲート電極からＮ-型のチャネル制御領域に向か
う電界の効果によって前記第２導電型のチャネル制御領
域に電荷読み出しを表面付近のバルク経由で行うための
チャネルが形成されることを特徴とする固体撮像装置。 - 【請求項４】蓄積領域の底部が埋込層の底部より半導体
基板の表面から離れている請求項１〜３のいずれかに記
載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079288A JP3087718B2 (ja) | 1998-03-26 | 1998-03-26 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079288A JP3087718B2 (ja) | 1998-03-26 | 1998-03-26 | 固体撮像装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176388A Division JP3062010B2 (ja) | 1994-07-28 | 1994-07-28 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313109A true JPH10313109A (ja) | 1998-11-24 |
| JP3087718B2 JP3087718B2 (ja) | 2000-09-11 |
Family
ID=13685686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10079288A Expired - Fee Related JP3087718B2 (ja) | 1998-03-26 | 1998-03-26 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087718B2 (ja) |
-
1998
- 1998-03-26 JP JP10079288A patent/JP3087718B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087718B2 (ja) | 2000-09-11 |
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