JPH10307612A - 複数のプロセッサを有するプログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】主、副プロセッサの命令を混在形態とし処理が
短いＰＣを提供する。 【解決手段】 ユーザプログラムを主プロセッサ１と副
プロセッサ２の処理命令を混在形態に演算回路３０でコ
ンパイルし、格納する記憶部６Ｂと、この記憶部６Ｂに
格納されたプログラムを主プロセッサ１及び副プロセッ
サ２が共に同時に演算させ、主プロセッサ１が演算中は
副プロセッサ２に対してＮＯＰ命令を供給し、主プロセ
ッサ１が副プロセッサ２が処理する命令をフェッチした
場合にはＷＡＩＴ状態となり、この状態で副プロセッサ
２はシーケンスプログラム記憶部６Ｂのプログラムを直
接に読み出し実行するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
を有するプログラマブルコントローラ（以下、ＰＣとい
う）に係り、シーケンス演算を行うＰＣにおいて複数の
プロセッサ間の処理の引き渡し方式に関するものであ
る。

【０００２】

【従来の技術】従来技術では、詳細な説明を省略する
が、ＰＣにおいては、主プロセッサ一台を用いるシステ
ムが採用されたが、処理の間に周辺機器との信号交換を
しなければならないので、処理速度に当然問題が生じ
た。そこで、主プロセッサと副プロセッサの複数方式が
採用されたが、主プロセッサと副プロセッサ間の処理の
引き渡しについて、種々の問題を生じ、多くの提案がな
されていた。

【０００３】ここで、従来技術における複数のプロセッ
サを有し、シーケンス演算に用いられる応用命令の多い
ＰＣでのシーケンスプログラムについて説明する。図５
は従来技術における複数のプロセッサを有するＰＣのブ
ロック図である。図示する如く、主プロセッサ１と副プ
ロセッサ２は、バス４０で接続されている。副プロセッ
サ２のシステムプログラムは記憶部３、ユーザプログラ
ムは記憶部６Ａ、Ｉ／Ｏデータは記憶部７にそれぞれ格
納される。

【０００４】前記記憶部３はバス４０、記憶部６Ａおよ
び記憶部７はバス４３により、それぞれ主プロセッサ１
と接続されている。前記主プロセッサ１と前記副プロセ
ッサ２の演算分担は、ここでは接点、コイル等のビット
演算の基本命令を主プロセッサ、その他の応用命令、算
術命令を副プロセッサが行うこととなっている。

【０００５】図６ないし図８を参照して、従来の図５の
ＰＣにおける処理の複数プロセッサの引き渡し方式を説
明する。ここで、用いられる略称命令について説明す
る。ＪＳＲ：Ｊｕｍｐ Ｓｕｂ Ｒｏｕｔｉｎｅ，ＬＢ
Ｌ：ラベル，ＪＭＰ：Ｊｕｍｐ，ＮＯＰ：Ｎｏ Ｏｐｅ
ｒａｔｉｏｎである。図６は、ユーザが周辺装置を用い
て作成したラダープログラムの部分図、図７は従来方式
におけるユーザプログラム図、図８は従来方式における
システムプログラム図である。

【０００６】まず、図６に示すユーザが周辺装置を用い
た作成したラダープログラムを説明する。ステッブｎに
おいて、接点Ｘ０が閉じると、ステッブｎ＋１において
Ｙ０が出力される。ステッブｎ＋１においてＹ０が出力
されると、ステッブｎ＋２で接点Ｙ０が閉じる。ステッ
ブｎ＋２で接点Ｙ０が閉じると、ステッブｎ＋３で応用
命令が出力される。この場合の応用命令はＣＡＬＬ Ｌ
ＢＬ１である。次いで、ステッブｎ＋４で接点Ｘ１が閉
じ、ステッブｎ＋５でＹ１が出力される。

【０００７】このラダープログラムは、このままでは主
プロセッサ１に実行させることができないので、図７に
示されるような主プロセッサ１が実行可能な命令フォー
マットに変換されて記憶部６Ａに格納される。図７は、
図示太矢印に示す如く、ステッブｎからステッブｎ＋１
までの接点Ｘ０の閉からまでＹ１の出力まで行われるよ
うになっている。ラダープログラム内の応用命令は、一
般的にサブルーチンの形態をとり、実際の処理において
は応用命令マクロとしてシステムプログラム記憶部３に
格納されている。

【０００８】図８に示されるシステムプログラムについ
て説明する。図示する如く、主プロセッサ１内の仮想メ
モリ１４に記憶されているシステムプログラムエリアに
は、システムプログラムのシーケンス演算に利用される
部分を記述したものであり、すなわち、ジャンプ命令が
格納されている。ここで、主プロセッサ１が起動される
と、図７のユーザプログラムのステツプｎから実行が開
始される。ステツプｎ＋３で応用命令ＣＡＬＬ ＬＢＬ
１を実行する。前記ＣＡＬＬの内容をエントリアドレ
ス、ＬＢＬ１が表しているが、ジヤンプ先アドレスがす
りかわり、ＷＡＩＴ状態となる。

【０００９】一方、副プロセッサ２は、主プロセッサ１
内の仮想メモリ１４に割付けられた特定アドレスのＬＢ
Ｌ命令、ＪＭＰ ＬＢＬの命令を実行する。すなわち、
バス４０を介してアクセスすることにより、アドレスの
デコード部１３からのデコード結果により、データバス
セレクタ部１２により仮想メモリ１４が選択され、仮想
メモリ１４内のＪＭＰ ＬＢＬの命令を実行することに
より、ループ処理が行われている。

【００１０】前記の如く、主プロセッサ１がＷＡＩＴ状
態となると、フェッチ信号を出力する。このフェッチ信
号は主プロセッサ１内の演算回路３０より仮想メモリ１
４におくられ、ＪＭＰ ＬＢＬがＬＢＬ１に代わる。前
記ＬＢＬ１になると、主プロセッサ１内の仮想メモリ１
４からシステムプログラムエリア内のジャンプテーブル
へのジャンプし、ＪＭＰ ＬＢＬＢとなる。

【００１１】さらに当該ジャンプテーブルに格納されて
いるジャンプ命令を実行することにより、目的とする応
用命令マクロの先頭へジャンプし、応用マクロの実行を
開始する。応用マクロ命令が完了すると、再びＪＭＰ
ＬＢＬに戻り、副プロセッサ２のループ処理が行われ
る。前記応用命令マクロの実行終了時は、主プロセッサ
１の仮想メモリ１４に記憶されているジャンプ命令を実
行されると、前記主プロセッサ１のＷＡＩＴ状態が解除
され、フェッチ信号が出力しなくなり、シーケンスプロ
グラムの次の命令実行を開始する。この動作をシーケン
スプログラムの最後まで、図示ではｎ＋５まで実行して
１スキャンニングが終了する。

【００１２】

【発明が解決しようとする課題】複数のプロセッサを有
するＰＣについては、上記説明した如く、副プロセッサ
が応用命令マクロを実行するまでに、主プロセッサの仮
想メモリからシステムプログラムエリア内のジャンプテ
ーブルへのジャンプ命令およびシステムプログラムエリ
ア内のジャンプテーブルから応用命令マクロの先頭への
ジャンプ命令の最低２回実行する必要がある。そのた
め、応用命令処理に移行するためのオーバヘッド分が大
きくなる。前記応用命令が多数存在するシーケンスプロ
グラムではオーバヘッド分だけでも数ｍｓの時間を要す
ることがある。そのため、ＰＣのユーザプログラム全体
の実行時間が長くなってしまうという問題点がある。

【００１３】本発明は、かかる従来の問題点を解決する
ためになされたもので、複数のプロセッサが実装された
ＰＣにおいて、シーケンスプログラム記憶部に主プロセ
ッサおよび副プロセッサ両方の実行命令が混在した形態
で格納されることにより、主プロセッサから副プロセッ
サへの演算引き渡し時間を短縮し、さらに、高速に応用
命令を処理するＰＣを提供することをその目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る複数のプロセッサを有するプログラマ
ブルコントローラの構成は、外部機器より信号を取り込
む入力部と、外部負荷を駆動する出力部と、周辺装置を
接続するためのＩ／Ｆ部と、当該周辺装置で作成された
ユーザプログラムを記憶するユーザプログラム記憶部
と、当該記憶部に記憶された制御プログラムに従い、演
算を行う中央演算処理部と、当該中央演算処理部の演算
結果を記憶するデータ記憶部と、上記各部を制御するシ
ステムプログラムを記憶するシステムプログラム記憶部
で構成され、前記中央演算処理部内にシーケンスプログ
ラムを実行する主プロセッサと、当該主プロセッサの実
行しない命令を処理する副プロセッサとを具備したプロ
グラマブルコントローラにおいて、前記ユーザプログラ
ム記憶部に格納されたプログラムを主プロセッサおよび
副プロセッサの実行命令を混在形態にコンパイルするコ
ンパイル部と、前記コンパイルした混在形態のプログラ
ムを格納するシーケンスプログラム記憶部を具備したこ
とを特徴とするものである。

【００１５】前記記載のプログラマブルコントローラに
おいて、前記主プロセッサと副プロセッサが前記シーケ
ンスプログラム記憶部上を同時に演算開始し、前記主プ
ロセッサが演算処理中には、当該主プロセッサが当該副
プロセッサへＮＯＰ命令を供給し、前記ＮＯＰ命令を前
記副プロセッサが実行し続けるようにし、前記副プロセ
ッサの処理命令を前記主プロセッサがフェッチした場合
は当該主プロセッサの演算を停止し、前記副プロセッサ
が前記主プロセッサ内のプログラムカウンタの停止アド
レスと同一アドレスのプログラムをシーケンスプログラ
ム記憶部から直接読み出せるようにしたことを特徴とす
るものである。

【００１６】

【発明の実施の形態】以下、本発明に係る複数のプロセ
ッサを有するＰＣの一実施形態を図１ないし図４を参照
して説明する。図１は、本発明の一実施形態に係るＰＣ
の構成図である。図１に示す如く、ＰＣ１００は、論理
処理、各部の制御を行う中央演算処理部５０と、当該中
央演算処理部５０の制御する内容・手順を記憶したシス
テムプログラム記憶部３と、ユーザプログラムを格納し
書き換え可能なユーザプログラム記憶部６Ａと、前記中
央演算処理部５０の演算結果等を記憶する書き換え可能
なデータ記憶部７と、外部機器より信号を取り込む入力
部６０と、外部負荷を駆動する出力部７０と、上記ユー
ザプログラムをコンパイルして作成したシーケンスプロ
グラムを記憶するシーケンスプログラム記憶部６Ｂとを
具備している。

【００１７】ユーザが周辺装置９０で作成したラダー形
式のユーザプログラムを周辺装置Ｉ／Ｆ部８０を介して
内部に取り込み、前記ユーザプログラム記憶部６Ａに格
納する。前記において、実際にシーケンス演算を実行す
る場合、本実施形態では、前記ユーザプログラムを中央
演算処理部５０の処理によってコンパイルして作成した
シーケンスプログラムをシーケンスプログラム記憶部６
Ｂに格納し、当該格納されたシーケンスプログラムを実
行することにより、シーケンス演算が制御されることに
なる。なお、前記中央演算処理部５０の処理によるコン
パイルを周辺機器で実行させても差し支えない。

【００１８】図２は、図１の中央演算処理部のシーケン
ス演算部およびその周辺部の構成図である。接点、コイ
ルなどのラダーの基本命令を実行する主プロセッサ１
と、ラダーの応用命令、算術命令を実行する副プロセッ
サ２と、ユーザプログラムを格納するユーザプログラム
記憶部６Ａと、ユーザプログラムを主プロセッサ１およ
び副プロセッサ２の処理命令を混在した形態にコンパイ
ルされたシーケンスプログラムを格納し且つ書き換え可
能なシーケンスプログラム記憶部６Ｂと、Ｉ／Ｏデータ
を格納するデータ記憶部７とで構成され、副プロセッサ
２はバス４０で、ユーザプログラム記憶部６Ａおよびシ
ーケンスプログラム記憶部６Ｂはバス４１で、データ記
憶部７はバス４２で、それぞれ主プロセッサ１と接続さ
れている。

【００１９】上記実施の形態では、主プロセッサ１に副
プロセッサ２とのＩ／Ｆとして、副プロセッサＩ／Ｆ部
１０が内蔵されている。前記副プロセッサＩ／Ｆ部１０
には、副プロセッサ２が出力したバス４０上のアドレス
を、上記シーケンスプログラム記憶部６Ｂのバス４１上
で伝達するために変換するアドレス変換部１１と、主プ
ロセッサ１が演算中には副プロセッサ２に対してＮＯＰ
（Ｎｏｔ Ｏｐｅｒａｔｉｏｎ）命令を供給し、もしく
は主プロセッサ１がＷＡＩＴ状態ではシーケンスプログ
ラム記憶部６Ｂからのプログラムデータをそのまま供給
するデータセレクタ１２が内蔵されている。

【００２０】前記主プロセッサ１には制御部２０があ
り、当該制御部２０にシーケンスプログラム記憶部６Ｂ
内のプログラムアドレスを管理するためのプログラムカ
ウンタ２１と、上記シーケンスプログラム記憶部６Ｂか
ら供給されるシーケンス命令をフェッチする命令フェッ
チ部２２と、上記プログラムカウンタ２１の内容と上記
副プロセッサＩ／Ｆ部１０内のアドレス変換部１１の内
容を比較する比較部２３と、演算回路部３０とが内蔵さ
れている。

【００２１】図１に示すＰＣおよび図２に示す中央演算
処理部のシーケンス演算部を参照して図３の複数のプロ
セッサ間の処理の引き渡し方式を説明する。図３は、図
１のＰＣにおける複数のプロセッサ間処理の引き渡し方
式を説明図である。図１、２、３において、図示する如
く、主プロセッサ１および副プロセッサ２の処理命令を
混在した形態にコンパイルされたシーケンスプログラム
をシーケンスプログラム記憶部６Ｂのシステムプログラ
ムエリアに格納されている。主プロセッサ１と副プロセ
ッサ２は、シーケンスプログラム記憶部６Ｂ上のシケン
スプログラムエリア上の同一アドレスのプログラムを同
時に演算処理が行われる。このとき、主プロセッサ１が
フェッチした命令が副プロセッサ２の処理命令でなけれ
ば、データバスセレクタ１２に対して信号４６をイネー
ブルとする。これによりデータバスセレクタ１２は、副
プロセッサ２に対してＮＯＰ命令を供給し、主プロセッ
サ１の演算中では、副プロセッサ２は、ＮＯＰ処理を実
行し続ける。

【００２２】前記主プロセッサ１が前記副プロセッサ２
の処理命令をフェッチした場合、命令フェッチ部２２か
らの制御信号４６が演算回路部３０に対してディスエー
ブルとし、演算回路部３０をＷＡＩＴ状態とすると共
に、比較部２３に対してはイネーブルとなり、プログラ
ムカウンタ２１のアドレスとアドレス変換部１１のアド
レスとの比較が開始される。

【００２３】この時、比較結果、すなわちプログラムカ
ウンタ２１のアドレスとアドレス変換部１１のアドレス
とが一致したならば、制御部２０からの制御信号４７を
ディスエーブルとする。これにより副プロセッサ２に
は、ＮＯＰ命令でなく、シーケンスプログラムが直ちに
読み出せるため、シーケンスプログラムにあるＪＳＲ、
ＬＢＬＢとなり、すなわちジャンプサブルーチン命令を
実行し、ＬＢＬＢの応用命令マクロの先頭アドレスへジ
ャンプし、応用命令マクロを実行開始する。

【００２４】しかし、プログラムカウンタ２１のアドレ
スとアドレス変換部１１のアドレスとが一致しなけれ
ば、ＮＯＰ命令のみが供給される。前記副プロセッサ２
の応用命令マクロの実行が終了し、再度主プロセッサ１
に起動をかける場合は、副プロセッサ２がリターン命令
を実行して、副プロセッサ２にはＮＯＰ命令が出され、
主プロセッサ１のＷＡＩＴ状態が解除され、次のシーケ
ンスプログラム命令のアドレスＸ１、Ｙ１が実行され
る。

【００２５】本発明の他の一実施形態について図４を参
照して説明する。図４は、本発明の他の一実施形態に係
るＰＣの構成図である。本実施の形態では、副プロセッ
サ２へＮＯＰ命令を供給するか、シーケンスプログラム
記憶部６Ｂのデータを供給するかを選択するデータバス
セレクタ１２がシーケンスプログラム記憶部６Ｂのバス
４１に対するＩ／Ｆ部１５に内蔵されている。上記の構
成では、図１の実施形態とはことなり、バス調整方式が
容易となる点が本形態の特徴である。

【００２６】

【発明の効果】以上、詳細に説明した如く、本発明の構
成によれば、複数のプロセッサでシーケンス演算を行う
場合、シーケンスプログラム記憶部に主プロセッサおよ
び副プロセッサ両方の実行命令が混在した形態で格納さ
せることにより、また副プロセッサのシステムプログラ
ム中の演算マクロをシーケンスプログラム記憶部に配置
することにより、主プロセッサから副プロセッサへの演
算引き渡し時間を短縮し、さらに、高速に応用命令を処
理することができ、ユーザプログラム全体の実行時間の
短縮が図れるＰＣを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＰＣの構成図であ
る。

【図２】図１の中央演算処理部のシーケンス演算部およ
びその周辺部の構成図である。

【図３】図１のＰＣにおける複数のプロセッサ間処理の
引き渡し方式を説明図である。

【図４】本発明の他の一実施形態に係るＰＣの構成図で
ある。

【図５】従来技術における複数のプロセッサを有するＰ
Ｃのブロック図である。

【図６】ユーザが周辺装置を用いて作成したラダープロ
グラムの部分図である。

【図７】従来方式におけるユーザプログラム図である。

【図８】従来方式におけるシステムプログラム図であ
る。

【符号の説明】

１…主プロセッサ、２…副プロセッサ、３…システムプ
ログラム記憶部、６Ａ…ユーザプログラム記憶部、６Ｂ
…シーケンスプログラム記憶部、７…Ｉ／Ｏデータ記憶
部、１０…副プロセッサＩ／Ｆ部、１１…アドレス変換
部、１２…データバスセレクタ部、１３…アドレスデコ
ード部、１４…仮想メモリ、１５…プログラム記憶部Ｉ
／Ｆ部、２０…制御部、２１…プログラムカウンタ、２
２…命令フェッチ部、２３…アドレス比較部、４０，４
１，４２，４３…バス、４６，４７…制御信号、５０…
中央演算処理部、６０…入力部、７０…出力部、８０…
周辺装置Ｉ／Ｆ部、９０…周辺装置、１００…ＰＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部機器より信号を取り込む入力部と、
   外部負荷を駆動する出力部と、周辺装置を接続するため
   のＩ／Ｆ部と、当該周辺装置で作成されたユーザプログ
   ラムを記憶するユーザプログラム記憶部と、当該記憶部
   に記憶された制御プログラムに従い、演算を行う中央演
   算処理部と、当該中央演算処理部の演算結果を記憶する
   データ記憶部と、上記各部を制御するシステムプログラ
   ムを記憶するシステムプログラム記憶部で構成され、前
   記中央演算処理部内にシーケンスプログラムを実行する
   主プロセッサと、当該主プロセッサの実行しない命令を
   処理する副プロセッサとを具備したプログラマブルコン
   トローラにおいて、 前記ユーザプログラム記憶部に格納されたプログラムを
   主プロセッサおよび副プロセッサの実行命令を混在形態
   にコンパイルするコンパイル部と、前記コンパイルした
   混在形態のプログラムを格納するシーケンスプログラム
   記憶部を具備したことを特徴とするプログラマブルコン
   トローラ。
2. 【請求項２】 請求項１記載のプログラマブルコントロ
   ーラにおいて、 前記主プロセッサと副プロセッサが前記シーケンスプロ
   グラム記憶部上を同時に演算開始し、前記主プロセッサ
   が演算処理中には、当該主プロセッサが当該副プロセッ
   サへＮＯＰ命令を供給し、前記副プロセッサが前記ＮＯ
   Ｐ命令を実行し続けるようにし、前記副プロセッサの処
   理命令を前記主プロセッサがフェッチした場合は当該主
   プロセッサの演算を停止し、前記副プロセッサが前記主
   プロセッサ内のプログラムカウンタの停止アドレスと同
   一アドレスのプログラムをシーケンスプログラム記憶部
   から直接読み出せるようにしたことを特徴とするプログ
   ラマブルコントローラ。