JPH10294259A - レジスト露光方法、基体加工方法及びレジスト現像シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【課題】パターン密度が粗の領域における現像後のレジ
スト寸法Ｌ_rと、パターン密度が密の領域における現像
後のレジスト寸法Ｌ_dの寸法比Ｌ_r／Ｌ_dを１に近づける
ことを可能にするレジスト露光方法を提供する。あるい
は又、露光完了後、現像前ベーク開始までの経過期間の
影響、あるいは又、露光後のレジストの表面に形成され
得る難溶化層の影響を考慮に入れたレジスト現像シミュ
レーション方法を提供する。 【解決手段】基体上に形成されたレジストを露光するこ
とによって、該レジストにパターンを形成するレジスト
露光方法においては、３以上４以下のレジストコントラ
スト値γを有するレジストを用いる。レジスト現像シミ
ュレーション方法においては、レジストの露光完了後、
現像前ベーク開始までの経過期間をパラメータとした現
像レート関数に基づき、レジスト現像シミュレーション
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レジスト露光方
法、基体加工方法及びレジスト現像シミュレーション方
法に関する。

【０００２】

【従来の技術】半導体装置の製造においては、通常、フ
ォトマスクに形成されたパターンを、露光光を用いて半
導体基板等の基体の上に形成されたフォトレジストに転
写するリソグラフィ工程が、多数存在する。あるいは
又、半導体基板等の基体の上に形成された電子線レジス
トに電子線ビームを用いてパターンを描画する工程も採
用されている。そして、超ＬＳＩ半導体装置のリソグラ
フィ工程においては、近年、粗密パターンを同時に解像
する技術が重要視されている。この背景には、半導体装
置の主力製品を従来のＤＲＡＭやＳＲＡＭといったメモ
リチップから、ＡＳＩＣやＭＰＵといったロジックチッ
プへ移行しようとする、現代半導体産業の流れがある。
即ち、メモリチップにおけるパターン密度の大小差より
もロジックチップにおけるパターン密度の大小差の方が
大きく、しかも、半導体装置の加工に要求される加工寸
法は年々小さくなり、粗密パターンを同時に解像するこ
とが困難となりつつある。

【０００３】即ち、パターン加工寸法がフォトリソグラ
フィ工程における光学系解像限界よりも十分に大きな場
合には、パターン密度が粗の領域における現像後のレジ
スト寸法Ｌ_rと、パターン密度が密の領域における現像
後のレジスト寸法Ｌ_dの寸法比Ｌ_r／Ｌ_dの値は、ほぼ１
である。一方、パターン加工寸法がフォトリソグラフィ
工程における光学系解像限界程度になると、これらの寸
法比Ｌ_r／Ｌ_dの値は、無視できない程、１から遠ざか
る。

【０００４】一方、リソグラフィ技術の研究において、
レジスト現像シミュレーターは極めて重要な役割を果た
す。その理由は、レジスト現像シミュレーターを効果的
に使用することによって、研究開発に要する時間を大幅
に短縮でき、しかも開発費用を大幅に低減できるばかり
か、レジストの各種パラメータを任意に変え、かかるレ
ジストの現像時の挙動を調べることによって、レジスト
開発の指針を得ることが可能となるからである。レジス
ト現像シミュレーションに関しては、例えば、文献 "Un
derstanding focus effects in submicrometer optical
lithography",C.A. Mach, OPTICAL ENGINEERING, Dece
mber 1988, Vol. 27, No. 12, pp 1093-1100 に記載さ
れている。

【０００５】通常、現像レート測定器を用いて現像レー
トを測定し、得られた現像レートから求められた現像レ
ート関数に基づきレジスト現像シミュレーションを実行
する。レジスト現像シミュレーターとして、例えば、Ｐ
ＲＯＬＩＴＨ／２（FINLE社）、ＦＡＩＭ（Vectoe Tech
nologies社）が市販されている。現像レートは、レジス
トへの露光光や電子ビームの照射量に依存する。従っ
て、現像レートの測定においては、例えば半導体基板等
の基体上にレジストを塗布した後、種々の照射量にてレ
ジストを露光する。この状態を、図８の（Ａ）に模式的
に示す。尚、図８の（Ａ）において、「Ａ」、「Ｂ」、
「Ｃ」及び「Ｄ」で示したレジストの領域は、それぞ
れ、例えば、照射量が１０，２０，３０，４０ｍＪ／ｃ
ｍ²の領域である。こうして得られた半基体を基に、次
に、現像レート測定器を用いて現像レートを測定する。
現像レート測定器は、現像槽に蓄えられた現像液中に半
導体基板等の基体を浸漬してレジストを現像しながらレ
ーザ光をレジストに照射し、レジストからの反射光強度
を測定することによってレジストの膜厚を測定する装置
である。現像液の主成分は、通常、ＴＭＡＨ（テトラメ
チルアンモニウムハイドロオキサイド）であり、必要に
応じて界面活性剤が添加されている。尚、現像レート測
定器を用いて現像レートを測定中の概念図を、図８の
（Ｂ）に示す。照射量（Ｅ）をパラメータとしたとき、
レジスト現像時間とレジスト膜厚減少量との関係は、例
えば図９の（Ａ）に示すような関係となる。こうして得
られた現像時間と膜厚減少量との関係から、図９の
（Ｂ）に示す現像レート関数Ｒ（Ｅ）を求めることがで
きる。

【０００６】レジストの各点（ｘ，ｙ，ｚ）においてレ
ジストが吸収する実効的な露光光や電子ビームの吸収量
は、マスクデータや、レジストの吸収係数、屈折率、レ
ジストコントラスト値γ、例えば半導体基板等の基体の
屈折率等といった基礎データから光強度計算により求め
ることができる。それ故、かかる露光光吸収量の計算値
及び現像レート関数に基づきレジスト現像シミュレータ
ーによりレジスト現像シミュレーションを行えば、レジ
ストの現像状態や最終的に形成される現像後のレジスト
の形状を得ることができる。

【０００７】

【発明が解決しようとする課題】ところで、上述の寸法
比Ｌ_r／Ｌ_dがどの程度の大きさであるか、あるいは又、
寸法比Ｌ_r／Ｌ_dが１よりも大きくなるか小さくなるか
は、使用するレジストに依存することが経験的に知られ
ている。しかしながら、発明者が調べた限りでは、これ
らのレジストへの依存性が何に起因するか、詳細に検討
された事実は知られていない。従って、盲目的に幾つか
のレジストを試行錯誤にて試験し、その中で最も良い結
果が得られたレジスト、即ち、寸法比Ｌ_r／Ｌ_dが１に近
い特性を有するレジストを半導体装置の製造におけるリ
ソグラフィ工程にて使用するといった方法が採られてい
るのが現状である。

【０００８】特にＫｒＦエキシマレーザや電子ビームを
用いたリソグラフィ技術において使用されている化学増
幅型レジストでは、レジストの露光完了後、露光後現像
前に行うベーキングである現像前ベーク開始までの経過
期間（以下、単に、経過時間と呼ぶ場合がある）に依存
して、現像後のレジストの形状が変化することが知られ
ている。現像後のレジストの形状変化としては、図１０
の（Ａ）及び（Ｂ）に模式的な一部断面図に示すよう
な、「裾引き」あるいは「食い込み」がある。このよう
な現象は、レジストの露光によってレジスト中に発生し
た酸が基体と反応する結果、経過時間に依存して酸が失
活することに起因する。あるいは又、経過時間に依存し
て、露光後のレジストの表面に難溶化層が生じ、レジス
トの現像レートがレジストの厚さ方向で一定でなくなる
現象も知られている。このような現象が生じると、現像
後のレジストの形状変化は、図１０の（Ｃ）に模式的な
一部断面図に示すような、「Ｔトップ」と呼ばれる形状
となる。この現象は、レジストの露光によってレジスト
中に発生した酸が大気中の各種物質と反応する結果、経
過時間に依存して酸が失活することに起因する。このよ
うに、現像後のレジストの形状が「裾引き」、「食い込
み」あるいは「Ｔトップ」と呼ばれる形状になると、か
かるレジストをエッチング用マスクとして基体をエッチ
ングしたとき、基体のパターン形状が設計パターン形状
から逸脱する。然るに、経過時間の影響による現像後の
レジストの形状をシミュレーションできるレジスト現像
シミュレーションは、現在のところ知られていない。

【０００９】従って、本発明の第１の目的は、パターン
密度が粗の領域における現像後のレジスト寸法Ｌ_rと、
パターン密度が密の領域における現像後のレジスト寸法
Ｌ_dの寸法比Ｌ_r／Ｌ_dを１に近づけることを可能にする
レジスト露光方法あるいは基体加工方法を提供すること
にある。また、本発明の第２の目的は、露光完了後、現
像前ベーク開始までの経過期間の影響、あるいは又、露
光後のレジストの表面に形成され得る難溶化層の影響を
考慮に入れたレジスト現像シミュレーション方法を提供
することにある。

【００１０】

【課題を解決するための手段】本発明のレジスト露光方
法あるいは基体加工方法は、レジストコントラスト値γ
（コントラスト特性、あるいはγ特性とも呼ばれる）と
パターンの粗密度との間に密接な関係があるという、新
規の知見に基づいている。即ち、上記の目的を達成する
ための本発明のレジスト露光方法は、基体上に形成され
たレジストを露光することによって、該レジストにパタ
ーンを形成するレジスト露光方法であって、３以上４以
下、好ましくは３．５のレジストコントラスト値γを有
するレジストを用いることを特徴とする。

【００１１】また、上記の目的を達成するための本発明
の基体加工方法は、３以上４以下、好ましくは３．５の
レジストコントラスト値γを有するレジストを用い、基
体上に形成された該レジストを露光することによって該
レジストにパターンを形成した後、該レジストを現像
し、パターニングされた該レジストをエッチング用マス
クとして基体をエッチングすることを特徴とする。

【００１２】本発明のレジスト露光方法あるいは基体加
工方法においては、パターン密度が粗の領域における現
像後のレジスト寸法Ｌ_rと、パターン密度が密の領域に
おける現像後のレジスト寸法Ｌ_dの寸法比Ｌ_r／Ｌ_dの値
を１±０．０２、好ましくは１±０．０１とすることが
望ましい。

【００１３】本発明のレジスト露光方法あるいは基体加
工方法における基体として、マスクブランク、あるいは
又、半導体基板、若しくは半導体基板上に形成された被
処理層を例示することができる。マスクブランクとして
は、ソーダライムガラス、低膨張ガラス、合成石英ガラ
スといったガラス基板に、金属あるいは金属酸化物の遮
光用薄層あるいは半遮光用薄層（これらの薄層は単層で
あってもよいし複層であってもよい）を形成したものを
挙げることができる。この場合、基体をパターニングす
ることによって露光用マスクが作製されるが、かかる露
光用マスクとして、遮光用薄層から成るパターンが形成
された通常の露光用マスク、位相シフトマスク、半遮光
用薄層から成るパターンが形成されたハーフトーン方式
位相シフトマスクを例示することができる。また、被処
理層としては、具体的には、不純物がドーピングされた
多結晶シリコン層、アルミニウム系合金、タングステ
ン、銅、銀等の金属層、タングステンシリサイドやチタ
ンシリサイド等の金属化合物層、不純物がドーピングさ
れた多結晶シリコン層とタングステンシリサイドやチタ
ンシリサイド等の金属化合物層の積層構造、不純物がド
ーピングされた多結晶シリコン層とタングステンシリサ
イドやチタンシリサイド等の金属化合物層と絶縁膜の積
層構造、絶縁層を例示することができる。ここで、絶縁
層として、ＳｉＯ₂、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、Ａｓ
ＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temper
ature Oxide、低温ＣＶＤ−ＳｉＯ₂）、ＳｉＮ、ＳｉＯ
Ｎ等の公知の絶縁材料、あるいはこれらの絶縁材料を積
層したもの挙げることができる。

【００１４】本発明のレジスト露光方法あるいは基体加
工方法におけるレジストには、可視光や紫外線の照射に
よって現像液に対する溶解性が変化するフォトレジスト
のみならず電子線の照射によって現像液に対する溶解性
が変化する電子線レジストも包含される。また、レジス
トを露光するためのエネルギー線としては、可視光や紫
外線のみならず電子線を挙げることができる。尚、レジ
ストコントラスト値γは、以下の式で表される。ここ
で、Ｒは現像レートであり、Ｅは照射量である。詳細
は、文献 "PHOTORESIST PROCESS OPTIMIZATION", C.A.
Mach, KTI Microelectronics Seminar Interface '87
(1987), pp153-167 に記載されている。

【００１５】

【数１】γ＝∂ｌｎ（Ｒ）／∂ｌｎ（Ｅ） （１）

【００１６】上記の目的を達成するための本発明の第１
の態様に係るレジスト現像シミュレーション方法は、レ
ジストの露光完了後、現像前ベーク開始までの経過期間
をパラメータとした現像レート関数に基づき、レジスト
現像シミュレーションを行うことを特徴とする。あるい
は又、本発明の第２の態様に係るレジスト現像シミュレ
ーション方法は、レジストの厚さ方向における現像レー
トをパラメータとした現像レート関数に基づき、レジス
ト現像シミュレーションを行うことを特徴とする。ある
いは又、本発明の第３の態様に係るレジスト現像シミュ
レーション方法は、レジストの露光完了後、現像前ベー
ク開始までの経過期間、及び、レジストの厚さ方向にお
ける現像レートをパラメータとした現像レート関数に基
づき、レジスト現像シミュレーションを行うことを特徴
とする。尚、本発明のレジスト現像シミュレーション方
法は、市販のレジスト現像シミュレーターを使用して実
行することができる。

【００１７】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００１８】（実施の形態１）実施の形態１は、本発明
のレジスト露光方法に関する。実施の形態１において
は、レジスト現像シミュレーターとしてＦＡＩＭ（Vect
oe Technologies社）を使用してレジスト現像シミュレ
ーションを行った。また、レジストの露光は露光光を用
い、レジストの露光完了後、現像前ベーク開始までの経
過期間をほぼ０としてレジスト現像シミュレーションを
行った。

【００１９】評価用のパターンとして、５本のバーチャ
ート形式のライン・アンド・スペース・パターン（ライ
ンの幅とスペースの幅は等しい）を用いた。尚、以下の
評価においては、ラインの実際の幅やスペースの実際の
幅を（λ／ＮＡ）で除した規格化された値を用いた。こ
こで、λは露光光の波長であり、ＮＡは開口数である。

【００２０】図２に、レジストコントラスト値γが非常
に低い値（γ＝１．８）を有するレジスト、及び、レジ
ストコントラスト値γが非常に高い値（γ＝１４）を有
するレジストを用いた場合のレジスト現像シミュレーシ
ョン結果を示す。ここで、図１の（Ｂ）及び図２の横軸
は、ラインの実際の幅を（λ／ＮＡ）で除した規格化さ
れた値（ｋ₁値と呼ぶ）である。また、縦軸は、５本の
バーチャート形式のライン・アンド・スペース・パター
ンの最も外側に位置するラインパターン（パターン密度
が粗の領域における現像後のレジストに相当する）のレ
ジスト現像シミュレーション結果に基づくパターン線幅
（Ｌ_r）と、中央に位置するラインパターン（パターン
密度が密の領域における現像後のレジストに相当する）
のレジスト現像シミュレーション結果に基づくパターン
線幅（Ｌ_d）との寸法比（Ｌ_r／Ｌ_d）を表す。

【００２１】レジストの解像度や焦点深度といった基本
性能は、一般に、レジストコントラスト値γが高い程優
れており、一層高いレジストコントラスト値γを有する
レジストを開発することが必要であると信じられてい
た。然るに、図２の結果からは、レジストコントラスト
値γが非常に低いレジストにおいては、パターンの線幅
が小さくなるに従い、寸法比（Ｌ_r／Ｌ_d）が小さくなる
傾向が認められた。即ち、ｋ₁値が小さくなるに従い、
パターン密度が粗の領域における現像後のレジストの線
幅がパターン密度が密の領域における現像後のレジスト
の線幅よりも狭くなる傾向にあることが判った。一方、
レジストコントラスト値γが非常に高いレジストにおい
ては、寸法比（Ｌ_r／Ｌ_d）が大きくなる傾向にある、即
ち、パターン密度が粗の領域における現像後のレジスト
の線幅がパターン密度が密の領域における現像後のレジ
ストの線幅よりも広くなる傾向にあることが判った。特
に、ｋ₁＝０．６付近でのγ＝１４における寸法比Ｌ_r／
Ｌ_dとγ＝１．８における寸法比Ｌ_r／Ｌ_dとの差が顕著
になることが判った。以上のとおり、このレジスト現像
シミュレーション結果によれば、レジストコントラスト
値γとパターンの粗密度との間に密接な関係があること
が判明した。尚、当然のことながら、寸法比Ｌ_r／Ｌ_dは
１に出来る限り近づくことが望ましい。

【００２２】５本のバーチャート形式のライン・アンド
・スペース・パターン（ラインの幅＝スペースの幅であ
り、ｋ₁＝０．６）を用い、レジストコントラスト値γ
を変化させたときの寸法比Ｌ_r／Ｌ_dをレジスト現像シミ
ュレーターを使用して求めた結果を、図１の（Ａ）に示
す。レジストコントラスト値γが５．０を下回ると、寸
法比Ｌ_r／Ｌ_dが急激に１に近づくことが判る。また、レ
ジストコントラスト値γが３．０未満では、寸法比Ｌ_r
／Ｌ_dが急激に１から遠ざかることが判る。この結果か
ら、寸法比Ｌ_r／Ｌ_dを１±０．０２以内に抑えるために
は、３≦γ≦４とすればよいことが判る。即ち、基体上
に形成されたレジストを露光することによって、このレ
ジストにパターンを形成するとき、３以上４以下のレジ
ストコントラスト値γを有するレジストを用いることに
よって、粗密パターンを同時に解像したとき、パターン
粗密度の影響を排除することができ、パターン密度が粗
の領域における現像後のレジストの線幅とパターン密度
が密の領域における現像後のレジストの線幅との寸法比
（Ｌ_r／Ｌ_d）を１±０．０２以内に抑えることができ
る。

【００２３】レジストコントラスト値γが３．５の値を
有するレジストを用いた場合のレジスト現像シミュレー
ションを、図２に示した結果と重ね合わせた結果を、図
１の（Ｂ）に示す。尚、図中、白丸はγ＝３．５の場合
を示し、白四角はγ＝１．８の場合を示し、白三角はγ
＝１４の場合を示す。評価用パターンは、５本のバーチ
ャート形式のライン・アンド・スペース・パターン（ラ
インの幅＝スペースの幅）である。図１の（Ｂ）から
も、３．５のレジストコントラスト値γを有するレジス
トを用いることによって、粗密パターンを同時に解像し
たとき、パターン粗密度の影響を排除することができ、
パターン密度が粗の領域における現像後のレジストの線
幅とパターン密度が密の領域における現像後のレジスト
の線幅との寸法比（Ｌ_r／Ｌ_d）を、パターンの線幅（即
ち、ｋ₁の値）に依存することなく、１±０．０１以内
に抑えることができることが判る。

【００２４】レジストコントラスト値γは、現像レート
測定器を用いて求めることができる。即ち、例えば半導
体基板等の基体上にレジストを塗布した後、図８の
（Ａ）に模式的に示したように種々の照射量にてレジス
トを露光する。そして、図８の（Ｂ）に模式的に示した
ように、現像レート測定器の現像槽に蓄えられた現像液
中に半導体基板等の基体を浸漬してレジストを現像しな
がらレーザ光をレジストに照射し、レジストからの反射
光強度を測定する。そして、現像時間と膜厚減少量との
関係から現像レート関数Ｒ（Ｅ）を求める。次いで、式
（１）に基づきレジストコントラスト値γを求める。こ
こで、現像レート測定器におけるレジストの現像条件
は、実際のプロセスにおけるレジストの現像条件と出来
る限り同じ条件とする。即ち、レジストに対して最も適
したＴＭＡＨ等の組成の現像液を使用し、現像液の温
度、濃度等を実際のプロセスにおけるレジストの現像条
件と同じ条件とする。

【００２５】（実施の形態２）実施の形態２は、本発明
の第１の態様に係るレジスト現像シミュレーション方法
に関し、レジストの露光完了後、現像前ベーク（Post E
xposure Bake）開始までの経過期間（Post Exposure De
lay）をパラメータとした現像レート関数に基づき、レ
ジスト現像シミュレーションを行う。即ち、基体である
半導体基板にレジストを塗布した後、種々の照射量にて
レジストを露光する。そして、露光完了後、現像前ベー
ク開始までの経過期間を変化させ、現像レート測定器を
用いて現像レートを測定し、得られた現像レートから現
像レート関数Ｒ（Ｅ，ｔ）を求めた。その結果の一例を
図３に示すが、図中「ＰＥＤ」は経過時間を意味する。
また、現像レート関数Ｒ（Ｅ，ｔ）における「Ｅ」は照
射量を意味し、「ｔ」は経過時間を意味する。即ち、実
施の形態２における現像レート関数Ｒ（Ｅ，ｔ）は照射
量Ｅ及び経過時間ｔをパラメータとしている。現像レー
ト測定器におけるレジストの現像条件は、実際のプロセ
スにおけるレジストの現像条件と出来る限り同じ条件と
する。即ち、レジストに対して最も適したＴＭＡＨ等の
組成の現像液を使用し、現像液の温度、濃度等を実際の
プロセスにおけるレジストの現像条件と同じ条件とす
る。

【００２６】先に説明したように、レジストを露光する
ことによってレジスト中に発生した酸が基体と反応する
結果、経過時間に依存して酸が失活する。それ故、現像
レートの最大値は経過時間が長くなる程、小さくなる。
レジスト現像シミュレーション方法においては、実際の
リソグラフィ工程における経過時間を参酌して、かかる
実際の経過時間と等しい経過時間をパラメータとした現
像レート関数に基づき、レジスト現像シミュレーション
を行う。これによって、経過時間毎に、現像後のレジス
ト形状をシミュレーションした結果を得ることができ
る。

【００２７】（実施の形態３）実施の形態３は、本発明
の第２の態様に係るレジスト現像シミュレーション方法
に関し、レジストの厚さ方向における現像レートをパラ
メータとした現像レート関数に基づき、レジスト現像シ
ミュレーションを行う。即ち、基体である半導体基板に
レジストを塗布した後、種々の照射量にてレジストを露
光する。そして、露光完了直後に、現像レート測定器を
用いて現像レートを測定した。実施の形態３において
は、初期のレジスト膜厚が７５％，５０％，２５％，０
％の膜厚になる迄のそれぞれの現像時間を測定し、レジ
スト膜厚が１００％から７５％となるときの平均現像レ
ート、７５％から５０％となるときの平均現像レート、
５０％から２５％となるときの平均現像レート、２５％
から０％となるときの平均現像レートを求めた。現像時
間と膜厚減少量の関係の一例を図４の（Ａ）に示す。そ
して、得られた現像レートから現像レート関数Ｒ（Ｅ，
ｚ）を求めた。その結果の一例を図４の（Ｂ）に示す。
尚、「ｚ」は、レジストの厚さを意味する。図４の
（Ａ）及び（Ｂ）から、使用するレジストに依存して、
露光後のレジストの表面に難溶化層が生じ、現像レート
がレジストの厚さ方向で一定ではなくなっていることが
判る。

【００２８】レジスト現像シミュレーション方法におい
ては、こうして得られたレジストの厚さ方向における現
像レートをパラメータとした現像レート関数Ｒ（Ｅ，
ｚ）に基づきレジスト現像シミュレーションを行うこと
によって、露光後のレジストの表面に難溶化層が生じて
いても、難溶化層の影響を考慮に入れた現像後のレジス
ト形状のシミュレーション結果を得ることができる。
尚、実施の形態３においては、初期のレジスト膜厚が７
５％，５０％，２５％，０％の膜厚になる迄のそれぞれ
の時間を測定したが、このような形態に限定されるもの
ではなく、例えば、レジスト膜厚が１０％刻みで減少し
ていくときの時間、レジスト膜厚が５％刻みで減少して
いくときの時間等を測定することによって、一層高い精
度の現像レート関数Ｒ（Ｅ，ｚ）を得ることができる。

【００２９】（実施の形態４）実施の形態４は、本発明
の第３の態様に係るレジスト現像シミュレーション方法
に関し、レジストの露光完了後、現像前ベーク開始まで
の経過期間、及び、レジストの厚さ方向における現像レ
ートをパラメータとした現像レート関数に基づき、レジ
スト現像シミュレーションを行う。即ち、実施の形態３
は、実施の形態２と実施の形態３を組み合わせたレジス
ト現像シミュレーション方法であり、具体的には実施の
形態２及び実施の形態３にて説明した操作を実行すれば
よい。これにより、現像レート関数Ｒ（Ｅ，ｔ，ｚ）に
基づきレジスト現像シミュレーションを行うことで、経
過時間に依存して基体との反応によりレジスト中の酸が
失活し、しかも、露光後のレジストの表面に難溶化層が
生じても、これらの影響を考慮に入れた現像後のレジス
ト形状のシミュレーション結果を高い精度で得ることが
できる。

【００３０】（実施の形態５）実施の形態５は、本発明
の基体加工方法に関する。実施の形態５においては、具
体的には、図５の（Ａ）に模式的な一部断面図を示すよ
うに、基体として、露光光に対して透明なガラス基板１
０の表面に金属から成る遮光用薄層１１を形成したマス
クブランクを用いたが、このような構成のマスクブラン
クに限定するものではない。そして、遮光用薄層１１の
上に、レジストコントラスト値γが３．５の例えばポジ
型の電子線レジスト１２を塗布する。その後、遮光用薄
層１１の上に形成された電子線レジスト１２を露光する
ことによって電子線レジスト１２にパターンを形成す
る。具体的には、電子線描画装置を用いて電子ビームに
て電子線レジスト１２に描画を行う。この状態を図５の
（Ｂ）に示すが、斜線を付した電子線レジスト１２の部
分は電子ビームにて描画された部分である。次いで、電
子線レジスト１２を現像した後（図５の（Ｃ）参照）、
パターニングされた電子線レジスト１２をエッチング用
マスクとして、マスクブランク、より具体的には遮光用
薄層１１をエッチングする。こうして、図５の（Ｄ）に
示す構造を有するフォトマスク（マスタマスク）を作製
することができる。レジストコントラスト値γが３乃至
４のレジストを用いることによって、レジストに形成す
べきパターンの粗密度に依らず、線幅変動の小さなパタ
ーンを現像後のレジストに形成することができる結果、
パターンの粗密度に依らず、作製されたフォトマスクに
形成されるパターンの線幅変動を抑制することができ
る。

【００３１】（実施の形態６）実施の形態６も本発明の
基体加工方法に関する。実施の形態６においては、具体
的には、図６の（Ａ）に模式的な一部断面図を示すよう
に、基体は、半導体基板２０の上方に形成されたアルミ
ニウム系合金から成る金属層２２から構成されている
が、このような構造に限定するものではない。尚、参照
番号２１は半導体基板２０上に形成された層間絶縁層で
ある。そして、金属層２２の上に、レジストコントラス
ト値γが３．５の例えばポジ型の電子線レジスト２３を
塗布する。その後、金属層２２の上に形成された電子線
レジスト２３を露光することによって電子線レジスト２
３にパターンを形成する。具体的には、電子線描画装置
を用いて電子ビームにて電子線レジスト２３に描画を行
う。この状態を図６の（Ｂ）に示すが、斜線を付した電
子線レジスト２３の部分は電子ビームにて描画された部
分である。次いで、電子線レジスト２３を現像した後
（図６の（Ｃ）参照）、パターニングされた電子線レジ
スト２３をエッチング用マスクとして、基体である金属
層２２をエッチングする。こうして、図６の（Ｄ）に示
す構造を作製することができる。レジストコントラスト
値γが３乃至４のレジストを用いることによって、レジ
ストに形成すべきパターンの粗密度に依らず、線幅変動
の小さなパターンを現像後のレジストに形成することが
できる結果、パターンの粗密度に依らず、基体である金
属層２２に形成されるパターンの線幅変動を抑制するこ
とができる。

【００３２】（実施の形態７）実施の形態７も本発明の
基体加工方法に関する。実施の形態７においては、具体
的には、図７の（Ａ）に模式的な一部断面図を示すよう
に、基体は、半導体基板３０の上方に形成されたアルミ
ニウム系合金から成る金属層３２から構成されている
が、これに限定するものではない。尚、参照番号３１は
半導体基板３０上に形成された層間絶縁層である。そし
て、金属層３２の上に、レジストコントラスト値γが
３．５の例えばポジ型のフォトレジスト３３を塗布す
る。そして、フォトマスク３４に露光光を照射し、フォ
トマスク３４に形成されたマスクパターンを基体である
金属層３２上に形成されたフォトレジスト３３に転写す
る。この状態を図７の（Ｂ）に示すが、斜線を付したフ
ォトレジスト３３の部分がパターン転写部分である。こ
うして、基体である金属層３２の上に形成されたフォト
レジスト３３を露光することによってフォトレジスト３
３にパターンを形成することができる。次いで、フォト
レジスト３３を現像した後、パターニングされたフォト
レジスト３３をエッチング用マスクとして、基体、より
具体的には金属層３２をエッチングする。こうして、図
７の（Ｃ）に示す構造を有する半導体装置を製造するこ
とができる。レジストコントラスト値γが３乃至４のレ
ジストを用いることによって、レジストに形成すべきパ
ターンの粗密度に依らず、線幅変動の小さなパターンを
現像後のレジストに形成することができる結果、パター
ンの粗密度に依らず、基体である金属層３２に形成され
るパターンの線幅変動を抑制することができる。

【００３３】以上、本発明を発明の実施の形態に基づき
説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて使用した材料や各種条件は例
示であり、適宜変更することができる。

【００３４】

【発明の効果】本発明のレジスト露光方法あるいは基体
加工方法によれば、レジストに形成すべきパターンの粗
密度に依らず、線幅変動の小さなパターンを現像後のレ
ジストに形成することが可能となり、半導体装置の特性
の安定を図ることができるだけでなく、半導体装置やフ
ォトマスクの製造歩留まりの向上を図ることが可能とな
るし、半導体装置やフォトマスクの製造プロセスマージ
ンの増加を図り得る。

【００３５】また、本発明のレジスト現像シミュレーシ
ョン方法によれば、レジストの露光完了後、現像前ベー
ク開始までの経過期間の影響や、露光後のレジストの表
面に形成され得る難溶化層の影響を考慮に入れたレジス
ト現像シミュレーションを行うことができるので、現像
時のレジストの挙動を把握できるだけでなく、レジスト
現像シミュレーション結果を現実のレジスト現像に一層
近づけることが可能となる。しかも、本発明のレジスト
現像シミュレーション方法においては特に新規の装置が
必要とされるわけではなく、従来の現像レート測定器を
用いて現像レートを測定すればよく、しかも、より高度
な測定技術を必要とするわけでもない。

【図面の簡単な説明】

【図１】発明の実施の形態１において、ライン・アンド
・スペース・パターンを用い、レジストコントラスト値
γを変化させ、寸法比Ｌ_r／Ｌ_dをレジスト現像シミュレ
ーターを使用して求めた結果を示すグラフ、並びに、レ
ジストコントラスト値γが３．５の値を有するレジスト
を用いた場合のレジスト現像シミュレーション結果を示
すグラフである。

【図２】レジストコントラスト値γ＝１．８及び１４を
有するレジストを用いた場合のレジスト現像シミュレー
ション結果を示すグラフである。

【図３】発明の実施の形態２において、レジストの露光
完了後、現像前ベーク開始までの経過期間（ＰＥＤ）を
変化させた状態における現像レート関数Ｒ（Ｅ，ｔ）を
示すグラフである。

【図４】発明の実施の形態３において、レジスト膜厚が
２５％刻みで減少するまでの現像時間とレジスト膜厚の
関係を示すグラフ、並びに、得られた現像レートから現
像レート関数Ｒ（Ｅ，ｚ）を求めた結果を示すグラフで
ある。

【図５】発明の実施の形態５を説明するための、マスク
ブランク等の模式的な一部断面図である。

【図６】発明の実施の形態６を説明するための、半導体
基板等の模式的な一部断面図である。

【図７】発明の実施の形態７を説明するための、半導体
基板等の模式的な一部断面図である。

【図８】現像レート測定器を用いて現像レートを測定す
る方法を説明するための概念図である。

【図９】従来の方法にて得られた現像レートのグラフ、
及び、求められた現像レート関数のグラフである。

【図１０】現像後のレジストの異常形状を模式的に示す
レジストの一部断面図である。

【符号の説明】

１０・・・ガラス基板、１１・・・遮光用薄層、１２・
・・電子線レジスト、２０，３０・・・半導体基板、２
１，３１・・・層間絶縁層、２２，３２・・・金属層、
２３・・・電子線レジスト、３３・・・フォトレジスト

Claims (12)

【特許請求の範囲】
1. 【請求項１】基体上に形成されたレジストを露光するこ
   とによって、該レジストにパターンを形成するレジスト
   露光方法であって、 ３以上４以下のレジストコントラスト値γを有するレジ
   ストを用いることを特徴とするレジスト露光方法。
2. 【請求項２】レジストコントラスト値γが３．５のレジ
   ストを用いることを特徴とする請求項１に記載のレジス
   ト露光方法。
3. 【請求項３】パターン密度が粗の領域における現像後の
   レジスト寸法Ｌ_rと、パターン密度が密の領域における
   現像後のレジスト寸法Ｌ_dの寸法比Ｌ_r／Ｌ_dの値を、１
   ±０．０２とすることを特徴とする請求項１に記載のレ
   ジスト露光方法。
4. 【請求項４】３以上４以下のレジストコントラスト値γ
   を有するレジストを用い、基体上に形成された該レジス
   トを露光することによって該レジストにパターンを形成
   した後、該レジストを現像し、パターニングされた該レ
   ジストをエッチング用マスクとして基体をエッチングす
   ることを特徴とする基体加工方法。
5. 【請求項５】レジストコントラスト値γが３．５のレジ
   ストを用いることを特徴とする請求項４に記載の基体加
   工方法。
6. 【請求項６】パターン密度が粗の領域における現像後の
   レジスト寸法Ｌ_rと、パターン密度が密の領域における
   現像後のレジスト寸法Ｌ_dの寸法比Ｌ_r／Ｌ_dの値を、１
   ±０．０２とすることを特徴とする請求項４に記載の基
   体加工方法。
7. 【請求項７】基体はマスクブランクであることを特徴と
   する請求項４に記載の基体加工方法。
8. 【請求項８】基体は、半導体基板、若しくは半導体基板
   上に形成された被処理層であることを特徴とする請求項
   ４に記載の基体加工方法。
9. 【請求項９】被処理層は、不純物がドーピングされた多
   結晶シリコン層、金属層、金属化合物層、不純物がドー
   ピングされた多結晶シリコン層と金属化合物層の積層構
   造、不純物がドーピングされた多結晶シリコン層と金属
   化合物層と絶縁膜の積層構造、又は絶縁層であることを
   特徴とする請求項８に記載の基体加工方法。
10. 【請求項１０】レジストの露光完了後、現像前ベーク開
    始までの経過期間をパラメータとした現像レート関数に
    基づき、レジスト現像シミュレーションを行うことを特
    徴とするレジスト現像シミュレーション方法。
11. 【請求項１１】レジストの厚さ方向における現像レート
    をパラメータとした現像レート関数に基づき、レジスト
    現像シミュレーションを行うことを特徴とするレジスト
    現像シミュレーション方法。
12. 【請求項１２】レジストの露光完了後、現像前ベーク開
    始までの経過期間、及び、レジストの厚さ方向における
    現像レートをパラメータとした現像レート関数に基づ
    き、レジスト現像シミュレーションを行うことを特徴と
    するレジスト現像シミュレーション方法。