JPH10282132A - 回転センサの波形整形回路 - Google Patents

Abstract

(57)【要約】 【課題】ホール式回転センサを用いても耐ノイズ性を電
磁ピックアップ式回転センサと同程度にできる波形整形
回路を提供する。また、それによりホール式と電磁ピッ
クアップ式とに共用できる波形整形回路を実現する。 【解決手段】アナログ１次フィルタ１１でノイズをおお
まかに除去し、コンパレータ１３で波形整形後、時間軸
フィルタ２５でさらにノイズ除去する。これによりアナ
ログ１次フィルタと時間軸フィルタを組み合わせて２次
フィルタと同様なノイズ抑圧力を持たせることができ
る。上記の組み合わせたフィルタは２次フィルタに比べ
て若干特性が劣るところはあるが、波形鈍りが少なく、
良好なノイズ除去特性が得られる。また、ホール式と電
磁ピックアップ式とで基本的に同じ回路を用いることが
出来るので、波形整形回路を共用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回転体の回転速度
に応じた周波数のパルス信号を発生する回転センサの波
形整形回路、例えば、車両における車輪の回転速度に応
じた周波数のパルス信号を発生する車輪速センサの波形
整形回路に関する。

【０００２】

【従来の技術】自動車用電子コントロールユニットにお
いては、種々のセンサの信号が用いられる。その中で回
転センサ、例えばＡＢＳ（Antiskid Braking System）
用車輪速センサやエンジンの回転速度センサとしては、
ホール式や電磁ピックアップ式のものが広く用いられて
いる。例えば、図１４はホール式の回転センサおよび周
辺回路を示す回路ブロック図である。同図において、１
は車輪に連結され車両の走行に応じて回転する歯車状の
回転体であり、この回転体１に近接して１対のホール素
子２、３が配置されている。また４はバイアス磁界を与
える永久磁石、５はホール素子２、３の出力を処理する
センサＩＣ、６はトランジスタ、７は抵抗であり、破線
で囲んだ部分２９がホール式の回転センサである。図１
４に示すように、回転センサがホール式の場合は、回転
体１の回転に応じて互いに約９０°位相の異なる擬似正
弦波状に変化する電気信号が発生し、その電気信号がセ
ンサＩＣ５の中で２値信号に波形整形され、回転パルス
信号として出力される。

【０００３】図１４に示す回路図は、センサ回路と波形
整形回路とのインターフェース図であるが、センサＩＣ
５はセンサ電源９によりセンサ用電源電圧Ｓｖにバイア
スされている。センサＩＣ５出力が“Ｌｏｗ”のときは
トランジスタ６がオフであり、センサ出力Ｓｉはセンサ
電源電圧ＳｖからセンサＩＣ５の内部回路電源電圧分を
差し引いた電圧Ｖ１になっている。回転体１が回転し
て、センサＩＣ５の出力が“Ｈｉ”になるとトランジス
タ６がオンになり、センサ電源電圧を抵抗７と抵抗８で
分圧した電圧Ｖ２になるので、Ｖ２がＶ１よりも高くな
るように抵抗７、８の値を選択しておけば、センサ用ハ
ーネスを２本用いるのみで、回転センサ２９の信号をセ
ンサＩＣ５のパルス信号出力として波形整形回路１０に
送出できる。ただし、この段階でのパルス信号振幅は小
さくなる。

【０００４】図１５は波形整形回路１０の構成を示して
おり、回転センサの出力Ｓｉは、車両ハーネス（図示省
略）を介して電子コントロールユニットに導かれて波形
整形回路１０の入力になる。波形整形回路１０におい
て、入力した信号Ｓｉは、他のノイズ源によって車両ハ
ーネスに誘起されるノイズを１次フィルタ１１で除去し
た後、ヒステリシス付コンパレータ１３に入力される。
コンパレータ１３のもう一方の端子にはセンサ電源９の
出力Ｓｖを分圧回路１２で分圧した電圧をスレッショル
ドレベルとして入力し、センサ電源電圧が変動した場合
でもスレッショルドも同じように変動させて、電源変動
に影響されないようにする。このように、コンパレータ
１３では比較的振幅の小さい回転パルス信号を後段のＣ
ＰＵ１６が判定できる２値振幅に波形整形する。

【０００５】次に、図１６は、回転センサが電磁ピック
アップ式センサ３５の場合を示す回路ブロック図であ
る。図１６において、コイル２８を回転体１との間に挟
んで回転体１の周面と対向するように永久磁石４が配置
される。このコイル２８と永久磁石４が電磁ピックアッ
プ式センサ３５（破線で囲んだ部分）を形成している。
この構成で、回転体１のギヤ歯の凹凸が永久磁石の近傍
を通過する度に磁界変化が発生し、これによりコイル２
８にほぼ正弦波状に変化する電圧が発生する。コイル２
８の正弦波出力Ｓｉ２は波形整形回路１５に入力され、
ＣＰＵ１６が判定できる２値振幅のパルス信号Ｓｏ２に
波形整形される。

【０００６】図１７は波形整形回路１５の構成を示す回
路図である。波形整形回路１５において、電磁ピックア
ップ式センサ３５からのセンサ信号入力Ｓｉ２はバイア
スおよびクランプ回路１７で電源電圧の約１／２にバイ
アスされる。従ってコイル２８の正弦波出力電圧はバイ
アス電圧を中心に変化する。電磁ピックアップ式センサ
３５は、基本的にコイルなので回転体の回転周期が短く
なると磁界変化が速くなり、センサコイル端の振幅が大
きくなって、インターフェース回路の回路耐圧を越える
可能性が出てくるため、上記のクランプ回路により適当
な電圧でクランプする。また、図１５と同じように車両
ハーネスからのノイズを除去するため２次フィルタ１９
を通過させるが、この前に波形整形のためコンデンサ１
８による直流分カットを行なう。２次フィルタ１９を通
過した信号はヒステリシス付コンパレータ２０で２値振
幅のパルス信号に波形整形される。コンパレータ２０の
他端には、電源電圧Ｖｃｃを分圧する分圧回路２１の出
力が導入されており、正弦波であるセンサ出力は電源変
動に影響されず、２値振幅のパルス信号に波形整形され
る。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来例においては以下のような問題があった。図１
８はセンサ出力の周波数特性を示した図である。電磁ピ
ックアップ式はインダクタンスなので回転体１の回転す
る周波数ｆの対数に比例して出力が大きくなるが、ホー
ル式は周波数ｆに対して一定振幅で出力される。図１５
の１次フィルタ１１および図１７の２次フィルタ１９の
カットオフ周波数ＷＶｍａｘはセンサ周波数の最大値付
近に設定される。例えば、時速３００ｋｍ／ｈの車速で
回転体１の歯数が４８の場合、センサ周波数は略４ｋＨ
ｚとなるので、カットオフ周波数ＷＶｍａｘはこの付近
の周波数に設定される。図１８（ａ）は上記フィルタの
特性であり、図１８（ｂ）の実線は破線で示すセンサ特
性に上記のフィルタ特性を重ねた総合特性である。

【０００８】電磁ピックアップ方式の場合は、耐ノイズ
性を考慮してフィルタ次数は２次を使用する。これに対
し、ホール式では２次のフィルタを用いると高調波成分
が除去されてしまい、波形鈍りが大きくなってしまう。
波形鈍りが大きくなると、後段でパルス信号に波形整形
する場合に、デューティ変動が大きくなったり、最悪の
場合には波形整形できないといった問題が生じてしま
う。従ってホール式の場合のフィルタ次数は１次以上に
できず、このためホール式の耐ノイズ性を電磁ピックア
ップ式と同様にすることが出来ないという問題があっ
た。

【０００９】上記の問題を図１９に示すフィルタ特性図
で説明する。図１９の横軸は周波数、縦軸はノイズレベ
ルであり、図中の特性線の下側以下のレベルのノイズは
抑圧し、上側以上のレベルのノイズは通過させる。実際
に車両ハーネスに誘起されるサージノイズは、実測の結
果、数ＭＨｚ、数１０〜数１００Ｖのレベルであり、×
印で図示したような位置にある。２本の特性線（折線）
はフィルタ次数が１次と２次のケースであり、１次フィ
ルタではノイズに対する抑圧力が少なくなっていること
が判る。

【００１０】また、回転センサの回転パルス信号の最大
周波数が４ｋＨｚの場合、周期は２５０μｓｅｃであ
り、デューティは５０％であるが、歯車の形状から有効
なパルス幅はさらに最低７０％となる場合があるので、
有効なパルス幅は結局７５μｓｅｃとなる。これに対し
て、ノイズの周波数成分は最低でも１.０ＭＨｚであ
り、０.５μｓｅｃ以下のノイズパルスを除去する必要
がある。つまり、パルス幅７５μｓｅｃ以上の信号は完
全に通過させ、パルス幅０.５μｓｅｃ以下の信号は完
全にカットする必要がある。このような急峻な特性を安
定に実現するのは、アナログ１次フィルタでは難しい。

【００１１】上記のように、従来の波形整形回路におい
ては、回転センサとしてホール式回転センサを用いた場
合、フィルタ次数を１次以上にできないため耐ノイズ性
を電磁ピックアップ式と同様にすることが出来ず、かつ
両者の周波数特性やバイアス方式が異なるため、両方式
の回転センサに共用できる波形整形回路を実現すること
が出来ず、例えば各々の回転センサに適したＩＣ回路を
準備する必要がある、という問題があった。

【００１２】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、第１の目的は回転セ
ンサとしてホール式回転センサを用いた場合でも耐ノイ
ズ性を電磁ピックアップ式と同程度にすることの出来る
波形整形回路を提供することであり、第２の目的はホー
ル式回転センサと電磁ピックアップ式回転センサに共用
できる波形整形回路を実現することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、回転センサの出力に重畳された外来ノイズを抑
圧するアナログ１次フィルタと、前記アナログ１次フィ
ルタの出力を基準電圧と比較することによって２値振幅
の回転パルス信号に波形整形するコンパレータと、前記
コンパレータが２値化した回転パルス信号のパルス幅を
基準クロック信号で計数し、所定の時間幅以上のパルス
だけを出力する第１の時間軸フィルタと、を備えるよう
に構成している。

【００１４】上記のように、請求項１に記載の発明にお
いては、アナログ１次フィルタで最初にノイズをおおま
かに除去し、コンパレータで波形整形後、第１の時間軸
フィルタでさらにノイズを除去するように構成してい
る。この構成により、アナログ１次フィルタと第１の時
間軸フィルタとを組み合わせて２次フィルタと同様なノ
イズ抑圧力をホール式回転センサの波形整形回路におい
ても持たせることができる。上記第１の時間軸フィルタ
は、例えば後記図６に示すように、センサ信号（ａ）に
ノイズ（ｂ）が乗った信号から、ノイズ（ｂ）を除去し
て出力信号（ｃ）にする働きをする。このような第１の
時間軸フィルタとアナログ１次フィルタとを組み合わせ
ることにより、２次フィルタと同様なノイズ抑圧力をホ
ール式回転センサの波形整形回路に持たせることが出来
る。例えば後記図５に示すような斜線領域でノイズを抑
圧するフィルタ特性を実現する。図５の特性は２次フィ
ルタに比べて若干特性が劣るところはあるが、波形鈍り
が少なく、良好なノイズ除去特性が得られる。

【００１５】また、請求項２に記載の発明においては、
第１の時間軸フィルタの基準クロック信号よりもさらに
速いタイミングで前記回転パルス信号の信号レベルを判
定し、出力信号レベルが所定回数以上継続して一致した
場合に、出力信号レベルを変化させる第２の時間軸フィ
ルタを、前記波形整形用のコンパレータと前記第１の時
間軸フィルタとの間に設けたものである。このように構
成することにより、第１の時間軸フィルタにおける低周
波領域の不要な通過領域をなくすことができ、それとア
ナログ１次フィルタの周波数が高くなるほど大きくなる
ノイズ除去特性とを組み合わせることにより、請求項１
の構成よりも総合的にノイズ除去特性を改善することが
出来る。

【００１６】また、請求項３に記載の発明は、回転セン
サとしてホール式回転センサと電磁ピックアップ式回転
センサとの何れかを切り換えて使用可能にした構成であ
る。上記請求項１または請求項２に記載の波形整形回路
は、基本的にホール式回転センサと電磁ピックアップ式
回転センサの何れにも適用可能な回路であるから、請求
項３に記載のように、各方式の回転センサに適した基準
電圧を発生する回路と、切り換え回路とを設けることに
より、両方式の回転センサの何れにも適用できる波形整
形回路を実現することが出来る。

【００１７】

【発明の効果】本発明によれば、時間軸フィルタとアナ
ログ１次フィルタを組み合わせることにより、従来の２
次フィルタと同様のノイズ除去性能を持ちながら、信号
波形を鈍らせることがない波形整形回路を実現すること
が出来る。したがって周波数特性が異なる電磁ピックア
ップ式回転センサとホール式回転センサの両方に共通し
て適用することが出来るので、センサ波形整形回路をＩ
Ｃ化すれば、両方のセンサに適用できる波形処理ＩＣが
得られ、部品を共通にすることができるので、システム
コストを大幅に低減できる、という効果が得られる。

【００１８】

【発明の実施の形態】以下、本発明に係わる実施の形態
を図面を用いて説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
を示すブロック図であり、ホール式回転センサを用いた
場合の全体の回路を示す。図１においては、ホール式の
回転センサ２９の出力をアナログ１次フィルタ１１に通
して、最初にノイズをおおまかに除去し、ヒステリシス
付きコンパレータ１３で波形整形した後、時間軸フィル
タ２５でさらにノイズ除去した後にＣＰＵ１６に入力す
る構成としている。この構成に示すように、１次フィル
タ１１と時間軸フィルタ２５を組み合わせることによ
り、２次フィルタと同様なノイズ抑圧力をホール式回転
センサの波形整形回路においても持たせることができる
（詳細後述）。

【００１９】図２は、時間軸フィルタ２５の一実施の形
態を示す論理回路図である。図１のコンパレータ１３で
２値信号に波形整形された回転パルス信号Ｆｉは、図２
の時間軸フィルタ２５において、まずＤフリップフロッ
プ３２によりクロック信号に同期化され、アップダウン
カウンタ２２のＵ／Ｄ端子に入力される。Ｄフリップフ
ロップ３２およびアップダウンカウンタ２２にはクロッ
ク信号発振回路３３からクロック信号が供給されてい
る。このクロック信号は回転パルス信号の最小反転時間
よりも十分速いクロック信号に設定する必要がある。

【００２０】Ｄフリップフロップ３２の出力はＡＮＤゲ
ート３０に入力され、ＲＳフリップフロップ２３の出力
とＡＮＤした後にアップダウンカウンタ２２のＳＥＴ端
子に入力される。Ｄフリップフロップ３２の出力はさら
にＮＯＲゲート３１に入力され、ＲＳフリップフロップ
２３の出力とＮＯＲした後にアップダウンカウンタ２２
のＲＥＳＥＴ端子に入力される。

【００２１】アップダウンカウンタ２２の出力はデコー
ダ３４に入力されている。デコーダ３４は、アップダウ
ンカウンタ２２のカウント値がフルカウント時はＦＵＬ
Ｌ出力へ“Ｌｏｗ”を出力し、アップダウンカウンタ２
２のカウント値がゼロ時はＺＥＲＯ出力へ“Ｌｏｗ”を
出力する。この実施の形態では４ビットカウンタとして
いるが、他のビット数のカウンタを用いてもよい。

【００２２】次に、デコーダ３４のＦＵＬＬ出力はＲＳ
フリップフロップ２３のセット入力に供給され、ＺＥＲ
Ｏ出力はＲＳフリップフロップ２３のリセット入力に供
給される。ＲＳフリップフロップ２３はセット入力が
“Ｌｏｗ”レベル時にセットされて出力が“Ｈｉ”とな
り、リセット入力が“Ｌｏｗ”レベル時にリセットされ
て出力が“Ｌｏｗ”となる。

【００２３】次に、アップダウンカウンタ２２の動作に
ついて説明する。アップダウンカウンタ２２は内部にバ
イナリカウンタを有し、ＳＥＴ入力が“Ｈｉ”の時はカ
ウンタ値を全て“Ｈｉ”、ＲＥＳＥＴ入力が“Ｈｉ”の
時はカウンタ値を全て“Ｌｏｗ”にする。そしてＳＥＴ
入力、ＲＥＳＥＴ入力が共に“Ｌｏｗ”の時にカウンタ
動作するが、Ｕ／Ｄ（アップダウン端子）が“Ｈｉ”の
時にカウントアップ、“Ｌｏｗ”の時にカウントダウン
する。

【００２４】ＲＳフリップフロップ２３のＱ出力は時間
軸フィルタ２５の出力Ｆｏとして図１のＣＰＵ１６に供
給され、回転体１の回転周期計測に用いられる。ＣＰＵ
１６では、通常、インプットキャプチャレジスタ（図示
せず）で時間軸フィルタ２５の出力を受ける。インプッ
トキャプチャレジスタは、信号が“Ｈｉ”から“Ｌｏ
ｗ”、又は、“Ｌｏｗ”から“Ｈｉ”に変化した時にＣ
ＰＵ１６内のフリーランニングカウンタのカウント値を
記憶するレジスタであって、ＣＰＵ１６が適当なタイミ
ングでこのカウント値を読みだし、予めわかっているフ
リーランニングカウンタのクロック周期から回転パルス
信号の時間間隔を計算する。

【００２５】次に、時間軸フィルタ２５のグリッチノイ
ズ除去動作を説明する。図３は図２の回路各部における
信号波形を示すタイミング図である。図３において、
（ｂ）に示すＦｉは回転パルス信号であって波形整形さ
れた後でも斜線に示すグリッチノイズが重畳されてい
る。これを（ａ）に示すＣＬＫ（クロック信号）で同期
化したものが（ｃ）に示すＦｉ’であり、Ｆｉ’の初期
状態は“Ｌｏｗ”である。

【００２６】Ｆｉ’が“Ｈｉ”になるとアップダウンカ
ウンタ２２（以下、カウンタ２２と略記）でカウントア
ップを開始するが、“Ｈｉ”の時間が不十分でノイズに
よる“Ｌｏｗ”パルスが入ると、出力ＦｏによりＮＯＲ
ゲート３１が“Ｈｉ”になり、カウンタ２２はリセット
される。次に、再度Ｆｉ’が“Ｈｉ”になるとＡＮＤゲ
ート３０、ＮＯＲゲート３１は共に“Ｌｏｗ”になり、
カウンタ２２は、（ｄ）のＣＮＴ（カウント）値に示す
ようにカウントアップを開始する。Ｆｉ’が所定時間
“Ｈｉ”であると、カウンタ２２がカウントアップし、
ＦＵＬＬ信号が“Ｌｏｗ”になるのでＲＳフリップフロ
ップ２３がセットされて出力Ｆｏが“Ｈｉ”になる。こ
の結果、ＡＮＤゲート３０が“Ｈｉ”になりカウンタ２
２はＦＵＬＬ状態で停止する。入力Ｆｉ’が“Ｈｉ”状
態を維持するとこのままであるが、Ｆｉ’入力にノイズ
による“Ｌｏｗ”パルスが入ると、出力Ｆｏは“Ｈｉ”
を維持しているので、ＡＮＤゲート３０、ＮＯＲゲート
３１は共に“Ｌｏｗ”になり、Ｕ／Ｄ端子は“Ｌｏｗ”
であるので、カウンタ２２は（ｄ）のＣＮＴ値に示すよ
うに今度はカウントダウンを開始する。

【００２７】Ｆｉ’に“Ｈｉ”が入力された時と同様
に、“Ｌｏｗ”レベルの時間が不十分でノイズによる
“Ｈｉ”パルスが入ると、出力Ｆｏが“Ｈｉ”を維持し
ているので、ＡＮＤゲート３０が“Ｈｉ”になってカウ
ンタ２２は全てセットされ、デコーダ３４のＦＵＬＬ出
力から“Ｌｏｗ”が出力される。次に、再度Ｆｉ’が
“Ｌｏｗ”になるとＡＮＤゲート３０、ＮＯＲゲート３
１は共に“Ｌｏｗ”になり、カウンタ２２は、（ｄ）の
ＣＮＴ値に示す如くカウントダウンを開始する。そして
Ｆｉ’が所定時間“Ｌｏｗ”であると、カウンタ２２の
ＣＮＴ値がゼロになり、デコーダ３４のＺＥＲＯ信号か
ら“Ｌｏｗ”が出力される。このＺＥＲＯ信号によりＲ
Ｓフリップフロップ２３がリセットされて出力Ｆｏが
“Ｌｏｗ”になる。この結果、ＮＯＲゲート３１が“Ｈ
ｉ”になり、カウンタ２２はＺＥＲＯ状態で停止する。

【００２８】図３において、デコーダ３４のＦＵＬＬ信
号およびＺＥＲＯ信号をデコードする値とクロック周期
の積がノイズ除去時間であり、図３に時間Ｔで示す部分
に相当する。本実施の形態ではクロック周期の精度が、
このノイズ除去時間の精度を決定しているため、クロッ
ク発振器３３を例えば水晶発振子またはセラミック発振
子で構成することにより、経時変化、温度変化が少なく
安定なノイズ除去時間を実現できる。

【００２９】上記のように、時間軸フィルタ２５におい
ては、図４の特性図に示すように、パルス周期が回転周
波数ＷＶｍａｘにあたるパルスは通過させ、ノイズ周波
数のパルスは通過させない特性を有するので、図６に示
すように、センサ信号（ａ）にノイズ（ｂ）が乗った信
号から、ノイズ（ｂ）を除去して出力信号（ｃ）にする
働きをする。このような時間軸フィルタ２５と１次フィ
ルタ１１とを組み合わせることにより、２次フィルタと
同様なノイズ抑圧力をホール式回転センサの波形整形回
路に持たせることが出来る。すなわち、図５に示すよう
に、破線で示すアナログ１次フィルタと時間軸フィルタ
の特性を組み合わせることにより、太実線で示す総合特
性を実現し、それによってノイズを抑圧することが出来
る。図５の特性は２次フィルタに比べてやや特性が劣る
ところはあるが、波形鈍りが少なく、良好なノイズ除去
特性が得られる。

【００３０】（第２の実施の形態）図７は第２の実施の
形態の構成を示す回路ブロック図である。この実施の形
態は図１に示したホール式回転センサ用の波形整形回路
を電磁ピックアップ式回転センサにも使用できるように
したものである。図７では、図１に比べて電磁ピックア
ップ式にも対応できるように、クランプおよびバイアス
回路１７、カップリングコンデンサ１８、電磁ピックア
ップ用の基準電圧を作成する分圧回路２１が追加になっ
ている。他に、回路を切り換えるためのアナログスイッ
チ回路２６、２７が追加になっており、これらのアナロ
グスイッチ回路は回転センサがホール式の場合は白丸
側、電磁ピックアップ式の場合は黒丸側を選択するよう
に、ＣＰＵ１６から切り換え信号ＳＥＬ１、ＳＥＬ２に
よって設定される。

【００３１】図７においては、電磁ピックアップ式回転
センサ３５を接続した場合は、従来の２次フィルタとほ
ぼ同じ特性を１次フィルタ１１と時間軸フィルタ２５で
実現し、従来と同じ耐ノイズ特性にする。このようにす
ることによって耐ノイズ除去回路を電磁ピックアップ式
とホール式センサで共用することができるという効果が
ある。

【００３２】（第３の実施の形態）次に、第３の実施の
形態について説明する。まず、時間軸フィルタの改善す
べき点について図８および図９を用いて説明する。時間
軸フィルタはサンプリングフィルタであるため、サンプ
リングクロック周波数ｆｓの倍数毎にノイズを通過させ
てしまう領域が存在する。図８において周波数ｆｓ＊
１、ｆｓ＊２、ｆｓ＊３に通過領域と記載した部分が上
記の領域に相当する。

【００３３】サンプリング周波数ｆｓが十分に高けれ
ば、図９の総合特性に示すように、前段のアナログ１次
フィルタ（破線で示す右上がりの特性）でノイズが抑圧
できる。しかし、回路の都合上ｆｓを十分高くできない
場合には問題となる。すなわち、ｆｓがさほど高くない
場合には、図９に総合特性よりも右側の範囲においても
ノイズを通過させる可能性のある領域がｆｓの整数倍毎
に存在することになる。

【００３４】このことを時間軸で考えると、図１０
（ａ）に示すように、サンプリングクロックＣＬＫと同
じ周波数のノイズが連続して前記図２に示した時間軸フ
ィルタの入力Ｆｉに到来した場合、実際には網掛けで示
すノイズ成分が存在するのに対し、図２の時間軸フィル
タではサンプリングクロック間隔毎でしか入力Ｆｉを読
み込まないため、このような速い変化のノイズを見逃す
可能性がある。このような問題の対応策としては、図１
０（ｂ）に示すような更に速いクロック信号で入力Ｆｉ
をサンプルするか、または、図１０（ｃ）に示すような
サンプリングクロック信号を遅延させて擬似的に速いク
ロックタイミングを作って入力Ｆｉをサンプルすること
が考えられる。

【００３５】図１１は、上記図１０（ｃ）の手法に用い
るプリフィルタ３６（第２の時間軸フィルタ）の実施の
形態を示す論理回路図である。このようなプリフィルタ
３６を用い、時間軸フィルタ２５の前処理としてサンプ
リングクロック信号よりも高い成分を除去する。図１１
において、各インバータ３８は遅延素子として動作し、
ＣＬＫ端子から入力したサンプリングクロックＣＬＫ
を、およそＣＬＫ周期の１／４時間分を遅延させる。こ
の遅延回路によりＣＬＫを１／４、２／４、３／４、４
／４遅延させたクロック信号を作成し、４つのＤフリッ
プフロップ３２に供給する。Ｐｉに入力された回転パル
ス信号（後記図１３のコンパレータ１３の出力）は４つ
のＤフリップフロップ３２のＤ入力に供給される。各々
のＤフリップフロップには位相の異なるクロックＣＬＫ
が入力されているため、遅延差による時間差をつけてＰ
ｉのレベルを記憶する。

【００３６】クロックＣＬＫは各インバータ３８で遅延
された後、さらに今度はインバータ３８よりもずっと遅
延時間の短い複数のインバータ４２で遅延され、インバ
ータ４２の適当な端子から２個のＮＯＲゲート４１、１
個のＯＲゲート４３を介してゲートパルスＧＴ１、ＧＴ
２とリセットパルスＲＳＴを作成する。ゲートパルスＧ
Ｔ１、ＧＴ２は図１０（ｃ）に示すタイミングでＮＡＮ
Ｄゲート３７およびＮＯＲゲート３９に入力される。Ｎ
ＡＮＤゲート３７は４つのＤフリップフロップ３２の出
力が全て“Ｈｉ”であることをゲートパルスＧＴ１に同
期して検出し、ＮＯＲゲート３７は４つのＤフリップフ
ロップ３２の出力が全て“Ｌｏｗ”であることをゲート
パルスＧＴ２に同期して検出し、結果をＲＳフリップフ
ロップ２３に記憶する。この後、４つのＤフリップフロ
ップ３２はリセットパルスＲＳＴによってリセットさ
れ、次のサンプリングに備える。

【００３７】ＲＳフリップフロップ２３の出力は、入力
ＰｉをクロックＣＬＫの４倍のサンプリングクロック信
号で一致を検証した信号と等価になり、図１２に示すよ
うにｆｓの１倍から３倍（ｆｓ＊１〜ｆｓ＊３）までの
不要な通過領域をなくすことができる。上記のように、
図１１の回路においては、時間軸フィルタ２５の基準ク
ロック信号よりもさらに速いタイミングで回転パルス信
号の信号レベルを判定し、出力信号レベルが所定回数以
上継続して一致した場合に、出力信号レベルを変化させ
るように動作する。そして前記のようにアナログ１次フ
ィルタのノイズ除去特性（図１２に破線で示す右上がり
の特性）は周波数が高くなるほど大きくなるから、ｆｓ
＊１〜ｆｓ＊３までの不要な通過領域をなくせば、それ
以上の高周波領域では、アナログ１次フィルタで充分な
ノイズ除去特性が得られ、総合的にノイズ除去特性を改
善することが出来る。

【００３８】図１３は、図１１に示したプリフィルタ３
６を用いた波形整形回路を示すブロック図である。図１
３においては、前記図７の回路におけるコンパレータ１
３と時間軸フィルタ２５との間に図１１のプリフィルタ
３６を接続したものである。

【図面の簡単な説明】

【図１】本発明に係わる第１の実施の形態の構成を示す
回路ブロック図。

【図２】本発明に係わる時間軸フィルタの一実施の形態
を示す回路ブロック図。

【図３】時間軸フィルタの動作を説明するための信号の
タイミング図。

【図４】本発明に係わる時間軸フィルタの通過特性を示
す特性図。

【図５】本発明に係わる波形整形回路の通過特性を示す
特性図。

【図６】時間軸フィルタの動作を説明するための信号波
形図。

【図７】本発明に係わる第２の実施の形態の構成を示す
回路ブロック図。

【図８】時間軸フィルタの問題点を説明するための特性
図。

【図９】時間軸フィルタと１次フィルタを組み合わせた
特性における問題点を説明するための特性図。

【図１０】時間軸フィルタにおける問題点を改善する方
法を説明するための信号のタイミング図。

【図１１】時間軸フィルタ特性を改善するためのプリフ
ィルタ（第２の時間軸フィルタ）の構成を示す回路ブロ
ック図。

【図１２】改善された時間軸フィルタの通過特性を示す
特性図。

【図１３】本発明に係わる第３の実施の形態の構成を示
す回路ブロック図。

【図１４】従来のホール式回転センサの構成を示す回路
ブロック図。

【図１５】従来のホール式回転センサの波形整形回路を
示す回路ブロック図。

【図１６】従来の電磁ピックアップ式回転センサの構成
を示す回路ブロック図。

【図１７】従来の電磁ピックアップ式回転センサの波形
整形回路を示す回路ブロック図。

【図１８】回転センサの周波数特性を説明するための特
性図。

【図１９】波形整形回路のノイズ抑圧性能を説明するた
めの特性図。

【符号の説明】

１…回転体 ２、３…ホール素
子 ４…永久磁石 ５…センサＩ
Ｃ ６…トランジスタ ７、８…抵抗 ９…センサ電源 １０…波形整形
回路 １１…１次フィルタ １２…分圧回
路 １３…ヒステリシス付コンパレータ １４…回路電
源 １５…波形整形回路 １６…ＣＰＵ １７…バイアスおよびクランプ回路 １８…コンデ
ンサ １９…２次フィルタ ２０…ヒステ
リシス付コンパレータ ２１…分圧回路 ２２…アップ
ダウンカウンタ ２３…ＲＳフリップフロップ ２４…分圧回
路 ２５…時間軸フィルタ ２６…アナロ
グスイッチ ２７…アナログスイッチ ２８…センサ
コイル ２９…ホール式回転センサ ３０…ＡＮＤ
ゲート ３１…ＮＯＲゲート ３２…Ｄフリ
ップフロップ ３３…クロック発振回路 ３４…デコー
ダ ３５…電磁ピックアップ式回転センサ ３６…プリフィルタ回路（第２の時間軸フィルタ） ３７…ＮＡＮＤゲート ３８…遅延イ
ンバータ ３９…ＮＯＲゲート（負論理ＡＮＤゲート） ４０…インバータ ４１…ＮＯＲ
ゲート ４２…遅延インバータ ４３…ＯＲゲ
ート

Claims (3)

【特許請求の範囲】
1. 【請求項１】回転体の回転速度に応じた周波数の信号を
   発生する回転センサの波形整形回路において、 前記回転センサの出力に重畳された外来ノイズを抑圧す
   るアナログ１次フィルタと、 前記アナログ１次フィルタの出力を基準電圧と比較する
   ことによって２値振幅の回転パルス信号に波形整形する
   コンパレータと、 前記コンパレータが２値化した回転パルス信号のパルス
   幅を基準クロック信号で計数し、所定の時間幅以上のパ
   ルスだけを出力する第１の時間軸フィルタと、 を備えたことを特徴とする回転センサの波形整形回路。
2. 【請求項２】前記第１の時間軸フィルタの基準クロック
   信号よりもさらに速いタイミングで前記回転パルス信号
   の信号レベルを判定し、出力信号レベルが所定回数以上
   継続して一致した場合に、出力信号レベルを変化させる
   第２の時間軸フィルタを、前記波形整形用のコンパレー
   タと前記第１の時間軸フィルタとの間に設けたことを特
   徴とする請求項１に記載の回転センサの波形整形回路。
3. 【請求項３】ホール式回転センサ用の電源と、 前記ホール式回転センサ用の電源電圧を分圧してホール
   式回転センサ用の基準電圧を発生する第１の分圧回路
   と、 電磁ピックアップ式回転センサ用の電源と、 前記電磁ピックアップ式回転センサ用の電源電圧を分圧
   して電磁ピックアップ式回転センサ用の基準電圧を発生
   する第２の分圧回路と、 電磁ピックアップ式回転センサの出力を所定範囲でクラ
   ンプし、かつ所定のバイアスを付加するクランプおよび
   バイアス回路と、 前記クランプおよびバイアス回路の出力に接続された直
   流分阻止用のコンデンサと、 前記ホール式回転センサの出力または前記コンデンサの
   出力の何れか一方を選択して前記アナログ１次フィルタ
   に与える第１の切り換え手段と、 前記第１の分圧回路または前記第２の分圧回路の出力の
   うち、前記第１の切り換え手段で選択した回転センサに
   対応した方の出力を選択し、それを前記コンパレータの
   一方の入力端子に基準電圧として与える第２の切り換え
   手段と、 を備え、回転センサとしてホール式回転センサと電磁ピ
   ックアップ式回転センサとの何れかを切り換えて使用可
   能にしたことを特徴とする回転センサの波形整形回路。