JPH1027866A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

Info

Publication number
JPH1027866A
JPH1027866A JP8181722A JP18172296A JPH1027866A JP H1027866 A JPH1027866 A JP H1027866A JP 8181722 A JP8181722 A JP 8181722A JP 18172296 A JP18172296 A JP 18172296A JP H1027866 A JPH1027866 A JP H1027866A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor element
integrated circuit
circuit device
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8181722A
Other languages
English (en)
Inventor
Toshihiro Matsunaga
俊博 松永
Masayuki Shirai
優之 白井
Tetsuya Hayashida
哲哉 林田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8181722A priority Critical patent/JPH1027866A/ja
Publication of JPH1027866A publication Critical patent/JPH1027866A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路装置において低熱抵抗化を図
る。 【解決手段】 半導体素子１の非回路形成面である裏面
１ｃの外周部１ｄと接合して半導体素子１を支持する素
子外周支持面３ａを備えかつ半導体素子１の裏面１ｃの
面積よりも小さい貫通孔３ｂが設けられた素子搭載基板
３と、半導体素子１とその周辺部１ｅとを封止する封止
樹脂４とからなり、半導体素子１の裏面１ｃが素子搭載
基板３の貫通孔３ｂを介して露出するように半導体素子
１と素子搭載基板３とが接合されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、低熱抵抗化を図る表面実装形の半導体集積
回路装置およびその製造方法に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】エレクトロニクス分野においては、電子機
器やそれを含む装置全体の小形化、あるいは高性能化が
要求され、これに対応するために半導体集積回路装置の
高速化や高集積化が図られている。
【０００４】その結果、半導体集積回路装置の多ピン化
や微細ピッチ化が急進展し、多ピン化によって半導体素
子からの発熱量も増加している。
【０００５】なお、低熱抵抗化を図った表面実装形の半
導体集積回路装置として、ＰＧＡ（Pin Grid Array）や
ＢＧＡ（Ball Grid Array)などが挙げられる。
【０００６】ここで、ＰＧＡやＢＧＡは、半導体素子を
支持する素子搭載基板と、半導体素子とその周辺部とを
封止する封止材（例えば、封止樹脂やキャップ部材な
ど）とからなり、さらに、素子搭載基板には、半導体素
子を収容する凹部であるキャビティ部が設けられてい
る。
【０００７】なお、低熱抵抗化構造の種々の半導体集積
回路装置については、例えば、日経ＢＰ社、１９９３年
５月３１日発行、香山晋、成瀬邦彦（監）、「実践講座
ＶＬＳＩパッケージング技術（下）」、２００〜２１２
頁に記載されている。
【０００８】
【発明が解決しようとする課題】ところが、前記した技
術のＰＧＡやＢＧＡにおいては、キャビティ部で吸湿
し、素子搭載基板と半導体素子との接合部に水分が溜ま
り、実装基板（プリント配線基板）に実装する際のリフ
ロー時に、蒸気圧が高くなり、樹脂封止材にクラック
（亀裂）が形成される。
【０００９】その結果、半導体集積回路装置が不良品に
なることが問題とされる。
【００１０】また、低熱抵抗化のため、半導体素子の非
回路形成面（回路形成面と反対側の面）に放熱部材を取
り付けた半導体集積回路装置もあるが、この構造におい
ては、コストアップに繋がることが問題とされる。
【００１１】本発明の目的は、低熱抵抗化を図る半導体
集積回路装置およびその製造方法を提供することにあ
る。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置
は、半導体素子の回路形成面と反対側の非回路形成面の
外周部と接合して前記半導体素子を支持する素子外周支
持面を備えかつ前記半導体素子の非回路形成面の面積よ
りも小さい貫通孔が設けられた素子搭載基板と、前記半
導体素子とその周辺部とを封止する封止材とを有し、前
記半導体素子の非回路形成面が前記素子搭載基板の貫通
孔を介して露出するように前記半導体素子と前記素子搭
載基板とが接合されているものである。
【００１５】これにより、半導体素子の非回路形成面を
露出させて半導体素子を支持することができ、したがっ
て、半導体素子の非回路形成面を直接冷却することがで
きる。
【００１６】その結果、半導体素子の非回路形成面から
の放熱効果を向上させることができ、これにより、簡単
な構造によってかつ低価格で半導体集積回路装置の低熱
抵抗化を図ることができる。
【００１７】さらに、本発明の半導体集積回路装置は、
熱伝導率の高い材料によって形成された放熱部材が前記
素子搭載基板の貫通孔を介して前記半導体素子の非回路
形成面に取り付けられているものである。
【００１８】また、本発明の半導体集積回路装置の製造
方法は、素子搭載基板が有する素子外周支持面に半導体
素子の回路形成面と反対側の非回路形成面の外周部を接
合させるとともに、前記素子搭載基板に設けられた貫通
孔を介して前記半導体素子の非回路形成面を露出させて
前記半導体素子を支持する工程、前記半導体素子の素子
電極と前記素子搭載基板の基板電極とを電気的に接続す
る工程、前記半導体素子とその周辺部とを封止する工程
を含むものである。
【００１９】なお、本発明の半導体集積回路装置の製造
方法は、素子搭載基板の素子外周支持面に接合材を用い
て半導体素子の非回路形成面の外周部を接合させて前記
半導体素子を支持した後、前記半導体素子の素子電極と
前記素子搭載基板の基板電極とを電気的に接続するもの
である。
【００２０】さらに、本発明の半導体集積回路装置の製
造方法は、真空吸着手段などの素子保持手段によって素
子搭載基板の素子外周支持面に半導体素子の非回路形成
面の外周部を接触させて前記半導体素子を支持しなが
ら、前記半導体素子の素子電極と前記素子搭載基板の基
板電極とを電気的に接続するものである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２２】図１は本発明による半導体集積回路装置の
構造の実施の形態の一例を示す断面図、図２は本発明の
半導体集積回路装置における素子搭載基板の構造の実施
の形態の一例を示す図であり、（ａ）は断面図、（ｂ）
は底面図、図３は本発明による半導体集積回路装置の製
造方法の実施の形態の一例を示す断面図、図４は本発明
による半導体集積回路装置の製造方法の実施の形態の一
例を示す断面図である。
【００２３】本実施の形態による半導体集積回路装置
は、半導体素子１を搭載しかつ封止してなるキャビティ
アップ形のＢＧＡであり、図１および図２を用いて前記
ＢＧＡの構成を説明すると、半導体素子１の回路形成面
（以降、表面１ｂという）と反対側の非回路形成面（以
降、裏面１ｃという）の外周部１ｄと接合して半導体素
子１を支持する素子外周支持面３ａを備え、かつ半導体
素子１の裏面１ｃの面積よりも小さい貫通孔３ｂが設け
られた素子搭載基板３と、半導体素子１とその周辺部１
ｅとを封止する封止材である封止樹脂４とからなり、半
導体素子１の裏面１ｃが素子搭載基板３の貫通孔３ｂを
介して露出するように半導体素子１と素子搭載基板３と
が接合されているものである。
【００２４】すなわち、半導体素子１は、その裏面１ｃ
が貫通孔３ｂを介して露出された状態で素子搭載基板３
によって支持されている。
【００２５】ここで、本実施の形態による素子搭載基板
３は、例えば、ＢＴレジンなどの有機材料もしくはムラ
イトなどのセラミック材によって形成され、その内部に
は配線部３ｈが設けられ、この配線部３ｈを介して半導
体素子１の素子電極１ａとバンプ搭載電極３ｉに搭載さ
れる外部電極であるバンプ２とが電気的に接続される。
【００２６】また、素子搭載基板３の中央付近３ｃに
は、半導体素子１を収容する凹部３ｄ（キャビティ部と
もいう）が設けられている。
【００２７】さらに、素子搭載基板３の凹部３ｄ内に
は、半導体素子１の裏面１ｃの面積よりもやや小さい面
積の貫通孔３ｂが１つ設けられている。
【００２８】すなわち、本実施の形態の素子搭載基板３
に設けられた貫通孔３ｂは、図２（ｂ）に示すように、
図１に示す半導体素子１の裏面１ｃの大きさよりやや小
さな四角形のものである。
【００２９】ただし、貫通孔３ｂは、その全てが半導体
素子１の裏面１ｃより小さい面積に形成され、かつその
全てが半導体素子１の裏面１ｃに対応した箇所に設けら
れていれば、複数個設けられていてもよい。
【００３０】また、図２（ａ),（ｂ）に示すように、本
実施の形態による素子搭載基板３の凹部３ｄには、２つ
の段差部３ｆが設けられている。そのうちの一方の段差
部３ｆは、貫通孔３ｂに繋がる箇所であり、半導体素子
１と接合する接合部３ｇ（ダイボンド部ともいう）が設
けられた素子外周支持面３ａを有している。したがっ
て、半導体素子１は、素子外周支持面３ａの接合部３ｇ
において銀ペーストなどの接合材によって素子搭載基板
３と接合し、これにより、素子搭載基板３によって支持
される。
【００３１】なお、本実施の形態においては、図２
（ｂ）に示すように、素子外周支持面３ａにおける接合
部３ｇが、図１に示す半導体素子１の裏面１ｃの外周部
１ｄの形状に相当する枠状を成している。
【００３２】つまり、半導体素子１の裏面１ｃの外周部
１ｄ全周と素子外周支持面３ａとが接合するように、銀
ペーストなどの接合材を素子搭載基板３における四角形
の貫通孔３ｂの周囲全周に塗布したものであり、これに
より、素子外周支持面３ａと半導体素子１の裏面１ｃの
外周部１ｄ全周との接合部３ｇが枠状を成すとともに、
半導体素子１が素子搭載基板３によって支持される。
【００３３】さらに、図１に示すように、素子外周支持
面３ａは、素子搭載基板３の貫通孔３ｂに連結している
ため、接合部３ｇに用いられる銀ペーストなどの接合材
もその全周に渡って片側半分程度が貫通孔３ｂを介して
露出している。
【００３４】ここで、素子搭載基板３の凹部３ｄにおけ
る他の一方の段差部３ｆには、半導体素子１の素子電極
１ａと電気的に接続する基板電極３ｅが設けられてい
る。
【００３５】また、封止材である封止樹脂４は、例え
ば、エポキシ系の熱硬化性樹脂などである。
【００３６】さらに、バンプ２は、例えば、はんだや金
などによって形成されたボール状の外部電極である。
【００３７】また、本実施の形態の半導体集積回路装置
においては、半導体素子１の素子電極１ａと素子搭載基
板３の基板電極３ｅとが金やアルミニウムなどの細線か
らなるボンディングワイヤ５によって電気的に接続され
ている。
【００３８】本実施の形態による半導体集積回路装置の
製造方法について説明する。
【００３９】なお、ここで説明する半導体集積回路装置
の製造方法についても、ＢＧＡの場合であるため、素子
搭載基板３に接続（搭載）される外部電極は、バンプ２
である。
【００４０】まず、中央付近３ｃに半導体素子１を収容
する凹部３ｄを有し、かつ凹部３ｄに半導体素子１の裏
面１ｃの面積よりも小さい面積の貫通孔３ｂが設けられ
た素子搭載基板３を準備する。
【００４１】続いて、図３に示すように、素子搭載基板
３の凹部３ｄに設けられた素子外周支持面３ａに半導体
素子１の裏面１ｃ（非回路形成面）の外周部１ｄを接合
させる。
【００４２】すなわち、半導体素子１の裏面１ｃの外周
部１ｄ全周と素子外周支持面３ａとが接合するように、
銀ペーストなどの接合材を素子搭載基板３における四角
形の貫通孔３ｂの周囲全周に塗布し、その後、半導体素
子１を供給して素子外周支持面３ａと半導体素子１の裏
面１ｃの外周部１ｄ全周とを接合する。
【００４３】その結果、素子外周支持面３ａと半導体素
子１との接合部３ｇが枠状を成すとともに、素子搭載基
板３に設けられた貫通孔３ｂを介して半導体素子１の裏
面１ｃを露出させて半導体素子１を支持することができ
る。
【００４４】これにより、半導体素子１は、その裏面１
ｃを露出させた状態で素子搭載基板３に固定（搭載）さ
れる。
【００４５】この時、半導体素子１は、ワイヤボンディ
ングが可能な程度に素子搭載基板３に固定されていれば
よい。
【００４６】その後、半導体素子１の素子電極１ａと素
子搭載基板３の基板電極３ｅとをボンディングワイヤ５
によって電気的に接続する。
【００４７】つまり、ワイヤボンディングを行う。
【００４８】さらに、ワイヤボンディングによって半導
体素子１と素子搭載基板３とを電気的に接続した後、図
４に示すように、ポッティングなどにより、半導体素子
１とその周辺部１ｅとにノズル８から封止樹脂４を滴下
し、半導体素子１とボンディングワイヤ５を含むその周
辺部１ｅとを封止して保護する。
【００４９】その後、図１に示す外部電極であるバンプ
２を素子搭載基板３の所定箇所に搭載し、さらに、リフ
ローを行い、プリント配線基板などの実装基板にバンプ
２を介して半導体集積回路装置を実装する。
【００５０】なお、リフロー時の温度は、例えば、２４
０℃程度である。
【００５１】本実施の形態の半導体集積回路装置および
その製造方法によれば、以下のような作用効果が得られ
る。
【００５２】すなわち、素子搭載基板３に半導体素子１
の裏面１ｃよりも小さな貫通孔３ｂが設けられ、かつ、
半導体素子１の裏面１ｃが素子搭載基板３の貫通孔３ｂ
を介して露出するように半導体素子１と素子搭載基板３
とが接合されていることにより、半導体素子１の裏面１
ｃを露出させて半導体素子１を支持することができる。
【００５３】これにより、半導体素子１の裏面１ｃを直
接冷却することができ、したがって、半導体素子１の裏
面１ｃからの放熱効果を向上させることができる。
【００５４】その結果、簡単な構造によってかつ低価格
で半導体集積回路装置の低熱抵抗化を図ることができ
る。
【００５５】また、半導体素子１の裏面１ｃの外周部１
ｄと素子搭載基板３の素子外周支持面３ａとを接合させ
て半導体素子１を支持することにより、半導体素子１の
裏面１ｃを露出させた状態であっても半導体素子１を支
持することができる。
【００５６】これによって、半導体素子１の裏面１ｃを
露出させた状態のまま半導体素子１の素子電極１ａと素
子搭載基板３の基板電極３ｅとをボンディングワイヤ５
によって電気的に接続することができる。
【００５７】すなわち、半導体素子１の裏面１ｃを露出
させた状態であってもワイヤボンディングを行うことが
できる。
【００５８】また、素子搭載基板３に半導体素子１の裏
面１ｃよりも小さな貫通孔３ｂが設けられ、かつ半導体
素子１の裏面１ｃの外周部１ｄと素子搭載基板３の素子
外周支持面３ａとを接合させて半導体素子１を支持する
ことにより、その接合部３ｇの面積を少なくするととも
に接合部３ｇを素子搭載基板３の貫通孔３ｂを介して露
出させることができる。
【００５９】これにより、半導体集積回路装置をプリン
ト配線基板などの実装基板に実装する際のリフロー時
に、接合部３ｇから発生する蒸気圧を減少させることが
でき（いわゆるポップコーン現象の発生を低減でき
る）、かつ蒸気圧が貫通孔３ｂを通って外部に逃げるた
め、接合部３ｇや封止樹脂４などの封止材にクラックが
形成されることを防止できる。
【００６０】したがって、耐リフロー性を向上させるこ
とができ、その結果、半導体集積回路装置の歩留りを向
上させることができる。
【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００６２】例えば、前記実施の形態における半導体集
積回路装置の製造方法では、半導体素子１の裏面１ｃの
外周部１ｄ全周と素子外周支持面３ａとが接合するよう
に、銀ペーストなどの接合材を素子搭載基板３の素子外
周支持面３ａにおける四角形の貫通孔３ｂの周囲全周に
塗布する場合を説明したが、半導体素子１はワイヤボン
ディングが行える程度に素子搭載基板３に固定されてい
ればよいため、図５に示す他の実施の形態の半導体集積
回路装置の製造方法のように、素子搭載基板３の素子外
周支持面３ａにおいて、図１に示す半導体素子１の裏面
１ｃの外周部１ｄの角部４箇所（４箇所以外の数箇所で
あってもよい）と素子外周支持面３ａとが接合するよう
に、半導体素子１の裏面１ｃの外周部１ｄ角部に応じた
素子外周支持面３ａの角部４箇所に前記接合材を塗布し
て接合部３ｇを形成してもよい。
【００６３】これにより、半導体素子１の裏面１ｃの外
周部１ｄの角部４箇所と素子外周支持面３ａとを接合さ
せることができる。
【００６４】この場合、裏面１ｃの角部だけで接合材に
よって接合されているため、角部以外の箇所に形成され
た空隙部は、図１に示す封止樹脂４によって埋めること
ができる。
【００６５】ここで、図５に示す半導体集積回路装置の
製造方法を用いることにより、銀ペーストなどの接合材
の使用量を少なくすることができるため、リフロー時
に、接合部３ｇから発生する蒸気圧を低減することがで
きる。
【００６６】これにより、接合部３ｇや封止樹脂４にク
ラックが形成されることを低減できる。
【００６７】また、前記実施の形態で説明した半導体集
積回路装置は、図６に示す他の実施の形態の半導体集積
回路装置のように、熱伝導率の高い材料によって形成さ
れた放熱部材である放熱フィン６が素子搭載基板３の貫
通孔３ｂを介して半導体素子１の裏面１ｃに取り付けら
れていてもよい。
【００６８】ここで、放熱フィン６は、例えば、アルミ
ニウムなどの熱伝導率の高い材料によって形成された放
熱部材であり、半導体素子１の裏面１ｃに銀ペーストな
どの接合材を用いて直接取り付けられている。
【００６９】これにより、半導体素子１の放熱性をさら
に向上させることができ、半導体素子１および放熱フィ
ン６が設けられた半導体集積回路装置の長寿命化を図る
ことができる。
【００７０】また、前記実施の形態で説明した半導体集
積回路装置の製造方法は、図７に示す他の実施の形態の
半導体集積回路装置の製造方法のように、銀ペーストな
どの接合材を用いずに半導体素子１と素子搭載基板３と
を電気的に接続するものであってもよい。
【００７１】つまり、半導体素子１と素子搭載基板３と
をワイヤボンディングなどによって電気的に接続する際
に、真空吸着手段７（素子保持手段）によって素子搭載
基板３の貫通孔３ｂを介して半導体素子１を真空吸着
し、これにより、素子搭載基板３の素子外周支持面３ａ
に半導体素子１の裏面１ｃの外周部１ｄを接触させて半
導体素子１を支持（仮固定）しながら、ワイヤボンディ
ング、すなわち、半導体素子１の素子電極１ａと素子搭
載基板３の基板電極３ｅとを電気的に接続するものであ
る。
【００７２】その結果、半導体素子１と素子搭載基板３
との接合部３ｇ（図１参照）に銀ペーストなどの接合材
を用いなくて済むため、リフロー時に、前記接合部３ｇ
から蒸気圧が発生することを防止できる。したがって、
図１に示す接合部３ｇや封止樹脂４（封止材）にクラッ
クが形成されることを低減でき、これにより、半導体集
積回路装置の歩留りを向上させることができる。
【００７３】なお、前記素子保持手段は、半導体素子１
の素子電極１ａと素子搭載基板３の基板電極３ｅとを電
気的に接続する際に、半導体素子１を保持できる手段で
あれば、真空吸着以外の手段であってもよい。
【００７４】また、前記実施の形態および前記他の実施
の形態の半導体集積回路装置においては、半導体素子１
と素子搭載基板３との電気的な接続がワイヤボンディン
グによって行われる場合を説明したが、ワイヤボンディ
ングに限らず、バンプ２などを用いた電気的な接続であ
ってもよい。
【００７５】さらに、前記半導体集積回路装置は、ＢＧ
Ａに限らず、表面実装形で素子搭載基板３に半導体素子
１を搭載する構造のものであれば、ＰＧＡなどの他のタ
イプの半導体集積回路装置であってもよく、また、キャ
ビティアップ形に限らず、キャビティダウン形であって
もよい。
【００７６】なお、前記半導体集積回路装置における封
止材は、封止樹脂４に限らず、キャップ部材であっても
よい。
【００７７】つまり、図１に示す半導体素子１とその周
辺部１ｅとを前記キャップ部材などを用いて封止しても
よい。
【００７８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７９】（１）．素子搭載基板に半導体素子の非回
路形成面よりも小さな貫通孔が設けられかつ半導体素子
の非回路形成面が素子搭載基板の貫通孔を介して露出す
るように半導体素子と素子搭載基板とが接合されている
ことにより、半導体素子の非回路形成面を露出させて半
導体素子を支持することができる。これにより、半導体
素子の非回路形成面からの放熱効果を向上させることが
でき、その結果、簡単な構造によってかつ低価格で半導
体集積回路装置の低熱抵抗化を図ることができる。
【００８０】（２）．半導体素子の非回路形成面の外周
部と素子搭載基板の素子外周支持面とを接合させて半導
体素子を支持することにより、半導体素子の非回路形成
面を露出させた状態であっても半導体素子の素子電極と
素子搭載基板の基板電極とを電気的に接続することがで
きる。
【００８１】（３）．素子搭載基板に半導体素子の非回
路形成面よりも小さな貫通孔が設けられ、かつ半導体素
子の非回路形成面の外周部と素子搭載基板の素子外周支
持面とを接合させて半導体素子を支持することにより、
半導体集積回路装置を実装基板に実装する際のリフロー
時に、接合部や封止材にクラックが形成されることを防
止できる。これにより、耐リフロー性を向上させること
ができ、その結果、半導体集積回路装置の歩留りを向上
させることができる。
【００８２】（４）．半導体素子の非回路形成面が素子
搭載基板の貫通孔を介して露出するように半導体素子と
素子搭載基板とが接合されていることにより、熱伝導率
の高い材料によって形成された放熱部材を素子搭載基板
の貫通孔を介して直接半導体素子の非回路形成面に取り
付けることができる。これにより、半導体素子の放熱性
をさらに向上させることができ、半導体素子および半導
体集積回路装置の長寿命化を図ることができる。
【００８３】（５）．素子搭載基板に半導体素子の非回
路形成面よりも小さな貫通孔が設けられ、かつ半導体素
子の非回路形成面が素子搭載基板の貫通孔を介して露出
するように半導体素子と素子搭載基板とを接合すること
により、半導体素子と素子搭載基板とを電気的に接続す
る際に、真空吸着手段などの素子保持手段によって半導
体素子を支持することができる。これにより、前記接合
の接合部に接合材を用いなくて済むため、リフロー時
に、接合部から蒸気圧が発生することを防止でき、その
結果、接合部や封止材にクラックが形成されることを低
減できる。したがって、半導体集積回路装置の歩留りを
向上させることができる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路装置の構造の実施
の形態の一例を示す断面図である。
【図２】（ａ),（ｂ）は、本発明の半導体集積回路装置
における素子搭載基板の構造の実施の形態の一例を示す
図であり、（ａ）は断面図、（ｂ）は底面図である。
【図３】本発明による半導体集積回路装置の製造方法の
実施の形態の一例を示す断面図である。
【図４】本発明による半導体集積回路装置の製造方法の
実施の形態の一例を示す断面図である。
【図５】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す底面図である。
【図６】本発明の他の実施の形態である半導体集積回路
装置の構造を示す断面図である。
【図７】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す部分断面図である。
【符号の説明】
１ 半導体素子 １ａ 素子電極 １ｂ 表面 １ｃ 裏面 １ｄ 外周部 １ｅ 周辺部 ２ バンプ ３ 素子搭載基板 ３ａ 素子外周支持面 ３ｂ 貫通孔 ３ｃ 中央付近 ３ｄ 凹部 ３ｅ 基板電極 ３ｆ 段差部 ３ｇ 接合部 ３ｈ 配線部 ３ｉ バンプ搭載電極 ４ 封止樹脂（封止材） ５ ボンディングワイヤ ６ 放熱フィン（放熱部材） ７ 真空吸着手段（素子保持手段） ８ ノズル

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を搭載しかつ封止してなる半
    導体集積回路装置であって、 前記半導体素子の回路形成面と反対側の非回路形成面の
    外周部と接合して前記半導体素子を支持する素子外周支
    持面を備え、かつ前記半導体素子の非回路形成面の面積
    よりも小さい貫通孔が設けられた素子搭載基板と、 前記半導体素子とその周辺部とを封止する封止材とを有
    し、 前記半導体素子の非回路形成面が前記素子搭載基板の貫
    通孔を介して露出するように前記半導体素子と前記素子
    搭載基板とが接合されていることを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、熱伝導率の高い材料によって形成された放熱部材
    が前記素子搭載基板の貫通孔を介して前記半導体素子の
    非回路形成面に取り付けられていることを特徴とする半
    導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置であって、前記半導体素子の素子電極と前記素子搭
    載基板の基板電極とがボンディングワイヤによって電気
    的に接続されていることを特徴とする半導体集積回路装
    置。
  4. 【請求項４】 半導体素子を支持する素子搭載基板を有
    した半導体集積回路装置の製造方法であって、 前記素子搭載基板が有する素子外周支持面に前記半導体
    素子の回路形成面と反対側の非回路形成面の外周部を接
    合させるとともに、前記素子搭載基板に設けられた貫通
    孔を介して前記半導体素子の非回路形成面を露出させて
    前記半導体素子を支持する工程、 前記半導体素子の素子電極と前記素子搭載基板の基板電
    極とを電気的に接続する工程、 前記半導体素子とその周辺部とを封止する工程、 を含むことを特徴とする半導体集積回路装置の製造方
    法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法であって、前記素子搭載基板の素子外周支持面に
    接合材を用いて前記半導体素子の非回路形成面の外周部
    を接合させて前記半導体素子を支持した後、前記半導体
    素子の素子電極と前記素子搭載基板の基板電極とを電気
    的に接続することを特徴とする半導体集積回路装置の製
    造方法。
  6. 【請求項６】 請求項４記載の半導体集積回路装置の製
    造方法であって、真空吸着手段などの素子保持手段によ
    って前記素子搭載基板の素子外周支持面に前記半導体素
    子の非回路形成面の外周部を接触させて前記半導体素子
    を支持しながら、前記半導体素子の素子電極と前記素子
    搭載基板の基板電極とを電気的に接続することを特徴と
    する半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項４，５または６記載の半導体集積
    回路装置の製造方法であって、熱伝導率の高い材料によ
    って形成した放熱部材を前記素子搭載基板の貫通孔を介
    して前記半導体素子の非回路形成面に取り付けることを
    特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項４，５，６または７記載の半導体
    集積回路装置の製造方法であって、前記半導体素子の素
    子電極と前記素子搭載基板の基板電極とをボンディング
    ワイヤによって電気的に接続することを特徴とする半導
    体集積回路装置の製造方法。
JP8181722A 1996-07-11 1996-07-11 半導体集積回路装置およびその製造方法 Pending JPH1027866A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8181722A JPH1027866A (ja) 1996-07-11 1996-07-11 半導体集積回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8181722A JPH1027866A (ja) 1996-07-11 1996-07-11 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH1027866A true JPH1027866A (ja) 1998-01-27

Family

ID=16105740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8181722A Pending JPH1027866A (ja) 1996-07-11 1996-07-11 半導体集積回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH1027866A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001010167A2 (en) * 1999-07-28 2001-02-08 Oticon A/S Hearing aid including an integrated circuit and an integrated circuit in a hearing aid
JP2001185657A (ja) * 1999-12-10 2001-07-06 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6771786B1 (en) 1999-07-28 2004-08-03 Oticon A/S Hearing aid including an integrated circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001010167A2 (en) * 1999-07-28 2001-02-08 Oticon A/S Hearing aid including an integrated circuit and an integrated circuit in a hearing aid
WO2001010167A3 (en) * 1999-07-28 2001-08-09 Oticon As Hearing aid including an integrated circuit and an integrated circuit in a hearing aid
US6771786B1 (en) 1999-07-28 2004-08-03 Oticon A/S Hearing aid including an integrated circuit
JP2001185657A (ja) * 1999-12-10 2001-07-06 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法

Similar Documents

Publication Publication Date Title
US5610442A (en) Semiconductor device package fabrication method and apparatus
JP2914242B2 (ja) マルチチップモジュール及びその製造方法
TWI419243B (zh) 一種積體電路封裝體及其製造方法
KR100632459B1 (ko) 열방출형 반도체 패키지 및 그 제조방법
US7605020B2 (en) Semiconductor chip package
US20020079570A1 (en) Semiconductor package with heat dissipating element
US6643136B2 (en) Multi-chip package with embedded cooling element
JPH09293808A (ja) 半導体装置
US6650015B2 (en) Cavity-down ball grid array package with semiconductor chip solder ball
JP3460559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH1027866A (ja) 半導体集積回路装置およびその製造方法
TWI393227B (zh) 已封裝之積體電路及形成堆疊式積體電路封裝之方法
JP2007036035A (ja) 半導体装置
JPH08162575A (ja) 半導体装置およびその製造方法
JPS62150837A (ja) 半導体装置
JPH05198708A (ja) 半導体集積回路装置
JP2002100710A (ja) 半導体装置および半導体装置の製造方法
JPH11163229A (ja) 半導体装置およびその製造方法
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
JPH10200018A (ja) 半導体集積回路装置およびその製造方法
JPH08255868A (ja) 半導体装置およびその製造方法
JP2000124401A (ja) 半導体装置
JP2003060132A (ja) 基板構造、半導体装置及びその製造方法
JP3058142B2 (ja) 半導体装置とその製造方法
JPH10229144A (ja) 半導体装置