JPH10270674A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズを増大することなく、かつ、受
光効率を小さくすることなく受光素子と半導体素子とを
集積化することのできる半導体装置及びその製造方法を
提供する。 【解決手段】 第一半導体基板としての厚膜の支持体シ
リコン基板１と、支持体シリコン基板１上にシリコン酸
化膜等の絶縁層２を介して形成された第二半導体基板と
しての薄膜の活性シリコン層３から成るＳＯＩ（Silico
n on Insulator）基板の支持体シリコン基板１に受光
素子（図示せず）が形成され、活性シリコン層３に絶縁
ゲート型のパワー素子や制御回路等の半導体素子（図示
せず）が形成された構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ構造型の半
導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】図６は、従来例に係るＳＯＩ構造型の受
光素子を示す略断面図である。従来例に係るＳＯＩ構造
型の受光素子は、支持体シリコン基板１と、支持体シリ
コン基板１上にシリコン酸化膜等の絶縁層２を介して形
成されたｐ型の活性シリコン層３とで構成されたＳＯＩ
（Silicon On Insulator）基板の活性シリコン層３内
に、活性シリコン層３の表面に露出するようにリン
（Ｐ）等のｎ型不純物をイオン注入することによりｎ型
不純物領域を形成し、ｎ型不純物領域を囲み、かつ、活
性シリコン層３の表面に露出するように活性シリコン層
３内にボロン（Ｂ）等のｐ型不純物をイオン注入するこ
とによりｐ型不純物領域を形成する。このｎ型不純物領
域はカソード領域７として動作し、ｐ型不純物領域はア
ノード領域６として動作する。そして、カソード領域７
と電気的に接続されるようにカソード電極（図示せず）
が形成され、アノード領域６と電気的に接続されるよう
にアノード電極（図示せず）が形成されている。

【０００３】ＳＯＩ構造型の受光素子は、受光素子とパ
ワー素子や制御回路等の半導体素子との集積化への期待
や、活性シリコン層３の薄膜化による高耐圧化等により
注目されている。

【０００４】

【発明が解決しようとする課題】ＳＯＩ構造型の受光素
子では、短絡電流を代表値とする光照射時に発生する光
電流は活性シリコン層３の膜厚に依存し、薄膜化するほ
ど小さくなるという問題を有している。

【０００５】この問題は、例えば、発光素子と受光素子
を光結合し、受光素子からの光起電力をパワーＭＯＳや
ＩＧＢＴ等の絶縁ゲート型パワー素子のゲート電極に印
加することでパワー素子の導通／遮断状態の駆動を行う
半導体素子を用いた、いわゆる半導体型リレーにおい
て、光照射時の光起電流が小さい受光素子は、エンハン
スメントモードの遮断状態のパワーＭＯＳを導通状態に
するために絶縁ゲートのゲート充電時間に長時間を要す
る、即ち半導体型リレーのオン時間が長くなるという問
題につながる。

【０００６】一方、ＳＯＩ構造型のパワー素子では、活
性シリコン層３の厚みが薄膜化するほど、高耐圧化、低
寄生容量化し、他素子との集積化時に素子間絶縁分離が
容易になる等の利点が期待される。

【０００７】このため、受光素子とパワー素子との同じ
膜厚での集積化は、かえって素子の性能を低下させ好ま
しくない。

【０００８】また、集積化したとしても、受光素子の短
絡電流は受光面積に比例するため、集積化素子の素子面
積の著しい増大を招き、好ましくない。

【０００９】更に、受光素子に照射された入射光がパワ
ー素子や制御回路等にも入射し、好ましくない影響、例
えばトランジスタをオンさせてしまう等の誤動作を生じ
させる可能性もある。

【００１０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、チップサイズを増大
することなく、かつ、受光効率を小さくすることなく受
光素子と半導体素子とを集積化することのできる半導体
装置及びその製造方法を提供することにある。

【００１１】

【課題を解決するための手段】請求項１記載の発明は、
第一半導体基板と該第一半導体基板上に絶縁層を介して
形成された第二半導体基板とから成るＳＯＩ基板と、前
記第一半導体基板中に形成されたアノード領域とカソー
ド領域とを有して成る受光素子と、前記第二半導体基板
中に形成された半導体素子とを有して成るものである。

【００１２】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第二半導体基板中に形成された
隣接する半導体素子間を絶縁分離する素子間分離領域を
設け、前記複数の半導体素子の内、少なくとも１つを絶
縁ゲート型のパワー素子とし、前記第一半導体基板の前
記絶縁層が形成された面側に前記アノード領域を設け、
異なる面側に前記カソード領域を設けて、前記素子間分
離領域及び絶縁層中に前記アノード領域に到達する第一
貫通孔を設け、前記第一貫通孔を埋め込み形成するよう
に第一導電性材料を設けて該第一導電性材料と前記アノ
ード領域とを電気的に接続させ、前記第一導電性材料を
前記パワー素子のゲート電極と電気的に接続させるよう
にしたことを特徴とするものである。

【００１３】請求項３記載の発明は、請求項２記載の半
導体装置において、前記素子間分離領域及び絶縁層中に
前記カソード領域に到達する第二貫通孔を形成し、該第
二貫通孔を埋め込み形成するように第二導電性材料を設
けて該第二導電性材料と前記カソード領域とを電気的に
接続させ、前記第二導電性材料を前記パワー素子のソー
ス電極と電気的に接続させるようにしたことを特徴とす
るものである。

【００１４】請求項４記載の発明は、請求項１記載の半
導体装置において、前記半導体素子が形成されて成る第
二半導体基板を実装基板上に実装し、前記第一半導体基
板に対向する位置に発光素子を配置し、前記発光素子と
前記受光素子とを光結合させるようにしたことを特徴と
するものである。

【００１５】請求項５記載の発明は、第一半導体基板と
該第一半導体基板上に絶縁層を介して形成された第二半
導体基板とから成るＳＯＩ基板の該第二半導体基板上に
酸化膜及び窒化膜を形成し、前記窒化膜の所望の箇所を
エッチングにより除去して第一開口部を形成し、前記第
一開口部が形成された箇所に露出する前記酸化膜の内、
所望の箇所の酸化膜をエッチングにより除去して第二開
口部を形成し、該第二開口部が形成された前記酸化膜を
マスクとして前記第二半導体基板のエッチングを行うこ
とにより溝部を形成し、前記第一半導体基板の前記絶縁
層が形成された面側にアノード領域を形成し、他方の面
側にカソード領域を形成して前記第一半導体基板中に受
光素子を形成し、前記第一開口部が形成された窒化膜を
マスクとしてＬＯＣＯＳ酸化を行うことにより、前記第
二半導体基板の表面から前記アノード領域に到達する第
一素子間分離領域と、前記第二半導体基板の表面から前
記カソード領域に到達する第二素子間分離領域とを形成
し、前記第一素子間分離領域の表面から前記アノード領
域に到達する第一貫通孔を形成し、前記第二素子間分離
領域の表面から前記カソード領域に到達する第二貫通孔
を形成し、前記第一貫通孔及び第二貫通孔を埋め込むよ
うにそれぞれ第一導電性材料及び第二導電性材料を形成
し、前記第一素子間分離領域，第二素子間分離領域及び
絶縁層により絶縁分離された前記第二半導体基板の少な
くとも１つに絶縁ゲート型のパワー素子を形成し、前記
パワー素子のゲート電極と前記第一導電性材料とを電気
的に接続させ、前記パワー素子のソース電極と前記第二
導電性材料とを電気的に接続させるようにしたことを特
徴とするものである。

【００１６】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。

【００１７】＝実施形態１＝ 図１は、本発明の一実施形態に係る半導体装置を示す略
断面図である。本実施形態に係る半導体装置は、第一半
導体基板としての厚膜の支持体シリコン基板１と、支持
体シリコン基板１上にシリコン酸化膜等の絶縁層２を介
して形成された第二半導体基板としての薄膜の活性シリ
コン層３から成るＳＯＩ（Silicon on Insulator）基
板の支持体シリコン基板１に受光素子（図示せず）が形
成され、活性シリコン層３に絶縁ゲート型のパワー素子
や制御回路等の半導体素子（図示せず）が形成された構
成である。

【００１８】従って、本実施形態においては、ＳＯＩ基
板の支持体シリコン基板１に受光素子が形成され、活性
シリコン層３にパワー素子が形成されているので、受光
素子とパワー素子を集積化する際にもチップサイズの増
大を招くことがなく、また、受光素子とパワー素子とで
独立に最適な膜厚に設定することができ、集積化により
各素子の性能を低下させることがない。

【００１９】なお、本実施形態においては、活性シリコ
ン層３に絶縁ゲート型のパワー素子を形成するようにし
たが、これに限定される必要はなく、例えば、制御回路
を形成したり、また、活性シリコン層３の表面から絶縁
層２に到達するように活性シリコン層３に素子間分離領
域を形成し、素子間分離領域及び絶縁層２によって絶縁
分離された活性シリコン層３から成る素子形成領域毎に
絶縁ゲート型のパワー素子や制御回路等が形成されて集
積化された構造としても良い。

【００２０】＝実施形態２＝ 図２は、本発明の他の実施形態に係る半導体装置を示す
略断面図である。本実施形態に係る半導体装置は、実施
形態１として図１に示す半導体装置において、活性シリ
コン層３の表面から絶縁層２に到達するように活性シリ
コン層３内にシリコン酸化膜から成る素子間分離領域４
が形成されて、素子間分利領域及び絶縁層２により絶縁
分離された活性シリコン層３から成る素子形成領域５が
形成され、支持体シリコン基板１内の絶縁層２が形成さ
れた面側にはｐ型不純物領域から成るアノード領域６が
形成され、他方の面側にはｎ型不純物領域から成るカソ
ード領域７が形成されて、受光素子を構成している。

【００２１】そして、素子間分離領域４及び絶縁層２
に、支持体シリコン基板１内のアノード領域７に到達す
る貫通孔（図示せず）を形成し、貫通孔を埋め込むよう
にポリシリコンやアルミニウム（Ａｌ）等の導電性材料
８を埋め込み形成して、アノード領域６と導電性材料８
とを電気的に接続させた構成である。

【００２２】なお、本実施形態においては、素子形成領
域５の少なくとも１つに絶縁ゲート型のパワー素子（図
示せず）が形成され、前記パワー素子のゲート電極と導
電性材料８とが電気的に接続されている。

【００２３】従って、本実施形態においては、ＳＯＩ基
板の支持体シリコン基板１に受光素子が形成され、活性
シリコン層３にパワー素子が形成されているので、受光
素子とパワー素子を集積化する際にもチップサイズの増
大を招くことがなく、また、受光素子とパワー素子とで
独立に最適な膜厚に設定することができ、集積化により
各素子の性能を低下させることがない。

【００２４】また、素子間分離領域４及び絶縁層２にア
ノード領域６に到達する貫通孔を形成し、前記貫通孔を
埋め込むように導電性材料８を形成し、導電性材料８を
介してアノード領域６と絶縁ゲート型のパワー素子のゲ
ート電極とを電気的に接続させるようにしたので、受光
素子とパワー素子との電気的接続をワイヤボンディング
等による実装によらず、チップの製造工程において電気
的接続が可能となる。

【００２５】＝実施形態３＝ 図３は、本発明の他の実施形態に係る半導体装置を示す
略断面図である。本実施形態に係る半導体装置の構成
は、実施形態２として図２に示す半導体装置において、
更に活性シリコン層３の表面から指示体シリコン基板１
内のカソード領域７に到達する素子間分離領域４を形成
し、素子間分離領域４及び絶縁層２内に、素子間分離領
域４の表面からカソード領域７に到達する貫通孔（図示
せず）を形成し、貫通孔を埋め込むようにポリシリコン
やアルミニウム（Ａｌ）等の導電性材料８を埋め込み形
成して、導電性材料８とカソード領域７とを電気的に接
続させた構成である。

【００２６】なお、本実施形態においては、カソード領
域７と電気的に接続された導電性材料８が絶縁ゲート型
のパワー素子のソース電極（図示せず）と電気的に接続
されている。

【００２７】以下、本実施形態に係る半導体装置の製造
工程について図４に基づき説明する。図４は、本実施形
態に係る半導体装置の製造工程を示す略断面図である。
先ず、ｎ型の支持体シリコン基板１と、支持体シリコン
基板１上にシリコン酸化膜等の絶縁層２を介して形成さ
れた活性シリコン層３とから成るＳＯＩ基板を用意す
る。

【００２８】なお、ＳＯＩ基板の形成方法としては、基
板を貼り合わせる貼り合わせＳＯＩ法，単結晶シリコン
中に酸素をイオン注入して内部に絶縁層を形成するSIMO
X（Silicon Implanted Oxidation）法，陽極酸化によ
ってシリコンを部分的に多孔質化し酸化することによっ
て形成する方法等がある。

【００２９】続いて、活性シリコン層３上に熱酸化等に
より酸化膜９を形成し、酸化膜９上に窒化膜１０を形成
し、所定形状にパターニングされたフォトレジスト（図
示せず）をマスクとして窒化膜１０のエッチングを行う
ことにより窒化膜１０に開口部１０ａを形成し、プラズ
マアッシング等によりフォトレジストを除去する。

【００３０】次に、所定形状にパターニングされたフォ
トレジスト（図示せず）及び開口部１０ａが形成された
窒化膜１０をマスクとして、所望の箇所の開口部１０ａ
が形成された箇所の酸化膜９をエッチングにより除去し
て開口部９ａを形成し、フォトレジストを除去する（図
４（ａ））。

【００３１】次に、開口部９ａが形成された酸化膜９を
マスクとして活性シリコン層３のエッチングを行い、溝
部３ａを形成する（図４（ｂ））。

【００３２】次に、ｎ型の支持体シリコン基板１にボロ
ン（Ｂ）等のｐ型不純物のイオン注入を行うことによ
り、支持体シリコン基板１の絶縁層２が形成された面側
にｐ型不純物領域から成るアノード領域６を形成し、異
なる面側にｎ型不純物領域から成るカソード領域７を形
成する。

【００３３】なお、本実施形態においては、イオン注入
によりｐ型不純物領域を形成するようにしたが、これに
限定される必要はなく、例えば熱拡散等により形成する
ようにしても良い。

【００３４】また、本実施形態においては、ｎ型の支持
体シリコン基板１にｐ型不純物をイオン注入するように
したが、これに限定される必要はなく、ｐ型の支持体シ
リコン基板にｎ型不純物をイオン注入するようにしても
良い。

【００３５】更に、本実施形態においては、ＳＯＩ基板
の支持体シリコン基板１にイオン注入によりｐ型不純物
領域を形成するようにしたが、これに限定される必要は
なく、予めｐ型及びｎ型不純物領域が形成された支持体
シリコン基板１を、絶縁層２を介して活性シリコン層３
に貼り合わせるようにしても良い。

【００３６】次に、開口部１０ａが形成された窒化膜１
０をマスクとしてＬＯＣＯＳ酸化を行うことにより素子
間分離領域４を形成する。このとき、素子間分離領域４
は、ある開口部１０ａが形成された箇所ではアノード領
域６に到達し、ある開口部１０ａが形成された箇所（溝
部３ａが形成された箇所）ではカソード領域７に到達す
るまで形成されている（図４（ｃ））。

【００３７】ここで、素子間分離領域４の形成の深さ
は、溝部３ａの深さを調整することにより可能となる。

【００３８】次に、エッチングにより窒化膜１０を除去
した後、所定形状にパターニングされたフォトレジスト
（図示せず）及び開口部１０ａが形成された窒化膜１０
をマスクとして素子間分離領域４の表面からアノード領
域６またはカソード領域７に到達する貫通孔４ａを形成
し、フォトレジスト及び窒化膜１０を除去し（図４
（ｄ））、貫通孔４ａを埋め込むように導電性材料８を
形成する（図４（ｅ））。

【００３９】最後に、活性シリコン層３内に絶縁ゲート
型のパワー素子を形成する。従って、本実施形態におい
ては、ＳＯＩ基板の支持体シリコン基板１に受光素子が
形成され、活性シリコン層３にパワー素子が形成されて
いるので、受光素子とパワー素子を集積化する際にもチ
ップサイズの増大を招くことがなく、また、受光素子と
パワー素子とで独立に最適な膜厚に設定することがで
き、集積化により各素子の性能を低下させることがな
い。

【００４０】また、素子間分離領域４にアノード領域６
またはカソード領域７に到達する貫通孔４ａを形成し、
貫通孔４ａを埋め込むように導電性材料８を形成し、導
電性材料８を介してアノード領域６と絶縁ゲート型のパ
ワー素子のゲート電極とを電気的に接続させ、導電性材
料８を介してカソード領域７と絶縁ゲート型のパワー素
子のソース電極と電気的に接続させるようにしたので、
受光素子とパワー素子との電気的接続をワイヤボンディ
ング等による実装によらず、チップの製造工程において
電気的接続が可能となる。

【００４１】＝実施形態４＝ 図５は、本発明の他の実施形態に係る半導体装置を示す
略断面図である。本実施形態に係る半導体装置は、実施
形態１として図１に示す半導体装置のＳＯＩ基板の活性
シリコン層３側を実装基板１１上に実装し、ＳＯＩ基板
の受光素子が形成された支持体シリコン基板１に対向す
る箇所にＬＥＤ等の発光素子１２を配置して、受光素子
と発光素子１２とを光結合させた構成である。

【００４２】従って、本実施形態においては、受光素子
が形成された支持体シリコン基板１側から発光素子１２
の入射光を入射させるようにしているので、支持体シリ
コン基板１が厚膜であるため、発光素子１２からの入射
光が絶縁ゲート型のパワー素子や制御回路等の半導体素
子が形成されて成る活性シリコン層３に到達することが
なくなり、発光素子１２からの入射光により絶縁ゲート
型のパワー素子や制御回路等の半導体素子が誤動作する
のを防止することができる。

【００４３】

【発明の効果】請求項１記載の発明は、第一半導体基板
と第一半導体基板上に絶縁層を介して形成された第二半
導体基板とから成るＳＯＩ基板と、第一半導体基板に形
成されたアノード領域とカソード領域とを有して成る受
光素子と、第二半導体基板に形成された半導体素子とを
有して成るので、受光素子と絶縁ゲート型のパワー素子
や制御回路等の半導体素子とを集積化する際にもチップ
サイズの増大を招くことがなく、また、受光素子とパワ
ー素子とで独立に最適な膜厚に設定することができ、集
積化により各素子の性能を低下させることがなくなり、
チップサイズを増大することなく、かつ、受光効率を小
さくすることなく受光素子と半導体素子とを集積化する
ことのできる半導体装置を提供することができた。

【００４４】請求項２記載の発明は、請求項１記載の半
導体装置において、第二半導体基板中に形成された隣接
する半導体素子間を絶縁分離する素子間分離領域を設
け、複数の半導体素子の内、少なくとも１つを絶縁ゲー
ト型のパワー素子とし、第一半導体基板の絶縁層が形成
された面側にアノード領域を設け、異なる面側にカソー
ド領域を設けて、素子間分離領域及び絶縁層中にアノー
ド領域に到達する第一貫通孔を設け、第一貫通孔を埋め
込み形成するように第一導電性材料を設けて第一導電性
材料とアノード領域とを電気的に接続させ、第一導電性
材料をパワー素子のゲート電極と電気的に接続させるよ
うにしたので、受光素子とパワー素子との電気的接続を
ワイヤボンディング等による実装によらず、チップの製
造工程において電気的接続が可能となる。

【００４５】請求項３記載の発明は、請求項２記載の半
導体装置において、素子間分離領域及び絶縁層にカソー
ド領域に到達する第二貫通孔を形成し、第二貫通孔を埋
め込み形成するように第二導電性材料を設けて第二導電
性材料とカソード領域とを電気的に接続させ、第二導電
性材料をパワー素子のソース電極と電気的に接続させる
ようにしたので、受光素子とパワー素子との電気的接続
をワイヤボンディング等による実装によらず、チップの
製造工程において電気的接続が可能となる。

【００４６】請求項４記載の発明は、請求項１記載の半
導体装置において、半導体素子が形成されて成る第二半
導体基板を実装基板上に実装し、第一半導体基板に対向
する位置に発光素子を配置し、発光素子と前記受光素子
とを光結合させるようにしたので、第一半導体基板が厚
膜であるため、発光素子からの入射光が絶縁ゲート型の
パワー素子や制御回路等の半導体素子が形成されて成る
第二半導体基板に到達することがなくなり、発光素子か
らの入射光により絶縁ゲート型のパワー素子や制御回路
等の半導体素子が誤動作するのを防止することができ
る。

【００４７】請求項５記載の発明は、第一半導体基板と
第一半導体基板上に絶縁層を介して形成された第二半導
体基板とから成るＳＯＩ基板の第二半導体基板上に酸化
膜及び窒化膜を形成し、窒化膜の所望の箇所をエッチン
グにより除去して第一開口部を形成し、第一開口部が形
成された箇所の前記酸化膜の内、所望の箇所の酸化膜を
エッチングにより除去して第二開口部を形成し、第二開
口部が形成された酸化膜をマスクとして第二半導体基板
のエッチングを行うことにより溝部を形成し、第一半導
体基板の絶縁層が形成された面側にアノード領域を形成
し、他方の面側にカソード領域を形成して第一半導体基
板中に受光素子を形成し、第一開口部が形成された窒化
膜をマスクとしてＬＯＣＯＳ酸化を行うことにより、第
二半導体基板の表面からアノード領域に到達する第一素
子間分離領域と、第二半導体基板の表面から前記カソー
ド領域に到達する第二素子間分離領域とを形成し、第一
素子間分離領域の表面からアノード領域に到達する第一
貫通孔を形成し、第二素子間分離領域の表面からカソー
ド領域に到達する第二貫通孔を形成し、第一貫通孔及び
第二貫通孔を埋め込むようにそれぞれ第一導電性材料及
び第二導電性材料を形成し、第一素子間分離領域，第二
素子間分離領域及び絶縁層により絶縁分離された第二半
導体基板の少なくとも１つに絶縁ゲート型のパワー素子
を形成し、パワー素子のゲート電極と第一導電性材料と
を電気的に接続させ、パワー素子のソース電極と第二導
電性材料とを電気的に接続させるようにしたので、受光
素子と絶縁ゲート型のパワー素子や制御回路等の半導体
素子とを集積化する際にもチップサイズの増大を招くこ
とがなく、また、受光素子とパワー素子とで独立に最適
な膜厚に設定することができ、集積化により各素子の性
能を低下させることがなくなり、さらに、受光素子とパ
ワー素子との電気的接続をワイヤボンディング等による
実装によらず、チップの製造工程において電気的接続が
可能となり、チップサイズを増大することなく、かつ、
受光効率を小さくすることなく受光素子と半導体素子と
を集積化することのできる半導体装置の製造方法を提供
することができた。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置を示す略
断面図である。

【図２】本発明の他の実施形態に係る半導体装置を示す
略断面図である。

【図３】本発明の他の実施形態に係る半導体装置を示す
略断面図である。

【図４】本実施形態に係る半導体装置の製造工程を示す
略断面図である。3

【図５】本発明の他の実施形態に係る半導体装置を示す
略断面図である。

【図６】従来例に係るＳＯＩ構造型の受光素子を示す略
断面図である。

【符号の説明】

１ 支持体シリコン基板 ２ 絶縁層 ３ 活性シリコン層 ３ａ 溝部 ４ 素子間分離領域 ４ａ 貫通孔 ５ 素子形成領域 ６ アノード領域 ７ カソード領域 ８ 導電性材料 ９ 酸化膜 ９ａ 開口部 １０ 窒化膜 １０ａ 開口部 １１ 実装基板 １２ 発光素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第一半導体基板と該第一半導体基板上に
   絶縁層を介して形成された第二半導体基板とから成るＳ
   ＯＩ基板と、前記第一半導体基板中に形成されたアノー
   ド領域とカソード領域とを有して成る受光素子と、前記
   第二半導体基板中に形成された半導体素子とを有して成
   る半導体装置。
2. 【請求項２】 前記第二半導体基板中に形成された隣接
   する半導体素子間を絶縁分離する素子間分離領域を設
   け、前記複数の半導体素子の内、少なくとも１つを絶縁
   ゲート型のパワー素子とし、前記第一半導体基板の前記
   絶縁層が形成された面側に前記アノード領域を設け、異
   なる面側に前記カソード領域を設けて、前記素子間分離
   領域及び絶縁層中に前記アノード領域に到達する第一貫
   通孔を設け、前記第一貫通孔を埋め込み形成するように
   第一導電性材料を設けて該第一導電性材料と前記アノー
   ド領域とを電気的に接続させ、前記第一導電性材料を前
   記パワー素子のゲート電極と電気的に接続させるように
   したことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記素子間分離領域及び絶縁層中に前記
   カソード領域に到達する第二貫通孔を形成し、該第二貫
   通孔を埋め込み形成するように第二導電性材料を設けて
   該第二導電性材料と前記カソード領域とを電気的に接続
   させ、前記第二導電性材料を前記パワー素子のソース電
   極と電気的に接続させるようにしたことを特徴とする請
   求項２記載の半導体装置。
4. 【請求項４】 前記半導体素子が形成されて成る第二半
   導体基板を実装基板上に実装し、前記第一半導体基板に
   対向する位置に発光素子を配置し、前記発光素子と前記
   受光素子とを光結合させるようにしたことを特徴とする
   請求項１記載の半導体装置。
5. 【請求項５】 第一半導体基板と該第一半導体基板上に
   絶縁層を介して形成された第二半導体基板とから成るＳ
   ＯＩ基板の該第二半導体基板上に酸化膜及び窒化膜を形
   成し、前記窒化膜の所望の箇所をエッチングにより除去
   して第一開口部を形成し、前記第一開口部が形成された
   箇所に露出する前記酸化膜の内、所望の箇所の酸化膜を
   エッチングにより除去して第二開口部を形成し、該第二
   開口部が形成された前記酸化膜をマスクとして前記第二
   半導体基板のエッチングを行うことにより溝部を形成
   し、前記第一半導体基板の前記絶縁層が形成された面側
   にアノード領域を形成し、他方の面側にカソード領域を
   形成して前記第一半導体基板中に受光素子を形成し、前
   記第一開口部が形成された窒化膜をマスクとしてＬＯＣ
   ＯＳ酸化を行うことにより、前記第二半導体基板の表面
   から前記アノード領域に到達する第一素子間分離領域
   と、前記第二半導体基板の表面から前記カソード領域に
   到達する第二素子間分離領域とを形成し、前記第一素子
   間分離領域の表面から前記アノード領域に到達する第一
   貫通孔を形成し、前記第二素子間分離領域の表面から前
   記カソード領域に到達する第二貫通孔を形成し、前記第
   一貫通孔及び第二貫通孔を埋め込むようにそれぞれ第一
   導電性材料及び第二導電性材料を形成し、前記第一素子
   間分離領域，第二素子間分離領域及び絶縁層により絶縁
   分離された前記第二半導体基板の少なくとも１つに絶縁
   ゲート型のパワー素子を形成し、前記パワー素子のゲー
   ト電極と前記第一導電性材料とを電気的に接続させ、前
   記パワー素子のソース電極と前記第二導電性材料とを電
   気的に接続させるようにしたことを特徴とする半導体装
   置の製造方法。