JPH10163514A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10163514A JPH10163514A JP8319788A JP31978896A JPH10163514A JP H10163514 A JPH10163514 A JP H10163514A JP 8319788 A JP8319788 A JP 8319788A JP 31978896 A JP31978896 A JP 31978896A JP H10163514 A JPH10163514 A JP H10163514A
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- receiving element
- semiconductor layer
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Abstract
(57)【要約】
【課題】 光起電流が減少することのない半導体装置及
びそn製造方法を提供する。 【解決手段】 支持体シリコン基板1と、支持体シリコ
ン基板1上に絶縁層2を介して形成されたp型半導体層
3とで構成されるSOI基板におけるp型半導体層3内
に、p型半導体層3表面に露出するようにn+型カソー
ド領域4が形成され、n+型カソード領域4を囲み、か
つ、p型ハンドたいそう3表面に露出するようにp+型
アノード領域5が形成されて受光素子を構成している。
そして、n+型カソード領域4と電気的に接続されるよ
うにカソード電極6が形成され、p+型アノード領域5
と電気的に接続されるようにアノード電極7が形成され
ている。ここで、支持体シリコン基板1における受光素
子に略対向する箇所が、エッチング等により除去され、
カソード電極6及びアノード電極7により、p型半導体
層3表面における受光素子が形成された箇所の略全面が
覆われている。
びそn製造方法を提供する。 【解決手段】 支持体シリコン基板1と、支持体シリコ
ン基板1上に絶縁層2を介して形成されたp型半導体層
3とで構成されるSOI基板におけるp型半導体層3内
に、p型半導体層3表面に露出するようにn+型カソー
ド領域4が形成され、n+型カソード領域4を囲み、か
つ、p型ハンドたいそう3表面に露出するようにp+型
アノード領域5が形成されて受光素子を構成している。
そして、n+型カソード領域4と電気的に接続されるよ
うにカソード電極6が形成され、p+型アノード領域5
と電気的に接続されるようにアノード電極7が形成され
ている。ここで、支持体シリコン基板1における受光素
子に略対向する箇所が、エッチング等により除去され、
カソード電極6及びアノード電極7により、p型半導体
層3表面における受光素子が形成された箇所の略全面が
覆われている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【0002】
【従来の技術】図4は、従来例に係るSOI構造型の受
光素子を示す略断面図である。従来例に係るSOI構造
型の受光素子は、支持体シリコン基板1と、支持体シリ
コン基板1上にシリコン酸化膜等の絶縁層2を介して形
成されたp型半導体層3とで構成されたSOI(Silico
n On Insulator)基板のp型半導体層3内に、p型半
導体層3の表面に露出するようにリン(P)等のn型不
純物をイオン注入することによりn+型不純物領域を形
成し、n+型不純物領域を囲み、かつ、p型半導体層3
の表面に露出するようにp型半導体層3内にボロン
(B)等のp型不純物をイオン注入することによりp+
型不純物領域を形成する。このn+型不純物領域はn+
型カソード領域4として動作し、p+型不純物領域はp
+型アノード領域5として動作する。そして、n+型カ
ソード領域4と電気的に接続されるようにカソード電極
(図示せず)が形成され、p+型アノード領域5と電気
的に接続されるようにアノード電極(図示せず)が形成
されている。
光素子を示す略断面図である。従来例に係るSOI構造
型の受光素子は、支持体シリコン基板1と、支持体シリ
コン基板1上にシリコン酸化膜等の絶縁層2を介して形
成されたp型半導体層3とで構成されたSOI(Silico
n On Insulator)基板のp型半導体層3内に、p型半
導体層3の表面に露出するようにリン(P)等のn型不
純物をイオン注入することによりn+型不純物領域を形
成し、n+型不純物領域を囲み、かつ、p型半導体層3
の表面に露出するようにp型半導体層3内にボロン
(B)等のp型不純物をイオン注入することによりp+
型不純物領域を形成する。このn+型不純物領域はn+
型カソード領域4として動作し、p+型不純物領域はp
+型アノード領域5として動作する。そして、n+型カ
ソード領域4と電気的に接続されるようにカソード電極
(図示せず)が形成され、p+型アノード領域5と電気
的に接続されるようにアノード電極(図示せず)が形成
されている。
【0003】SOI構造型の受光素子は、受光素子とパ
ワー素子や制御回路等の半導体素子との集積化への期待
や、p型半導体層3の薄膜化による高耐圧化等により注
目されている。
ワー素子や制御回路等の半導体素子との集積化への期待
や、p型半導体層3の薄膜化による高耐圧化等により注
目されている。
【0004】
【発明が解決しようとする課題】p型半導体層3に入射
した入射光によってp型半導体層3内に発生する電子・
正孔対ペアは単純に受光素子形成領域の体積に比例す
る。従来のp型半導体層3が薄膜化されたSOI構造型
の受光素子は、受光素子形成領域の厚みが数μm程度の
ため、電子・正孔対の発生量が小さく、光起電流が小さ
くなるという問題があった。
した入射光によってp型半導体層3内に発生する電子・
正孔対ペアは単純に受光素子形成領域の体積に比例す
る。従来のp型半導体層3が薄膜化されたSOI構造型
の受光素子は、受光素子形成領域の厚みが数μm程度の
ため、電子・正孔対の発生量が小さく、光起電流が小さ
くなるという問題があった。
【0005】一方、横型2重拡散型MOS電解効果トラ
ンジスタ(Lateral Double Diffused MOSFET:LD
MOSFET)やIGBT(Insulated-Gate Bipolar
Transistor)等のパワー素子の高耐圧化のためには、
p型半導体層3の膜厚を薄膜化する必要があり、また、
集積化のためにもp型半導体層3の膜厚は薄膜化が望ま
しい。
ンジスタ(Lateral Double Diffused MOSFET:LD
MOSFET)やIGBT(Insulated-Gate Bipolar
Transistor)等のパワー素子の高耐圧化のためには、
p型半導体層3の膜厚を薄膜化する必要があり、また、
集積化のためにもp型半導体層3の膜厚は薄膜化が望ま
しい。
【0006】発光素子と受光素子とを結合し、受光素子
からの光起電力を絶縁ゲート型パワー素子のゲート電極
に印加することでパワー素子のオン/オフ状態の駆動を
行う半導体素子を用いた、所謂ソリッドステート型リレ
ーにおいて、光照射時の光起電流が小さい受光素子は、
エンハンスメントモードのオフ状態のパワー素子を、オ
ン状態にするために絶縁ゲートのゲート充電時間に長時
間を要する、即ちソリッドステートリレーのオン時間が
遅くなるという問題があった。
からの光起電力を絶縁ゲート型パワー素子のゲート電極
に印加することでパワー素子のオン/オフ状態の駆動を
行う半導体素子を用いた、所謂ソリッドステート型リレ
ーにおいて、光照射時の光起電流が小さい受光素子は、
エンハンスメントモードのオフ状態のパワー素子を、オ
ン状態にするために絶縁ゲートのゲート充電時間に長時
間を要する、即ちソリッドステートリレーのオン時間が
遅くなるという問題があった。
【0007】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、光起電流が減少する
ことのない半導体装置及びその製造方法を提供すること
にある。
であり、その目的とするところは、光起電流が減少する
ことのない半導体装置及びその製造方法を提供すること
にある。
【0008】
【課題を解決するための手段】請求項1記載の発明は、
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とで構成されるSOI基板と、前
記第一導電型半導体層表面に露出するように前記第一導
電型半導体層内に離間して形成された高濃度第一導電型
アノード領域及び高濃度第二導電型カソード領域とを有
する受光素子と、該受光素子への入射光を前記受光素子
内に反射するための金属反射膜とを有して成ることを特
徴とするものである。
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とで構成されるSOI基板と、前
記第一導電型半導体層表面に露出するように前記第一導
電型半導体層内に離間して形成された高濃度第一導電型
アノード領域及び高濃度第二導電型カソード領域とを有
する受光素子と、該受光素子への入射光を前記受光素子
内に反射するための金属反射膜とを有して成ることを特
徴とするものである。
【0009】請求項2記載の発明は、請求項1記載の半
導体装置において、前記高濃度第一導電型アノード領域
と電気的に接続されるアノード電極と、前記高濃度第二
導電型カソード領域と電気的に接続されるカソード電極
とを前記金属反射膜として用い、前記アノード電極及び
カソード電極により、前記第一導電型半導体層上におけ
る前記受光素子が形成された箇所の略全面を覆うように
したことを特徴とするものである。
導体装置において、前記高濃度第一導電型アノード領域
と電気的に接続されるアノード電極と、前記高濃度第二
導電型カソード領域と電気的に接続されるカソード電極
とを前記金属反射膜として用い、前記アノード電極及び
カソード電極により、前記第一導電型半導体層上におけ
る前記受光素子が形成された箇所の略全面を覆うように
したことを特徴とするものである。
【0010】請求項3記載の発明は、請求項1記載の半
導体装置において、前記SOI基板における前記受光素
子が形成された面と異なる面の略全面を前記金属反射膜
で覆うようにしたことを特徴とするものである。
導体装置において、前記SOI基板における前記受光素
子が形成された面と異なる面の略全面を前記金属反射膜
で覆うようにしたことを特徴とするものである。
【0011】請求項4記載の発明は、請求項2または請
求項3記載の半導体装置において、前記半導体基板にお
ける前記受光素子が形成された箇所に略対向する箇所の
少なくとも一部を薄膜化または除去するようにしたこと
を特徴とするものである。
求項3記載の半導体装置において、前記半導体基板にお
ける前記受光素子が形成された箇所に略対向する箇所の
少なくとも一部を薄膜化または除去するようにしたこと
を特徴とするものである。
【0012】請求項5記載の発明は、請求項1記載の半
導体装置において、前記半導体基板と前記絶縁層との界
面に、前記金属反射膜を介在させたことを特徴とするも
のである。
導体装置において、前記半導体基板と前記絶縁層との界
面に、前記金属反射膜を介在させたことを特徴とするも
のである。
【0013】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、本実施形態においては、
説明の便宜上、第一導電型をp型,第二導電型をn型と
して説明するが、p型とn型が逆の場合にも適用され
る。
図面に基づき説明する。なお、本実施形態においては、
説明の便宜上、第一導電型をp型,第二導電型をn型と
して説明するが、p型とn型が逆の場合にも適用され
る。
【0014】=実施形態1= 図1は、本発明の一実施形態に係る半導体装置を示す略
断面図である。本実施形態に係る半導体装置は、半導体
基板としての支持体シリコン基板1と、支持体シリコン
基板1上にシリコン酸化膜等の絶縁層2を介して形成さ
れたp型半導体層3とで構成されるSOI基板における
p型半導体層3内に、p型半導体層3表面に露出するよ
うにn+型カソード領域4が形成され、n+型カソード
領域4を囲み、かつ、p型半導体層3表面に露出するよ
うにp型半導体層3内にp+型アノード領域5が形成さ
れて受光素子を構成している。そして、n+型カソード
領域4と電気的に接続されるようにカソード電極6が形
成され、p+型アノード領域5と電気的に接続されるよ
うにアノード電極7が形成されている。
断面図である。本実施形態に係る半導体装置は、半導体
基板としての支持体シリコン基板1と、支持体シリコン
基板1上にシリコン酸化膜等の絶縁層2を介して形成さ
れたp型半導体層3とで構成されるSOI基板における
p型半導体層3内に、p型半導体層3表面に露出するよ
うにn+型カソード領域4が形成され、n+型カソード
領域4を囲み、かつ、p型半導体層3表面に露出するよ
うにp型半導体層3内にp+型アノード領域5が形成さ
れて受光素子を構成している。そして、n+型カソード
領域4と電気的に接続されるようにカソード電極6が形
成され、p+型アノード領域5と電気的に接続されるよ
うにアノード電極7が形成されている。
【0015】なお、本実施形態においては、n+型カソ
ード領域4を囲むようにp+型アノード領域5を形成す
るようにしたが、必ずしもこれに限定される必要はな
い。
ード領域4を囲むようにp+型アノード領域5を形成す
るようにしたが、必ずしもこれに限定される必要はな
い。
【0016】ここで、本実施形態においては、支持体シ
リコン基板1における受光素子に略対向する箇所が、エ
ッチング等により除去されている。また、カソード電極
6及びアノード電極7を入射光を反射する金属反射膜で
形成するとともに、カソード電極6及びアノード電極7
により、p型半導体層3表面における受光素子が形成さ
れた箇所の略全面を覆うようにしている。
リコン基板1における受光素子に略対向する箇所が、エ
ッチング等により除去されている。また、カソード電極
6及びアノード電極7を入射光を反射する金属反射膜で
形成するとともに、カソード電極6及びアノード電極7
により、p型半導体層3表面における受光素子が形成さ
れた箇所の略全面を覆うようにしている。
【0017】従って、本実施形態においては、SOI基
板における支持体シリコン基板1が形成された面側から
入射光を入射させ、受光素子表面の略全面を覆った金属
反射膜としてのカソード電極6及びアノード電極7によ
り、入射光を反射させるようにしているので、電子・正
孔対の発生量を増加させることができ、光起電流を大き
くすることができる。また、支持体シリコン基板1にお
ける受光素子に略対向する箇所を除去しているので、入
射光を入射した際に、支持体シリコン基板1により入射
エネルギーが減衰されることがない。
板における支持体シリコン基板1が形成された面側から
入射光を入射させ、受光素子表面の略全面を覆った金属
反射膜としてのカソード電極6及びアノード電極7によ
り、入射光を反射させるようにしているので、電子・正
孔対の発生量を増加させることができ、光起電流を大き
くすることができる。また、支持体シリコン基板1にお
ける受光素子に略対向する箇所を除去しているので、入
射光を入射した際に、支持体シリコン基板1により入射
エネルギーが減衰されることがない。
【0018】なお、本実施形態においては、支持体シリ
コン基板1における受光素子に略対向する箇所を除去す
るようにしたが、これに限定される必要はなく、例え
ば、支持体シリコン基板1における受光素子に略対向す
る箇所を薄膜化するようにしても良い。
コン基板1における受光素子に略対向する箇所を除去す
るようにしたが、これに限定される必要はなく、例え
ば、支持体シリコン基板1における受光素子に略対向す
る箇所を薄膜化するようにしても良い。
【0019】また、本実施形態においては、カソード電
極6及びアノード電極7により受光素子表面の略全面を
覆うようにしたが、これに限定される必要はなく、カソ
ード電極6またはアノード電極7により受光素子表面の
略全面を覆うようにしても良い。
極6及びアノード電極7により受光素子表面の略全面を
覆うようにしたが、これに限定される必要はなく、カソ
ード電極6またはアノード電極7により受光素子表面の
略全面を覆うようにしても良い。
【0020】=実施形態2= 図2は、本発明の他の実施形態に係る半導体装置を示す
略断面図である。本実施形態に係る半導体装置は、実施
形態1として図1に示す半導体装置において、受光素子
表面の略全面をカソード電極6及びアノード電極7で覆
う代わりに、SOI基板における支持体シリコン基板1
が形成された面側全面を金属反射膜8により覆った構成
である。このとき、入射光は、SOI基板におけるp型
半導体層3が形成された面側から照射される。
略断面図である。本実施形態に係る半導体装置は、実施
形態1として図1に示す半導体装置において、受光素子
表面の略全面をカソード電極6及びアノード電極7で覆
う代わりに、SOI基板における支持体シリコン基板1
が形成された面側全面を金属反射膜8により覆った構成
である。このとき、入射光は、SOI基板におけるp型
半導体層3が形成された面側から照射される。
【0021】従って、本実施形態においては、SOI基
板におけるp型半導体層3が形成された面側から入射光
を入射させ、SOI基板における支持体シリコン基板1
が形成された面側全面を覆った金属反射膜8により、入
射光を反射させるようにしているので、電子・正孔対の
発生量を増加させることができ、光起電流を大きくする
ことができる。また、支持体シリコン基板1における受
光素子に略対向する箇所を除去しているので、入射光を
入射した際に、支持体シリコン基板1により入射エネル
ギーが減衰されることがない。
板におけるp型半導体層3が形成された面側から入射光
を入射させ、SOI基板における支持体シリコン基板1
が形成された面側全面を覆った金属反射膜8により、入
射光を反射させるようにしているので、電子・正孔対の
発生量を増加させることができ、光起電流を大きくする
ことができる。また、支持体シリコン基板1における受
光素子に略対向する箇所を除去しているので、入射光を
入射した際に、支持体シリコン基板1により入射エネル
ギーが減衰されることがない。
【0022】なお、本実施形態においては、支持体シリ
コン基板1における受光素子に略対向する箇所を除去す
るようにしたが、これに限定される必要はなく、例え
ば、支持体シリコン基板1における受光素子に略対向す
る箇所を薄膜化したり、支持体シリコン基板1及び絶縁
層2における受光素子に略対向する箇所を除去するよう
にしても良い。
コン基板1における受光素子に略対向する箇所を除去す
るようにしたが、これに限定される必要はなく、例え
ば、支持体シリコン基板1における受光素子に略対向す
る箇所を薄膜化したり、支持体シリコン基板1及び絶縁
層2における受光素子に略対向する箇所を除去するよう
にしても良い。
【0023】=実施形態3= 図3は、本発明の他の実施形態に係る半導体装置を示す
略断面図である。本実施形態に係る半導体装置は、半導
体基板としての支持体シリコン基板1と、支持体シリコ
ン基板1上にシリコン酸化膜等の絶縁層2を介して形成
されたp型半導体層3とで構成されるSOI基板におけ
るp型半導体層3内に、p型半導体層3表面に露出する
ようにn+型カソード領域4が形成され、n+型カソー
ド領域4を囲み、かつ、p型半導体層3表面に露出する
ようにp型半導体層3内にp+型アノード領域5が形成
されて受光素子を構成している。そして、n+型カソー
ド領域4と電気的に接続されるようにカソード電極(図
示せず)が形成され、p+型アノード領域5と電気的に
接続されるようにアノード電極(図示せず)が形成され
ている。
略断面図である。本実施形態に係る半導体装置は、半導
体基板としての支持体シリコン基板1と、支持体シリコ
ン基板1上にシリコン酸化膜等の絶縁層2を介して形成
されたp型半導体層3とで構成されるSOI基板におけ
るp型半導体層3内に、p型半導体層3表面に露出する
ようにn+型カソード領域4が形成され、n+型カソー
ド領域4を囲み、かつ、p型半導体層3表面に露出する
ようにp型半導体層3内にp+型アノード領域5が形成
されて受光素子を構成している。そして、n+型カソー
ド領域4と電気的に接続されるようにカソード電極(図
示せず)が形成され、p+型アノード領域5と電気的に
接続されるようにアノード電極(図示せず)が形成され
ている。
【0024】ここで、本実施形態においては、支持体シ
リコン基板1と絶縁層2との界面に金属反射膜8を介在
させている。なお、支持体シリコン基板1と絶縁層2と
の界面に金属反射膜8を介在させる方法の一例として
は、絶縁層2が形成されたp型半導体層3と、金属反射
膜8が形成された支持体シリコン基板1とを貼り合わせ
る方法や、絶縁層2と支持体シリコン基板1との界面を
飛程とする加速電圧で金属イオンをイオン注入により形
成する方法がある。
リコン基板1と絶縁層2との界面に金属反射膜8を介在
させている。なお、支持体シリコン基板1と絶縁層2と
の界面に金属反射膜8を介在させる方法の一例として
は、絶縁層2が形成されたp型半導体層3と、金属反射
膜8が形成された支持体シリコン基板1とを貼り合わせ
る方法や、絶縁層2と支持体シリコン基板1との界面を
飛程とする加速電圧で金属イオンをイオン注入により形
成する方法がある。
【0025】従って、本実施形態においては、SOI基
板におけるp型半導体層3が形成された面側から入射光
を入射させ、絶縁層2と支持体シリコン基板1との界面
に介在させた金属反射膜8により、入射光を反射させる
ようにしているので、電子・正孔対の発生量を増加させ
ることができ、光起電流を大きくすることができる。
板におけるp型半導体層3が形成された面側から入射光
を入射させ、絶縁層2と支持体シリコン基板1との界面
に介在させた金属反射膜8により、入射光を反射させる
ようにしているので、電子・正孔対の発生量を増加させ
ることができ、光起電流を大きくすることができる。
【0026】なお、本実施形態においては、絶縁層2と
支持体シリコン基板1との界面に金属反射膜8を介在さ
せるようにしたが、これに限定される必要はなく、例え
ば、p型半導体層3と絶縁層2との界面に金属反射膜8
を介在させるようにしても良い。
支持体シリコン基板1との界面に金属反射膜8を介在さ
せるようにしたが、これに限定される必要はなく、例え
ば、p型半導体層3と絶縁層2との界面に金属反射膜8
を介在させるようにしても良い。
【0027】
【発明の効果】請求項1記載の発明は、半導体基板と半
導体基板上に絶縁層を介して形成された第一導電型半導
体層とで構成されるSOI基板と、第一導電型半導体層
表面に露出するように第一導電型半導体層内に離間して
形成された高濃度第一導電型アノード領域及び高濃度第
二導電型カソード領域とを有する受光素子と、受光素子
への入射光を受光素子内に反射するための金属反射膜と
を有して成るので、金属反射膜により電子・正孔対の発
生量を増加させることができ、これにより光起電流を大
きくすることができ、光起電流が減少することのない半
導体装置を提供することができた。
導体基板上に絶縁層を介して形成された第一導電型半導
体層とで構成されるSOI基板と、第一導電型半導体層
表面に露出するように第一導電型半導体層内に離間して
形成された高濃度第一導電型アノード領域及び高濃度第
二導電型カソード領域とを有する受光素子と、受光素子
への入射光を受光素子内に反射するための金属反射膜と
を有して成るので、金属反射膜により電子・正孔対の発
生量を増加させることができ、これにより光起電流を大
きくすることができ、光起電流が減少することのない半
導体装置を提供することができた。
【0028】請求項2記載の発明は、請求項1記載の半
導体装置において、高濃度第一導電型アノード領域と電
気的に接続されるアノード電極と、高濃度第二導電型カ
ソード領域と電気的に接続されるカソード電極とを金属
反射膜として用い、アノード電極及びカソード電極によ
り、第一導電型半導体層上における受光素子が形成され
た箇所の略全面を覆うようにしたので、SOI基板にお
ける半導体基板が形成された面側から入射された入射光
を、金属反射膜としてのカソード電極及びアノード電極
により反射させることができ、これにより電子・正孔対
の発生量を増加させて光起電流を大きくすることができ
る。
導体装置において、高濃度第一導電型アノード領域と電
気的に接続されるアノード電極と、高濃度第二導電型カ
ソード領域と電気的に接続されるカソード電極とを金属
反射膜として用い、アノード電極及びカソード電極によ
り、第一導電型半導体層上における受光素子が形成され
た箇所の略全面を覆うようにしたので、SOI基板にお
ける半導体基板が形成された面側から入射された入射光
を、金属反射膜としてのカソード電極及びアノード電極
により反射させることができ、これにより電子・正孔対
の発生量を増加させて光起電流を大きくすることができ
る。
【0029】請求項3記載の発明は、請求項1記載の半
導体装置において、SOI基板における受光素子が形成
された面と異なる面の略全面を金属反射膜で覆うように
したので、SOI基板における第一導電型半導体層が形
成された面側から入射された入射光を、金属反射膜によ
り反射させることができ、これにより電子・正孔対の発
生量を増加させて光起電流を大きくすることができる。
導体装置において、SOI基板における受光素子が形成
された面と異なる面の略全面を金属反射膜で覆うように
したので、SOI基板における第一導電型半導体層が形
成された面側から入射された入射光を、金属反射膜によ
り反射させることができ、これにより電子・正孔対の発
生量を増加させて光起電流を大きくすることができる。
【0030】請求項4記載の発明は、請求項2または請
求項3記載の半導体装置において、半導体基板における
受光素子が形成された箇所に略対向する箇所の少なくと
も一部を薄膜化または除去するようにしたので、入射光
を入射した際に、半導体基板により入射エネルギーが減
衰されることがない。
求項3記載の半導体装置において、半導体基板における
受光素子が形成された箇所に略対向する箇所の少なくと
も一部を薄膜化または除去するようにしたので、入射光
を入射した際に、半導体基板により入射エネルギーが減
衰されることがない。
【0031】請求項5記載の発明は、請求項1記載の半
導体装置において、半導体基板と絶縁層との界面に、金
属反射膜を介在させたので、SOI基板における第一導
電型半導体層が形成された面側から入射された入射光を
金属反射膜により反射させることができ、これにより電
子・正孔対の発生量を増加させて光起電流を大きくする
ことができる。
導体装置において、半導体基板と絶縁層との界面に、金
属反射膜を介在させたので、SOI基板における第一導
電型半導体層が形成された面側から入射された入射光を
金属反射膜により反射させることができ、これにより電
子・正孔対の発生量を増加させて光起電流を大きくする
ことができる。
【図1】本発明の一実施形態に係る半導体装置を示す略
断面図である。
断面図である。
【図2】本発明の他の実施形態に係る半導体装置を示す
略断面図である。
略断面図である。
【図3】本発明の他の実施形態に係る半導体装置を示す
略断面図である。
略断面図である。
【図4】従来例に係るSOI構造型の受光素子を示す略
断面図である。
断面図である。
1 支持体シリコン基板 2 絶縁層 3 p型半導体層 4 n+型カソード領域 5 p+型アノード領域 6 カソード電極 7 アノード電極 8 金属反射膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (5)
- 【請求項1】 半導体基板と該半導体基板上に絶縁層を
介して形成された第一導電型半導体層とで構成されるS
OI基板と、前記第一導電型半導体層表面に露出するよ
うに前記第一導電型半導体層内に離間して形成された高
濃度第一導電型アノード領域及び高濃度第二導電型カソ
ード領域とを有する受光素子と、該受光素子への入射光
を前記受光素子内に反射するための金属反射膜とを有し
て成ることを特徴とする半導体装置。 - 【請求項2】 前記高濃度第一導電型アノード領域と電
気的に接続されるアノード電極と、前記高濃度第二導電
型カソード領域と電気的に接続されるカソード電極とを
前記金属反射膜として用い、前記アノード電極及びカソ
ード電極により、前記第一導電型半導体層上における前
記受光素子が形成された箇所の略全面を覆うようにした
ことを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記SOI基板における前記受光素子が
形成された面と異なる面の略全面を前記金属反射膜で覆
うようにしたことを特徴とする請求項1記載の半導体装
置。 - 【請求項4】 前記半導体基板における前記受光素子が
形成された箇所に略対向する箇所の少なくとも一部を薄
膜化または除去するようにしたことを特徴とする請求項
2または請求項3記載の半導体装置。 - 【請求項5】 前記半導体基板と前記絶縁層との界面
に、前記金属反射膜を介在させたことを特徴とする請求
項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8319788A JPH10163514A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8319788A JPH10163514A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10163514A true JPH10163514A (ja) | 1998-06-19 |
Family
ID=18114197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8319788A Pending JPH10163514A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10163514A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003504856A (ja) * | 1999-07-02 | 2003-02-04 | ディジラッド・コーポレーション | 半導体装置に対する間接的裏面コンタクト |
JP2007207990A (ja) * | 2006-02-01 | 2007-08-16 | Hamamatsu Photonics Kk | 光検出素子、及び光検出素子の製造方法 |
-
1996
- 1996-11-29 JP JP8319788A patent/JPH10163514A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003504856A (ja) * | 1999-07-02 | 2003-02-04 | ディジラッド・コーポレーション | 半導体装置に対する間接的裏面コンタクト |
JP2007207990A (ja) * | 2006-02-01 | 2007-08-16 | Hamamatsu Photonics Kk | 光検出素子、及び光検出素子の製造方法 |
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